CN1685438B - 对dram感测操作中阈值电压进行偏置的装置及方法 - Google Patents

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Abstract

在DRAM器件内设置电压耦合/去耦合器件，以改善感测放大器的偏置感测，并因此而改善刷新性能。电压耦合/去耦合器件使偏置电压耦合到与感测放大器相连的相应数字线，或者从与感测放大器相连的相应数字线去耦合电压。通过使电压耦合到数字线或者从数字线去耦合电压，可以增加刷新操作之间的时间间隔。

Description

对DRAM感测操作中阈值电压进行偏置的装置及方法
技术领域
本发明涉及DRAM(动态随机存取存储器)感测放大器内的偏置感测方法。更具体地说，本发明涉及改善DRAM器件的刷新性能。 
背景技术
因为DRAM存储单元存在电荷泄漏，所以在给定的DRAM器件的每个存储单元内，感测放大器器件感测(或者采样)和恢复电荷。为了感测和恢复与特定数字线相连的存储单元的电荷，感测放大器将“基准”数字线上的偏置电压与连接到被存取(即，被读的)的存储单元的数字线上的偏置电压进行比较。 
如果将逻辑“1”存储到存取存储单元电容器，则在对该电容器进行存取时，与数字线共享电容器内存储的电荷。这样使存储单元数字线上的电压相对于基准数字线偏置电压稍许升高。该感测放大器检测到该电压变化，然后，对存储单元数字线施加适当电压(例如，Vcc)，以使该存储单元重新充电，并使它恢复满电平电荷。 
如果将逻辑“0”存储到该存储单元电容器，则在对该电容器进行存取时，该电容器内缺乏存储的电荷导致某些电荷出现在与该存储单元共享的偏置数字线上。这样使存储单元数字线上的电压相对于偏置基准数字线稍许降低。该感测放大器检测到该电压变化，然后，对存储单元数字线施加地(GND)信号，以使该存储单元完全放电(即，逻辑“0”)。 
在存储单元内感测(sensing)(即，读)与恢复电荷之间的刷新时间或间隔局限于对基准数字线施加的偏置电压电平。例如，在限定的时间间隔(刷新时间)之后，感测保持表示逻辑“1”的电荷的DRAM存储单元。然后，感测放大器确定逻辑“1”存储在该存储单元内，并使其电荷恢复到满值。然而，如果该刷新时长太长，则存储在该存储单元内的电荷降低得太多。在出现这种情况时，该感测放大器错误地确定，在该存储单元内存储了逻辑“0”。因此，不使存储单元的电荷恢复到其满值(即，逻辑“1”)。 
因此，对于存储逻辑“1”的存储单元，必须在感测的存储单元数字线上的电压降低到低于基准数字线偏置电压之前，开始该刷新时间。否则，该DRAM器件错误地检测到逻辑“0”。为了避免出现这种情况，必须缩短刷新时间之间的时间间隔。然而，缩短刷新时间之间的间隔，又不希望地增加了该DRAM器件内的功率耗散。由于尽管其物理尺寸在减小，但是DRAM存储阵列的存储容量在升高，所以这就越来越成为问题。因为在存储单元内设置了电荷降低的增大余量，所以通过降低基准数字线偏置电压，可以增加刷新操作(刷新时间)之间的时间间隔。然而,正如Lee等人的第5,701,268号美国专利公开的那样，一些公知的存储器件将基准数字线上的和感测存储单元数字线上的电压均驱动到较高电位。 
我们知道，通过在DRAM存储器件的数字线上包括伪存储单元，可以降低任何特定基准数字线上的偏置电压，从而改善刷新性能。通过降低该偏置电压(阈值电平)，降低了检测到逻辑“1”的可能性(提高了可靠性)，因此，延长了刷新操作之间的需要时间。 
然而，包括伪单元不能有效利用制造面积，特别是，考虑到随着存储容量的增加，DRAM阵列器件变得更小的趋势，这尤其是不希望的。例如，Eto等人的第6,169,701号美国专利公开了使用这种伪单元。 
鉴于上述原因，要求提供通过改变感测操作使用的阈值电压或偏置电压，改善刷新性能的DRAM存储器件。 
发明内容
本发明的一个目的是提供通过改变感测操作使用的阈值电压或偏置电压，改善刷新性能的DRAM存储器件。 
根据本发明，提供了一种DRAM器件，它具有多个数字线和多个感测放大器，其中每个感测放大器分别连接到一对相连数字线。每对相连数字线分别包括第一数字线和第二数字线。该DRAM器件还包 括：第一电压耦合/去耦合器件，其输出端连接到第一数字线；以及第二耦合/去耦合器件，其输出端连接到第二数字线。第一电压耦合器件使电压电容耦合到第一数字线，而第二电压耦合器件从第二数字线电容去耦合第二电压，其中第一数字线是“活动”数字线，而第二数字线是“基准”数字线。 
根据本发明，该实施例最好如下操作：电偏置电压施加到第一和第二数字线。在存储单元内存取电荷，使得在存储单元与第一数字线之间共享电荷，产生第一数字线偏置电压。存取存储单元后，从第二数字线电容去耦合电压，从而降低偏置电压。然后，启动DRAM感测放大器，以使存储单元内的电荷恢复到其指定的电荷值(逻辑“1”或逻辑“0”)。 
根据本发明的第二实施例具有第一和第二数字线、第一和第二晶体管、感测放大器以及第一和第二电压耦合/去耦合器件。第一和第二数字线具有线接线。第一和第二晶体管分别具有第一和第二端子。第一晶体管的第二端子连接到第一数字线的线接线，而第二晶体管的第二端子连接到第二数字线的线接线。 
每个感测放大器分别具有第一和第二感测接线，其中第一感测接线连接到第一晶体管的第一端子，而第二感测接线连接到第二晶体管的第一端子。第一和第二电压耦合/去耦合器件分别具有输出端，其中第一耦合/去耦合器件的输出端连接到第一感测接线和第一晶体管的第一端子，而第二耦合/去耦合器件的输出端连接到第二感测接线和第二晶体管的第一端子。 
根据本发明，该第二实施例最好如下操作：电压施加到第一和第二数字线。在存储单元内存取电荷，使得在存储单元与第一数字线之间共享电荷，产生第一数字线偏置电压。存取存储单元后，第一隔离晶体管被转换为导通状态，因此，第一感测接线连接到第一数字线，而且第二隔离晶体管被转换为导通状态，因此，第二感测接线连接到第二数字线。然后，第一和第二隔离晶体管被断开，因此，第一和第二感测接线与第一和第二数字线电隔离。在使感测放大器的接线与数 字线隔离后，从第二感测放大器接线电容去耦合第二电压，从而降低其偏置电压。然后，启动DRAM感测放大器，以使存储单元内的电荷恢复到其指定的电荷值(逻辑“1”或逻辑“0”)。 
附图说明
通过对下面结合附图所做的详细说明进行研究，本发明的上述以及其它目的和优点将更加明显，在所有附图中，同样的参考编号表示同样的部分，附图包括： 
图1是根据本发明的DRAM存储电路的第一实施例的电路图； 
图2是根据本发明的耦合网络的第一实施例的电图解表示； 
图3是根据本发明的DRAM存储电路的第二实施例的电路图； 
图4是根据本发明的耦合网络的第二实施例的电图解表示； 
图5是示出对应于根据本发明的DRAM存储器感测放大器的刷新操作的各种信号电压的时序图； 
图6是示出根据本发明的存储单元的感测期间，从数字线施加的用于耦合和去耦合电压的信号电压的时序图；以及 
图7是包含本发明的系统的方框图。 
具体实施方式
本发明提供了一种改善了偏置感测的DRAM感测放大器器件。这些感测放大器包括附加器件，该附加器件可以使电压从“基准”数字线电容去耦合(capacitively decouple)，可以使电压电容耦合到“活动”数字线，也可以实现这二者。请注意，连接到存取(access)存储单元的数字线被指定为“活动”数字线。与该“活动”数字线相邻并与其共享同一个感测放大器的数字线被指定为“基准”数字线。因此，根据这两个数字线中哪个连接到存取存储单元，动态改变“活动”和“基准”数字线。通过从基准数字线去耦合电压，或者通过使电压耦合到活动数字线上，或者通过既使电压耦合到这些数字线上，又从这些数字线去耦合电压，改善感测放大器的偏置(阈值)电压感测。 
图1示出DRAM阵列内的DRAM感测放大器电路100，其中通过一对隔离晶体管106、108，感测放大器100连接到一对相邻数字线102、104。感测放大器100通过隔离晶体管108连接到数字线104，而通过隔离晶体管106连接到数字线102。隔离晶体管108具有端子109a、109b，其中端子109b连接到数字线104，而端子109a连接到感测放大器100。隔离晶体管106具有端子107a、107b，其中其中端子107b连接到第二数字线102，而端子107a连接到感测放大器100。 
隔离晶体管106和108均受多电平(multi-1evel)栅极驱动器110的控制，该多电平栅极驱动器110同时将适当驱动电压施加到隔离晶体管106和108的相应端子112、114。该驱动电压使隔离晶体管106、108转换到ON(导通)或OFF(断开)，以控制数字线102、104与感测放大器100之间的电隔离。诸如存储单元116和150的多个存储单元分别连接到数字线104和102。为了简洁起见，图1仅示出存储单元116和150。 
存储单元116包括晶体管118和电容器120，其中在DRAM阵列内，晶体管118的栅极连接到字线122(WL)。晶体管118的端子124连接到电容器120的一端，其中电容器120的另一端接地。在节点128，晶体管118的另一端126连接到数字线104。 
第一电压耦合/去耦合器件130也连接到数字线104。电压耦合器件130包括耦合/去耦合电容器134和信号驱动器器件132。电容器134在节点136连接到信号驱动器132的输出端，而在节点138，连接到数字线104。节点138是电压耦合/去耦合器件130的输出端。 
第二电压耦合/去耦合器件140连接到数字线102。电压耦合器件140包括电容器144和第二信号驱动器器件142。电容器144在节点146连接到信号驱动器142的输出端，而在节点148，连接到数字线102。节点148是电压耦合/去耦合器件140的输出端 
感测放大器器件100包括N感测和P感测放大器。P感测放大器包括具有第一PMOS晶体管158和第二PMOS晶体管160的交叉耦合PMOS晶体管对。N感测放大器包括具有第一NMOS晶体管162 和第二NMOS晶体管164的交叉耦合NMOS晶体管对。第一PMOS晶体管158和第一NMOS晶体管162共享公共接线178，通过节点B和隔离晶体管106，该公共接线178连接到数字线102。第二PMOS晶体管160和第二NMOS晶体管164共享公共感测接线180，通过节点A和隔离晶体管108，该公共感测接线180连接到数字线104。通常，以Vcc/2(供电主线(supply rail)的一半)偏置NMOS晶体管对162、164之间的公共节点接线166。通过经过被导通的晶体管168使公共节点接线166接地，“启动”或者激活N感测放大器。这样可以将公共节点接线166从Vcc/2有效拉到地电压(0V)。 
同样，通常，以约0V(地电压)偏置PMOS晶体管对158、160之间的公共节点接线170。通过经过被导通的晶体管172使公共节点接线170连接到Vcc(供电主线)，“启动”或者激活P感测放大器。这样可以使该公共节点接线从0V有效拉到Vcc/2。 
在感测和恢复操作期间，顺序启动N感测放大器和P感测放大器，其中首先“启动”N感测放大器，然后“启动”P感测放大器。 
请注意，仅为了说明问题，数字线102被指定为“基准”数字线102，而数字线104被指定为“活动”数字线。电压耦合/去耦合器件140从“基准”数字线102去耦合某个百分比(或者比例(fraction))的电压，以降低该线上的偏置电压。电压耦合/去耦合器件130可以(任选)将某个百分比(比例)的电压耦合到“活动”数字线104，以提高该线上的偏置电压。 
因此，通过从“基准”数字线102去耦合电压、使电压耦合到“活动”数字线104或者既使电压从“基准”数字线102去耦合又使电压耦合到“活动”数字线104，可以提高“基准”数字线102与“活动”数字线104之间的电压差。电压耦合/去耦合器件130、140的电压耦合或去耦合功能取决于其相应数字线是被指定为“活动”数字线，还是被指定为“基准”数字线。 
图2示出图1所示电压耦合/去耦合器件(器件130或140)的电图解表示。利用Cdigitline表示数字线电容204，而在电路中，它被表示 为具有到数字线206的第一接线和到地的第二接线的电容器。该数字线电容不是诸如耦合/去耦合电容器210的制造元件。它是存在的寄生效应，因此，它不包括在图1所示的电路图中。 
耦合/去耦合电容器210具有第一连接端子212和第二连接端子214，其中第一连接端子212从电压驱动器器件或者信号源接收耦合/去耦合驱动电压信号(VCSL)。第二连接端子214连接到数字线206，因此，连接到数字线电容204的第一接线。因此，在耦合/去耦合电容器210与数字线电容204之间形成电容器网。通过对连接端子212施加适当耦合/去耦合驱动电压信号(VCSL)，可以从数字线206去耦合电压，或者使电压耦合到数字线206。下面的等式(1)也说明了这种情况： 
ΔV NODE = C c C c + C digitline × ΔV CSL - - - - ( 1 )
其中ΔVNODE是数字线206上的电压的变化，CC是耦合/去耦合电容器210的电容，Cdigitline是数字线206上的电容204，ΔVCSL是耦合/去耦合驱动电压信号(VCSL)产生的电压转换量。图5和6更详细示出耦合过程和去耦合过程。 
通过将图2的电图解说明与图1中的耦合/去耦合器件130、140进行比较，耦合/去耦合电容器210与耦合/去耦合电容器134和144等效。此外，每个信号驱动器器件132、142分别产生VCSL，其中信号驱动器器件132产生第一驱动电压信号(VCSL1)，而信号驱动器器件142产生第二驱动电压信号(VCSL2)。两个驱动电压信号(VSCL)产生的电压转换量ΔVSCL提供必要信令，该必要信令使电压耦合到相应数字线102和104上，或者从该相应数字线102和104去耦合电压。数字线206的电容(Cdigitline)204等效于数字线102和104的寄生电容。信号驱动器器件(132或者142)将耦合/去耦合驱动电压信号(VCSL)施加到信号线136、146，其中耦合/去耦合电容器134、144分别接收驱动电压信号(VCSL)。电压转换量ΔVCSL的转换过渡方向(低到高 或者高到低)确定是使电压耦合到数字线，还是从数字线去耦合电压。因此，数字线上电压的变化(ΔVNODE)取决于是电压耦合到数字线(提高其偏置电压)，还是从该数字线去耦合电压(降低其偏置电压)。 
从等式(1)可以看出，通过同时提高耦合/去耦合电容器210的电容值和电压转换量ΔVCSL，可以实现更高百分比(或者比例)的耦合或者去耦合。例如，为了从数字线去耦合10％的偏置电压，耦合/去耦合电容应该接近数字线电容的十分之一(1/10)，或者百分之十。然而，如果数字线电容较大，则必须按比例增大耦合/去耦合电容器，这样就以降低单位器件尺寸的DRAM存储容量为代价，制造了大电容器器件。 
信号驱动器器件(132或142)产生的电压转换量(ΔVSCL)通常介于地电压与供电主线(VCC)之间，以将耦合/去耦合比例提高到最高。请注意，信号驱动器器件(132或142)可以在第一电压与第二电压之间改变电压转换量(ΔVSCL)，以改变耦合/去耦合比例。信号驱动器器件(132或142)产生的第一电压和第二电压均是可控变量。还请注意，在任何给定数字线与信号驱动器器件之间均可以连接一个以上的耦合/去耦合电容器。 
在对感测放大器100的感测操作所做的描述中，认为存储单元116保持对应于存储逻辑“1”的电荷。如上所述，在存储单元116内存取(即，读)、感测以及恢复电荷期间，认为数字线104是“活动”数字线，而认为相邻数字线102是“基准”数字线。此外，在启动N感测放大器和P感测放大器之前，均以VCC/2(供电主线的一半)预偏置这两个数字线。 
为了取出存储在存储单元116内的电荷，利用字线(WL)122对晶体管118的栅极施加适当电压。一施加了栅压(gate voltage)而且晶体管118一完全导通，就在晶体管118的端子124与126之间建立了低阻抗电连接。这样有效地将电容器120的一端直接电连接到数字线104，以致在电容器120与数字线104之间共享电荷。由于电荷从电容器120排放到“活动”数字线104，所以与相邻基准数字线102上的偏 置电压相比，稍许提高“活动”数字线偏置电压。因此，在数字线104与102之间存在可检测到的电压差(ΔV)。 
一对存储单元116进行存取，栅极驱动器110就分别对隔离晶体管108、106的栅极端114和栅极端112施加栅压。这样使隔离晶体管106、108均完全导通。利用处于导通状态的隔离晶体管106，在节点B与“基准”数字线102之间建立电连接。感测放大器100的感测接线178连接到节点B，并因此连接到“基准”数字线102。同样，利用处于导通状态的隔离晶体管108，在节点A与“活动”数字线104之间建立电连接。感测放大器100的感测接线180连接到节点A，并因此连接到“活动”数字线104。因此，感测放大器的感测接线180接收“活动”数字线104上的电压，而感测放大器的感测接线178接收“基准”数字线102上的电压。隔离晶体管一处于断开状态，感测放大器的接线178和180就与相应数字线102、104隔离。然而，数字线102和104上的电压保持存储在节点A和B以及感测接线178和180上。 
“活动”数字线104与“基准”数字线102之间的电压差较小。通过提高该电压差，可以提高DRAM器件的感测性能和刷新性能。例如，对于感测操作，感测放大器100错误地对存取存储单元分配适当电荷，或者不对存取存储单元分配适当电荷的概率非常低。此外，随着“活动”数字线104与“基准”数字线102之间的电压差的增加，有利于延长所需刷新操作之间的时间间隔。这是因为，“基准”数字线102上的偏置电压具有更低电压阈值，这样又使存取存储单元116内的电荷进一步减少，而又不会检测不到。这意味着，一存取存储单元116内的减少的电荷，“活动”数字线104上的偏置电压也就高于基准数字线102。然而，根据本发明的校正操作，如果在存取存储单元116内不存在电荷(即，存储的逻辑“0”)，则“活动”数字线104上的偏置电压必须具有比“基准”数字线104上的偏置电压值低的偏置电压值。 
通过激活电压耦合/去耦合器件140使得从基准数字线102去耦合某个比例或者百分比的现有基准数字线偏置电压(即，VCC/2)，可以如上所述增加“活动”数字线104与“基准”数字线102之间的电压差。 因此，因为存取存储单元116，降低“基准”数字线102上的偏置电压，而提高“活动”数字线104上的偏置电压可以这样增加电压差。因为，隔离晶体管106和108仍处于导通状态，所以在节点A和B分别提高“活动”数字线104上的偏置电压，而降低“基准”数字线102上的偏置电压。 
感测放大器的感测接线(connection)180、178分别从节点A和B接收“活动”数字线和“基准”数字线上出现的相应偏置电压。在“启动”P感测放大器和N感测放大器之前，使隔离晶体管106和108被断开，使得P感测放大器和N感测放大器与数字线102和104上的寄生电容隔离。因此，栅极驱动器110从隔离晶体管栅极112、114上清除先前施加的电压。这样使晶体管106和108均断开，因此，节点A和B以及感测接线180、179与数字线104、102隔离。 
对于存储单元116(具有存储逻辑“1”)，在“启动”N感测放大器时，检测到相对于基准数字线102的偏置电压活动数字线104的偏置电压(也出现在节点A上)的提高。一被“启动”，晶体管162就导通，使“基准”数字线102接地(0V)。“活动”数字线104上较高的偏置电压使晶体管162在晶体管164导通之前开始导通。因此，在晶体管162导通时，晶体管164保持断开状态。 
基准数字线102一接地，就启动P感测放大器。在“启动”P感测放大器时，晶体管160导通，并通过接线180和接地A，使“活动”数字线104连接到电源电压(Vcc)。应该明白，一旦在“启动”P感测放大器之后，对节点A施加充电电压，就必须再一次导通隔离晶体管108。这样在节点A上存在的充电电压与“活动”数字线104之间提供电通路。如果隔离晶体管处于断开状态，则充电电压与“活动”数字线104隔离。 
如果隔离晶体管108导通，则将充电电压(Vcc)施加到“活动”数字线104。此外，如果存储单元晶体管118处于导通状态(WL活动)，则“活动”数字线104上的充电电压将存储单元电容器120充电到其满容量。然后，通过清除字线122上的栅压，使存储单元晶体管 118断开。现在，存储单元电容器120上的电荷被恢复，并使它与数字线104隔离。 
例如，如果相对来说，存储单元116上未存储电荷(即，逻辑“0”)，则相反，一存取存储单元116，电荷共享就使“活动”数字线104的偏置电压相对于“基准”数字线102的偏置电压降低。隔离晶体管106、108一导通，感测接线180、178就分别接收“活动”数字线104的偏置电压和“基准”数字线102的偏置电压。然后，隔离晶体管106、108断开，并“启动”感测放大器。感测放大器100检测到“活动”数字线104的偏置电压相对于“基准”数字线102的偏置电压降低。因此，在“启动”感测放大器100之后，通过节点A和隔离晶体管108(处于导通状态)，将地电压基准信号(即，0V)施加到“活动”数字线104。为了恢复存储单元116(到逻辑“0”)，必须存取该单元，因此，晶体管118完全处于导通状态。 
图3示出本发明的第二实施例。图1和3所示的实施例之间的一个差别是，在图3上，耦合/去耦合电容器134、144连接到节点A和B，而不象在图1中那样，直接连接到数字线104和102。 
如图3所示，通过节点A，感测放大器100的感测接线180连接到隔离晶体管108的端子109a。感测放大器100与隔离晶体管108之间的这种接线被称为第一“连线节点(gut-node)”300。耦合/去耦合电容器134的端子136连接到信号驱动器132(如图1所示)。在节点A，耦合/去耦合电容器134的端子138连接到“连线节点”300。 
同样，通过节点B，感测放大器100的感测接线178连接到隔离晶体管106的端子107b。感测放大器100与隔离晶体管106之间的这种接线被称为第二“连线节点(gut-node)”302。耦合/去耦合电容器144的端子146连接到信号驱动器142(如图1所示)。在节点B，耦合/去耦合电容器144的端子148连接到“连线节点”302。 
图4示出用于图3的耦合/去耦合器件配置的电图解表示。正如上面的段落所述，耦合/去耦合电容器134和144分别连接到“连线节点”300和302，而不是直接将它们连接到数字线。在电路中，“连线节 点”电容404被表示为具有到“连线节点”的第一接线和到地的第二接线的电容器。该“连线节点”电容不是诸如耦合/去耦合电容器410的制造元件。它是存在的寄生效应，因此，它不包括在图3所示的电路图中。 
耦合/去耦合电容器410具有第一接线端子和第二接线端子，其中第一接线端子412从信号源的电压驱动器器件接收耦合/去耦合驱动电压信号(VCSL)。耦合/去耦合电容器410的端子414连接到“连线节点”，并因此连接到“连线节点”电容器404的第一接线。因此，在耦合/去耦合电容器410与“连线节点”电容器404之间形成电容器网，其中通过对耦合/去耦合电容器410的端子412施加适当耦合/去耦合驱动电压信号(VCSL)，可以从“连线节点”去耦合电压，或者使电压耦合到该“连线节点”。下面的等式(2)也说明了这种情况： 
ΔV NODE = C c C c + C gut - node × Δ V CSL - - - - ( 2 )
其中ΔVNODE是“连线节点”上的电压的变化，CC是耦合/去耦合电容器410的电容，Cgut-node是“连线节点”上的电容404，ΔVCSL是耦合/去耦合驱动电压信号(VCSL)产生的电压转换量。 
通过将图4的电图解说明与图3中的耦合/去耦合器件130、140进行比较，耦合/去耦合电容器410与耦合/去耦合电容器134和144等效。此外，第一或第二信号驱动器器件132、142产生VCSL，其中信号驱动器器件132产生第一驱动电压信号(VCSL1)，而信号驱动器器件142产生第二驱动电压信号(VCSL2)。两个驱动电压信号VCSL 产生的电压转换量ΔVCSL提供必要信令，该必要信令使电压耦合到相应数字线102和104上，或者从该相应数字线102和104去耦合电压。“连线节点”的电容(Cgut-node)404是寄生元件。信号驱动器器件(132或者142)产生耦合/去耦合驱动电压信号(VCSL)，该耦合/去耦合驱动电压信号(VCSL)被耦合/去耦合电容器134和144接收。电压转换量ΔVCSL的转换过渡方向(低到高或者高到低)确定是使电压耦合到 数字线，还是从数字线去耦合电压。 
等式(2)说明，通过提高耦合/去耦合电容器410的电容值和电压电平变化ΔVSCL，可以实现更高百分比(或者比例)的耦合或者去耦合。将耦合/去耦合电容器134和144连接到“连线节点”300和302的优点是，可以实现更高比例或者百分比的电压耦合/去耦合。这是因为，“连线节点”300和302的电容值更低。参考等式(2)，可以看出，对于给定的电压去耦合量或耦合量，耦合/去耦合电容器134和144的电容基本较小，因为“连线节点”300、302的电容较小。在图1所示的配置中，如果耦合/去耦合电容器134和144连接到相应数字线104和102，则数字线102和104的较高电容(Cdigitline)要求耦合/去耦合电容器134和144也具有成比例大的电容。因此，通过使用非常小的耦合/去耦合电容器134、144，“连线节点”电容实现电压耦合。这样有利于在DRAM存储器件内制造物理上较小的电容器。此外，对于给定的耦合/去耦合电容器尺寸的制约，与直接从数字线获得耦合/去耦合电压(如图1所示)相比，可以实现较大的电压耦合/去耦合。这是因为，Cgut-node明显小于Cdigitline(例如，十分之一)。参考等式(1)和(2)，对于恒定值的耦合/去耦合电容(CC)，Cdigitline和Cgut-node越小，则产生的电压耦合量或去耦合量就越大。 
为了使“连线节点”电容对被感测的数字线有效耦合电压和去耦合电压，在启动感测放大器100时，应该使隔离晶体管106、108完全断开，或者部分断开。如果晶体管106、108处于完全导通状态(即，处于饱和)，则对于每个数字线，数字线电容和“连线节点”电容电并联。因此，总电容是数字线电容和“连线节点”电容之和，其中数字线电容显著大于“连线节点”电容。参考等式(1)或等式(2)，增大分母上的总电容将显著减小电压耦合/去耦合比例或百分比。因此，如果隔离晶体管处于完全导通状态，则显著削弱了利用“连线节点”电容的优点。两个隔离晶体管106、108应该处于断开状态，或者处于部分断开状态。 
如上所述，信号驱动器器件(132或142)产生的电压转换量(ΔVCSL)通常介于地电压与供电主线(VCC)之间，以将耦合/去耦合 比例提高到最高。请注意，信号驱动器器件(132或142)可以在第一电压与第二电压之间改变(增大或者减小)电压电平改变值(ΔVCSL)，以改变耦合/去耦合比例。还请注意，在任何给定数字线与信号驱动器器件之间均可以连接一个以上的耦合/去耦合电容器。 
现在，参考图5所示的时序图，说明图3所示的实施例的操作。如时序图500所示，为了存取存储单元116，在时间t0，字线电压信号502(Vccp)施加到晶体管118的栅极122。该电压信号量确保在后续感测操作和恢复操作期间使存储单元116处于完全导通状态。 
如时序图504所示，在时间t0，ISO选通信号506从Vcc/2升高到Vccp，以使隔离晶体管106和108的栅压升高到高于其阈值。这样使隔离晶体管106、108导通，以使“活动”数字线104上和“基准”数字线102上的电压被相应“连线节点”300和302接收，并因此而被感测放大器100的感测接线180和178接收。 
时序图508示出连线节点300和302上的偏置电压。如图所示，在时间t0之前，以Vcc/2偏置连线节点300、302。在t0，一旦对存储单元116(即，存储的逻辑“1”)和隔离晶体管108进行存取，则在“活动”数字线104与存储单元116之间共享电荷。这样导致“活动”数字线偏置电压的电压升高(V2)。由于“活动”数字线104和连线节点300通过导通的隔离晶体管连接在一起，所以使第一“连线节点”偏置电压510充电到升高的“活动”数字线偏置电压(V2增加)。此外，在时间t0之后，第二“连线节点”偏置电压512与“基准”数字线偏置电压相同。 
参考时序图504，在时间t1，被施加到隔离晶体管106和108的选通信号506返回Vcc/2(或者更低)。这样使晶体管106、108部分断开或者完全断开(取决于器件阈值)。在这两种情况下，数字线102和104与相应连线节点302和300隔离。然而，升高的“活动”数字线偏置电压和“基准”数字线偏置电压分别出现(存储)在“连线节点”300和“连线节点”302上。因此，还在感测放大器100的感测接线178和180接收这两个偏置电压。 
现在，连线节点302和300与数字线102和104被充分隔离，在 时间t2，利用耦合/去耦合器件140，从“基准”数字线102去耦合电压。时序图514示出信号驱动器器件142产生的耦合/去耦合驱动电压信号(VCSL2)516。在时间t2，耦合/去耦合驱动电压信号516实现从Vcc到地电压的高到低电压过渡(transition)(ΔVCsL)。信号驱动器器件142施加到电容器网(Cc和Cgut-node)的该电压转换量(ΔVCSL)去耦合现在存储在“连线节点”302上的要求百分比或者比例的“基准”数字线偏置电压。时序图508示出这种情况，其中在时间t2，第二“连线节点”偏置电压512降低(降低V1)。因此，“连线节点”302上的偏置电压降低，从而支持改善刷新性能。 
信号驱动器器件132产生耦合/去耦合驱动电压信号(ΔVCSL1)518。如该时序图所示，在时间t2，驱动电压信号518不发生电压过渡(ΔVCSL ＝0)。参考等式(2)，不发生电压耦合或去耦合(即，ΔVNODE＝0)，除非耦合/去耦合驱动电压信号(VCSL)发生电压过渡。因此，“连线节点”300上的偏置电压不发生变化。 
如时序图520所示，在时间t3，“启动”N感测放大器，其中公共节点接线166上的公共节点偏置电压522从Vcc/2(电源电压的一半)降低到接近地电压。这样使连线节点302接地，如时序图508中的时间t4所示。在时序图520的时间t5，“启动”P感测放大器，其中公共节点接线170上的公共节点偏置电压524从地电压(0V)升高到Vcc(电源电压)。这样使连线节点300连接到电源电压，如时序图508中的时间瞬间t6所示。 
如时序图504所示，在时间瞬间t7，通过使ISO选通信号506的电压从Vcc/2升高到Vccp，隔离晶体管被导通。因此，在“连线节点”300与“活动”数字线104之间建立电通路。因此，在“连线节点”300上施加的电源电压还被“活动”数字线104接收。因为存储单元晶体管118仍处于完全导通状态，所以电源电压使存储单元电容器120完全充电。因此，通过将充电电压(例如，电源电压)施加到“活动”数字线104，完全恢复存储单元116内的电荷。 
图6示出在感测放大器的感测操作期间，耦合到数字线及其相应 “连线节点”和从数字线及其相应“连线节点”去耦合的信号发出方法。 
时序图602与图5所示的时序图514相同。时序图602示出，在时间t2，第二耦合/去耦合驱动电压信号604(VCSL2)实现从Vcc到地电压的高到低电压过渡(ΔVCSL)。这样从存储在“连线节点”302上的“基准”数字线偏置电压进行电压去耦合。第一耦合/去耦合驱动电压信号606(VCSL1)处于“逻辑高”状态，并使得在时间t2，没有电压过渡。因此，不使存储在“连线节点”300上的“活动”数字线偏置电压发生电压变化。时序图608示出处于“逻辑低”状态的第一耦合/去耦合驱动电压信号610(VCSL1)。再一次不使存储在“连线节点”300上的“活动”数字线偏置电压发生电压变化。因此，“连线节点”偏置电压保持不变(即，没有耦合或去耦合)。如果该电压保持恒定，则不发生电压耦合或去耦合。 
如上所述，通过使偏置电压耦合到活动数字线或者“连线节点”，并从“基准”数字线或“连线节点”去耦合电压，也可以提高DRAM器件的刷新性能。时序图612示出用于实现这种情况的耦合/去耦合驱动电压信号。时序图612示出，在时间t2，第二耦合/去耦合驱动电压信号614(VCSL2)实现从Vcc到地电压的高到低电压过渡(ΔVCSL)。这样实现从存储在“连线节点”302上的“基准”数字线偏置电压去耦合电压。此外，在时间t2，第一耦合/去耦合驱动电压信号616(VCSL1)实现从地电压到Vcc的低到高电压过渡(ΔVCSL)。这样实现将电压耦合到存储在“连线节点”300上的“活动”数字线偏置电压。这样将某个百分比或比例的低到高电压过渡(ΔVCSL)耦合到“活动”数字线或“连线节点”，其中利用构成电容器网的电容器值确定耦合的比例或百分比。 
正如在时间t2确定的那样，第一耦合/去耦合驱动电压信号616(VCSL1)实现低到高电压过渡(ΔVCSL)，并使某个百分比或者比例的低到高电压过渡(ΔVCsL)耦合到“活动”数字线或“连线节点”。根据本发明，第二耦合/去耦合驱动电压信号614(VSCL2)可以保持恒定电压(即，没有电压过渡)，因此不从“基准”数字线去耦合电压。 通过仅提高“活动”数字线上的偏置电压，也可以提高刷新性能。 
请注意，在图1所示的实施例中，利用耦合/去耦合电容器(例如，电容器134)的电容和数字线电容(例如，“活动”数字线104的Cdigitline)确定耦合/去耦合比例或者耦合/去耦合百分比。作为一种选择，在图3所示的实施例中，利用耦合/去耦合电容器(例如，电容器134)的电容和相应“连线节点”电容(例如，位于300的Cgut-node)确定耦合比例或耦合百分比。 
还请注意，为了说明问题，对特定“活动”或“基准”数字线进行了说明。根据本发明，耦合/去耦合器件连接到与特定感测放大器对应的任何一对数字线。 
图7示出包含本发明的系统。系统700包括：多个DRAM芯片775、处理器770、存储器控制器772、输入装置774、输出装置776以及光存储装置778。DRAM芯片775包括图1和3分别示出的实施例之一。通过总线771，在处理器770与存储器控制器772之间传送数据信号和控制信号。同样，通过总线773，在存储器控制器772与DRAM芯片775之间传送数据信号和控制信号。输入装置774可以包括例如：键盘、鼠标、触摸板显示屏或者允许用户将信息输入系统700内的其它任何适当装置。输出装置776可以包括例如：视频显示单元、打印机或者可以对用户提供输出数据的其它任何适当装置。请注意，作为一种选择，输入装置774和输出装置776还可以是单个输入/输出装置。存储装置778可以包括例如一个或者多个磁盘驱动器或磁带驱动器。 
因此，显然，所提供的DRAM感测放大器具有改善的刷新性能。本技术领域内的技术人员明白，除了上述实施例，也可以实现本发明，提供上述实施例是为了说明，而不是为了限制，而且仅由下面的权利要求限定本发明。 

Claims (32)

1.一种动态随机存取存储器DRAM，具有第一数字线和第二数字线，以及连接到所述第一和第二数字线的感测放大器，所述数字线分别连接到相应存储单元，所述DRAM包括：
电压耦合/去耦合器件，具有连接到所述第一数字线的输出端，所述电压耦合/去耦合器件使第一电压电容耦合到所述第一数字线或者从所述第一数字线电容去耦合第二电压；其中：
响应所述第二数字线与连接到所述第二数字线的所述存储单元共享电荷，所述电压耦合/去耦合器件从所述第一数字线电容去耦合所述第二电压，在连接到所述第二数字线的所述存储单元被存取之后，并且在所述感测放大器被启动之前，发生所述去耦合。
2.根据权利要求1所述的DRAM，其中响应所述第一数字线与连接到所述第一数字线的所述存储单元共享电荷，所述电压耦合/去耦合器件使所述第一电压电容耦合到所述第一数字线。
3.根据权利要求1所述的DRAM，进一步包括一对隔离晶体管，其中所述感测放大器通过所述隔离晶体管之一连接到所述第一数字线，而通过所述隔离晶体管之另一连接到所述第二数字线。
4.根据权利要求1所述的DRAM，其中所述电压耦合/去耦合器件包括：
电压驱动器，具有输出端，其中所述电压驱动器从所述输出端产生驱动电压信号；以及
电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述驱动器输出端，而所述第二接线端子连接到所述电压耦合/去耦合器件的所述输出端。
5.根据权利要求4所述的DRAM，其中所述第一电压是一定比例的第一驱动电压信号，而所述第二电压是一定比例的第二驱动电压信号。
6.根据权利要求4所述的DRAM，其中所述驱动电压信号从低电压转换到高电压。
7.根据权利要求4所述的DRAM，其中所述驱动电压信号从高电压转换到低电压。
8.一种动态随机存取存储器DRAM，包括：
第一和第二数字线；
第一和第二晶体管，分别具有第一和第二端子，所述第一晶体管的所述第二端子连接到所述第一数字线，而所述第二晶体管的所述第二端子连接到所述第二数字线；
感测放大器，分别具有第一和第二感测接线，所述第一感测接线连接到所述第一晶体管的所述第一端子，而所述第二感测接线连接到所述第二晶体管的所述第一端子；以及
第一和第二电压耦合/去耦合器件，分别具有输出端，其中：
所述第一电压耦合/去耦合器件输出端连接到所述第一感测接线；
所述第二电压耦合/去耦合器件输出端连接到所述第二感测接线；以及
每个所述电压耦合/去耦合器件响应连接到其它感测接线的数字线与存储单元共享电荷，从其相应感测接线去耦合电压，其中在所述存储单元被存取之后，并且在连接到每一感测节点的所述感测放大器被启动之前，发生所述去耦合。
9.根据权利要求8所述的DRAM，其中每个所述电压耦合/去耦合器件分别包括：
电压驱动器，具有输出端，其中所述电压驱动器产生驱动电压信号；以及
电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述电压驱动器的所述输出端，而所述第二接线端子连接到所述感测接线之一，其中：
每个所述电压耦合/去耦合器件响应连接到该感测接线的数字线与存储单元共享电荷，将电压耦合到其相应感测接线。
10.根据权利要求9所述的DRAM，其中所述耦合电压是一定比例的所述驱动电压信号，而所述去耦合电压是一定比例的所述驱动电压信号。
11.根据权利要求9所述的DRAM，其中所述驱动电压信号转换到较高量值的电压。
12.根据权利要求9所述的DRAM，其中所述电压信号转换到较低量值的电压。
13.根据权利要求8所述的DRAM，其中所述第一和第二晶体管分别包括栅极端，在施加适当栅压时，所述栅极端在所述第一端子与所述第二端子之间提供导电性。
14.一种存储器子系统，包括：
存储器控制器；
动态随机存取存储器器件，包括：存储单元；第一和第二数字线，所述第一数字线连接到所述存储单元；感测放大器，连接到所述第一和第二数字线；以及第一和第二电压耦合/去耦合器件，所述第一电压耦合/去耦合器件具有连接到所述第一数字线的输出端，而所述第二电压耦合/去耦合器件具有连接到所述第二数字线的输出端，其中：
在所述存储单元被存取之后，并且在所述感测放大器被启动之前，所述第二电压耦合/去耦合器件从所述第二数字线电容去耦合电压；以及
连接到所述存储器控制器和所述动态随机存取存储器器件的数据信号和控制信号总线。
15.根据权利要求14所述的存储器子系统，其中响应所述存储单元被存取，所述第一电压耦合/去耦合器件使电压电容耦合到所述第一数字线，在启动所述感测放大器之前进行所述耦合。
16.根据权利要求14所述的存储器子系统，其中每个所述电压耦合/去耦合器件分别包括：
电压驱动器，具有输出端，所述电压驱动器从所述输出端产生驱动电压信号；以及
电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述驱动器的输出端，而所述第二接线端子连接到所述电压耦合/去耦合器件的所述输出端。
17.根据权利要求14所述的存储器子系统，其中所述感测放大器包括：
N感测放大器部分，具有第一和第二交叉耦合NMOS晶体管；
P感测放大器部分，具有第一和第二交叉耦合PMOS晶体管，所述第一交叉耦合PMOS晶体管与所述第一交叉耦合NMOS晶体管共享公共接线，而所述第二交叉耦合PMOS晶体管与第二交叉耦合NMOS晶体管共享公共感测接线。
18.一种存储器子系统，包括：
存储器控制器；
动态随机存取存储器器件，包括：
存储单元；
第一和第二数字线，所述第一数字线连接到所述存储单元；
感测放大器，包括第一和第二感测接线；以及
第一和第二晶体管，所述第一晶体管连接在所述第一感测接线与所述第一数字线之间，而所述第二晶体管连接在所述第二感测接线与所述第二数字线之间，以及
第一和第二电压耦合/去耦合器件，所述第一电压耦合/去耦合器件具有连接到所述第一感测接线的输出端，而所述第二电压耦合/去耦合器件具有连接到所述第二感测接线的输出端，其中：
在所述存储单元被存取之后，并且在所述感测放大器被启动之前，所述第二电压耦合/去耦合器件从所述第二感测接线电容去耦合电压；以及
连接到所述存储器控制器和所述动态随机存取存储器器件的数据信号和控制信号总线。
19.根据权利要求18所述的存储器子系统，其中响应所述存储单元被存取，所述第一电压耦合/去耦合器件使电压电容耦合到所述第一感测接线，所述耦合在启动所述感测放大器之前进行。
20.根据权利要求18所述的存储器子系统，其中每个所述电压耦合/去耦合器件分别包括：
电压驱动器，具有输出端，所述电压驱动器从所述输出端产生驱动电压信号；以及
电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述驱动器的输出端，而所述第二接线端子连接到所述电压耦合/去耦合器件的所述输出端。
21.根据权利要求18所述的存储器子系统，其中所述感测放大器包括：
N感测放大器部分，具有第一和第二交叉耦合NMOS晶体管；
P感测放大器部分，具有第一和第二交叉耦合PMOS晶体管，所述第一交叉耦合PMOS晶体管与所述第一交叉耦合NMOS晶体管共享公共接线，而所述第二交叉耦合PMOS晶体管与第二交叉耦合NMOS晶体管共享公共感测接线。
22.一种计算机系统，包括：
处理器；
存储器控制器；
输入/输出装置；
动态随机存取存储器器件，具有存储单元阵列、多个数字线、多个感测放大器以及其输出端连接到所述数字线之一的电压耦合/去耦合器件，其中在存取连接到另一个所述数字线的所述存储单元之一后，而在启动所述感测放大器之一之前，所述电压耦合/去耦合器件从所述数字线之一电容去耦合电压，所述一个感测放大器连接到所述一个存储单元和两个所述数字线；以及
连接到所述处理器、所述存储器控制器、所述动态随机存取存储器器件以及所述输入/输出装置的数据信号和控制信号总线。
23.一种存储器器件，包括：
存储单元阵列；
多个数字线，其中每个数字线连接到所述存储单元中的至少一个；
多个感测放大器，其中每个感测放大器连接到所述存储单元中的至少一个，每个感测放大器具有感测接线；以及
电压耦合/去耦合器件，所述电压耦合/去耦合器件的输出端连接到所述感测放大器中的一个感测放大器的感测接线，其中：
在存取连接到所述一个感测放大器的所述存储单元之一后，并且在启动所述一个感测放大器之前，所述电压耦合/去耦合器件从所述一个感测放大器的所述感测接线电容去耦合电压。
24.一种在动态随机存取存储器DRAM感测放大器内进行偏置感测的设备，所述感测放大器具有第一和第二感测接线，所述第一感测接线连接到第一数字线，所述第一数字线连接到存储单元，而所述第二感测接线连接到第二数字线，所述设备包括：
用于对所述第一和第二数字线施加电压的装置；
用于存取所述存储单元的装置，其中所述存取产生第一数字线偏置电压；
用于从所述第二数字线电容去耦合电压，以产生第二数字线偏置电压的装置；以及
用于启动所述DRAM感测放大器的装置，其中在所述存取产生所述第一数字线偏置电压之后，并且在所述感测放大器的所述启动之前，发生所述去耦合。
25.一种在动态随机存取存储器DRAM感测放大器内进行偏置感测的设备，所述感测放大器具有第一和第二感测接线，所述第一感测接线连接到第一数字线，所述第一数字线连接到存储单元，而所述第二感测接线连接到第二数字线，所述设备包括：
用于对所述第一和第二数字线施加电压的装置；
用于存取所述存储单元的装置，其中所述存取产生第一数字线偏置电压；
用于从所述第二感测接线电容去耦合电压，以产生第二感测接线偏置电压的装置；以及
用于启动所述DRAM感测放大器的装置，其中在所述存取产生所述第一数字线偏置电压之后，并且在所述感测放大器的所述启动之前，发生所述去耦合。
26.一种在动态随机存取存储器DRAM感测放大器内进行偏置感测的方法，所述感测放大器具有第一和第二感测接线，所述第一感测接线连接到第一数字线，所述第一数字线连接到存储单元，而所述第二感测接线连接到第二数字线，所述方法包括：
对所述第一和第二数字线施加电压；
存取所述存储单元，其中所述存取产生第一数字线偏置电压；
从所述第二数字线电容去耦合电压，以产生第二数字线偏置电压；以及
启动所述DRAM感测放大器，其中在所述存取产生所述第一数字线偏置电压之后，并且在所述感测放大器的所述启动之前，发生所述去耦合。
27.根据权利要求26所述的方法，其中启动所述感测放大器比较所述第一数字线偏置电压与所述第二数字线偏置电压之间的电压差。
28.根据权利要求26所述的方法，其中从所述第二数字线电容去耦合电压的步骤降低对所述第二数字线施加的电压。
29.根据权利要求26所述的方法，该方法进一步包括，在所述存取之后：
使电压电容耦合到所述第一数字线，以产生升高的第一数字线偏置电压。
30.一种在DRAM感测放大器内进行偏置感测的方法，所述感测放大器具有第一和第二感测接线，所述第一感测接线通过第一隔离晶体管连接到第一数字线，所述第一数字线连接到存储单元，而所述第二感测接线通过第二隔离晶体管连接到第二数字线，所述方法包括：
对所述第一和第二数字线施加电压；
存取所述存储单元，其中所述存取产生第一数字线偏置电压；
导通所述第一隔离晶体管，使得所述第一感测接线导电地连接到所述第一数字线；
导通所述第二隔离晶体管，使得所述第二感测接线导电地连接到所述第二数字线；
断开所述第一隔离晶体管，使得所述第一感测接线与所述第一数字线电隔离；
断开所述第二隔离晶体管，使得所述第二感测接线与所述第二数字线电隔离；
从所述第二感测接线电容去耦合第二电压，以产生第二感测接线偏置电压；以及
启动所述DRAM感测放大器。
31.根据权利要求30所述的方法，其中启动所述感测放大器的步骤包括比较所述第一数字线偏置电压与所述第二感测接线偏置电压之间的电压差。
32.根据权利要求30所述的方法，该方法进一步包括，在所述断开所述第二隔离晶体管之后：
使第一电压电容耦合到所述第一感测接线，以产生第一感测接线偏置电压。
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