JP2817552B2

JP2817552B2 - 半導体メモリ装置

Info

Publication number: JP2817552B2
Application number: JP4313028A
Authority: JP
Inventors: 澄男小川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-01-30
Filing date: 1992-10-28
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPH05274878A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に係
り、特に、メモリセルから読み出されたデータビットの
差動増幅用センスアンプ回路に設けられたダミーセルに
関する。

【０００２】

【従来の技術】半導体集積回路はひとつのシステム上に
大量に使用されている。したがって、そのサイズは、シ
ステムの大きさを決定する切実な問題である。製造面か
らもチップサイズが小さい方が単一のウェハから数多く
生産できる。いわゆる軽薄短小化である。

【０００３】加えて、半導体集積回路の製造工程は少な
い方が、コスト低減と製造日数短縮にとってよい。本発
明で省く製造工程はディプレッショントランジスタの工
程である。したがって、エンハンスメントトランジスタ
だけで回路を構成することになる。一般に（ＶＣＣから
ＧＮＤまでの電圧を取り扱う場合）、前者（ディプレッ
ショントランジスタ）の方がキャパシタンスとして使う
とき優秀である。前者は、そのスレッショルド電圧が負
電圧であるため、ＶＣＣからＧＮＤまでの間はキャパシ
タンスとしてすべて働く。後者（エンハンスメントトラ
ンジスタ）は、そのスレッショルド電圧が正電圧である
ため、スレッショルド電圧からＧＮＤまでの間はキャパ
シタンスとして働かない。

【０００４】年々、半導体回路の微細化は進んでいく。
とくに半導体メモリ装置でその傾向は著しい。半導体ダ
イナミックランダムアクセスメモリ装置（以下、ＤＲＡ
Ｍと略す）のメモリセル部の微細化が０．５μｍ程度に
なってくると、周辺回路のセンスアンプ（メモリセル情
報の増幅回路）がそれに伴って小さくできない。そのた
め、シェアードセンスアンプというような回路方式が一
般的となる。この方式は、一つのセンスアンプに２組の
ビット線対がつながる方式であるため、ビット線対のひ
とつ当りのセンスアンプの面積は見かけ上１／２とする
ことができる。

【０００５】一方、ＤＲＡＭにおいて、ダミーワード回
路が採用されることもある。ダミーワード回路とは、Ｄ
ＲＡＭのメモリセルに蓄えられた電荷量（すなわち、多
い／少ない−−＞０／１の情報）を感知するときの微調
整を行う回路である。

【０００６】本願発明は、シェアードセンスアンプ方式
を採用し、チップ面積縮小、製造工程短縮を行い、しか
もダミーワードの効果量を変化させることができるＤＲ
ＡＭを提供せんとするものである。

【０００７】従来の技術の一例を図６に示す。図６はメ
モリセルとセンスアンプとダミーワード回路を示したも
のである。センスアンプはシェアード方式である。図８
は図６に示す回路の主要接点の波形を示したものであ
る。なお、図８は本発明の第３実施例のタイムチャート
も兼ねており、第３実施例に関し詳述する。

【０００８】図６に示した従来例の構成を説明する。Ｑ
Ｄ１，ＱＤ３はＰチャンネル型トランジスタであり、Ｑ
Ｄ２，ＱＤ４はＮチャンネル型のトランジスタである。
これらのトランジスタＱＤ１〜ＱＤ４はダミーワードド
ライバーを構成しており、Ｃｄｄはダミーワード線の配
線容量を示している。Ｑ１，Ｑ１２はメモリセルトラン
ジスタ、Ｃｓはメモリセル容量、Ｃｄはビット線容量、
Ｑｄｗ０Ｄ，Ｑｄｗ１Ｄはディプレッション型トランジ
スタであり、ＣｄＷの容量を持つダミー容量として働
く。Ｑ２，Ｑ３，Ｑ１０，Ｑ１１はトランスファーゲー
ト（以下、ＴＧと略す）、Ｑ４，Ｑ５，Ｑ６，Ｑ７はセ
ンスアンプＳＡ１を構成するトランジスタであり、特に
Ｑ４，Ｑ５はＰチャンネルＭＯＳＦＥＴであり、他のＭ
ＯＳＦＥＴはＮチャンネル型トランジスタである。

【０００９】次に、各信号の説明をする。尚、信号と信
号線は同一符号で示す。Ｘ０Ｔ，Ｘ０Ｎはアドレス信
号、ＤＷＥはダミーワードドライバの動作イネーブル信
号である。ＤＴＰ，ＤＮＰはビット線信号対、ＷＬＰは
ワード線、ＤＷ０，ＤＷ１はダミーワード線、ＳＤＴ
０，ＳＤＮ０はセンスアンプ線対、ＹＳＷはＹスイッチ
選択線、ＩＯＴ，ＩＯＮはデータバスである。ＴＧＰは
センスアンプＳＡ１と下側のビット線対ＤＮＰ，ＤＴＰ
とをつなぐＴＧ信号線、ＴＧＭはセンスアンプＳＡ１と
上側のビット線ＤＮＭ，ＤＴＭをつなぐＴＧ信号線であ
る。ＤＮＭ，ＤＴＭ，ＷＬＭについてはシェアードセン
スアンプの上側の信号線である。しかし、後述する動作
の説明では詳しくは述べない。ＴＧＭを接地（ＧＮＤ）
レベルとして上側のビット線ＤＮＭ，ＤＴＭを切り離し
た動作について説明するためである。また、説明図面中
には特に記載していないがビット線対及びセンスアンプ
線対は予め１／２ＶＣＣにバランスプリチャージされて
いるものとする。

【００１０】次に、ダミー容量の効果について説明す
る。以下の説明ではセンスアンプＳＡ１の下側のビット
線対ＤＮＰ，ＤＴＰが選択されたとする。ＤＲＡＭで
は、記憶されるデータはメモリセル容量Ｃｓに蓄えられ
る電荷量により決定される。このとき、メモリセルノー
ドの電位（リストア電位）をＶｒとすると、電荷量＝Ｃｓ・Ｖｒ［Ｃ］｛クーロン｝である。

【００１１】ワード線ＷＬＰが活性化されたとき、この
電荷がワード線ＷＬＰにより選択された側のビット線Ｄ
ＴＰを介してセンスアンプＳＡ１に入る。その直後の平
衡状態の電位と１／２ＶＣＣとの差を△Ｖｄとすると、Ｃｂ＝Ｃｄ＋Ｃｓａ，Ｃｂ＞＞Ｃｓ △Ｖｄ＝Ｖｒ・Ｃｓ／Ｃｂである。メモリセルが選択されなかった側のセンスアン
プＳＡ１のノードはビット線ＤＮＤと同じ１／２ＶＣＣ
にプリチャージのままなので、この△Ｖｄがセンスアン
プＳＡ１で増幅される初期電位である。

【００１２】ところが、Ｖｒ＝高レベルの時と、Ｖｒ＝
低レベルの電位の時とを比較すると、Ｖｒ＝高レベルの
方が物理的に不利である。アルファ線、セルトランジス
タの漏れ電流、半導体基板電流などが不利な原因であ
る。そこで、高レベル側のみ補助してやるのがダミーワ
ード線である。ワード線ＷＬＰで選択されない側のビッ
ト線ＤＮＰ及びセンスアンプＳＡ１のノードを△Ｖｄｗ
だけ下げる。すると、センスアンプ線対ＳＤＮ０，ＳＤ
Ｔ０の初期電位差は △Ｖｄｗ＋△Ｖｄとなる。

【００１３】従来の技術ではＣｄｗというダミー容量が
必要である。これは、実はディプレッション型ＭＯＳＦ
ＥＴのソース・ドレインとゲートとの間の容量によって
構成される。ところが、これを作るには専用の製造工程
が十数工程必要である。また、ひとつのＤＲＡＭにおい
て何台も（１６ＭＤＲＡＭでは約３万組）必要なので、
ダミー容量のチップ上で占める面積も大きい。しかしな
がら、単純に製造工程や面積を小さくしたのではダミー
容量の効果が少なくなる。

【００１４】

【発明が解決しようとする課題】従来の技術ではＣｄＷ
の容量を有するダミー容量が必要である。これは、実は
ディプレッション型ＭＯＳＦＥＴのソース・ドレインと
ゲートとの間の容量によって構成される。ところがこれ
を作るには専用の製造工程（容量砒素工程）が十数工程
必要である。しかしながら、上述した従来例の回路にお
いて、製造工程短縮とチップ面積縮小を行った場合に
は、センスアンプＳＡ１のノード対の差電位（△Ｖｄｗ
＋△Ｖｄ）が充分に得られないという問題点があった。

【００１５】また、ＤＲＡＭ全体の動作を考えたとき、
初期電位差△ＶｄＷ＋△Ｖｄを大きくすることはＶＣＣ
の下側の動作が悪くなる。すなわち、Ｖｒが高レベルの
時のマージンは大きくなるが、Ｖｒが低レベルの時のマ
ージンは小さくなり、マージンの小さい方がそのＤＲＡ
Ｍの性能限界となる。結局、Ｖｒ＝高レベルとＶＣＣ下
側の動作限界のトレードオフで、△ＶｄＷの値を決めね
ばならない。ところが上述した従来例の回路では、ダミ
ーワード線の動作による差電位△ＶｄＷは常に一定であ
り、調整できないという問題点もあった。

【００１６】

【課題を解決するための手段】本発明の第１の要旨は、
第１メモリセルの接続された第１ビット線対と、第２メ
モリセルの接続された第２ビット線対と、第１ビット線
対と第２ビット線対が選択時にセンスアンプ線を介して
接続されるシェアード型センスアンプと、第１ビット線
対とシェアード型センスアンプとの間に介在する第１ト
ランスファーゲートと、第２ビット線対とシェアード型
センスアンプとの間に介在する第２トランスファーゲー
トと、ダミーワード線で活性化されるダミーセルとを備
えた半導体メモリ装置において、上記ダミーセルはシェ
アード型センスアンプの１対の入力ノードにそれぞれ設
けられたエンハンスメント型トランジスタで構成され、
各エンハンスメント型トランジスタのソース及びドレイ
ンは対応する入力ノードに接続され、エンハンスメント
型トランジスタのゲートは１対のダミーワード線で選択
的に制御され、上記センスアンプ線は上記エンハンスメ
ント型トランジスタのソース及びドレインに共通して接
続され、上記センスアンプ線と上記第１ビット線対の間
及び上記センスアンプ線と上記第２ビット線対との間に
データの授受に影響しない抵抗成分を介在させたことで
ある。

【００１７】本発明の第２の要旨は、第１メモリセルの
接続された第１ビット線対と、第２メモリセルの接続さ
れた第２ビット線対と、第１ビット線対と第２ビット線
対が選択時にセンスアンプ線を介して接続されるシェア
ード型センスアンプと、第１ビット線対とシェアード型
センスアンプとの間に介在する第１トランスファーゲー
トと、第２ビット線対とシェアード型センスアンプとの
間に介在する第２トランスファーゲートと、ダミーワー
ド線で活性化されるダミーセルとを備えた半導体メモリ
装置において、上記ダミーセルはシェアード型センスア
ンプの１対の入力ノードにそれぞれ設けられたエンハン
スメント型トランジスタで構成され、各エンハンスメン
ト型トランジスタのソース及びドレインは対応する入力
ノードに接続され、上記エンハンスメント型トランジス
タの各ゲートは１対のダミーワード線を介してダミーワ
ードドライバーに接続されており、上記１対のダミーワ
ード線には選択された一方のダミーワード線上の電位変
化の速度を制御する変化速度制御手段に接続されてお
り、該変化速度制御手段は選択されたメモリセルのリス
トア電位に応じて選択されたダミーワード線の電位変化
を切り替え手段を用いてダミーワード線を制御するダミ
ーワードドライバの駆動能力を切り換えて制御し、上記
センスアンプ線は上記エンハンスメント型トランジスタ
のソース及びドレインに共通して接続され、上記センス
アンプ線と上記第１ビット線対の間及び上記センスアン
プ線と上記第２ビット線対との間にデータの授受に影響
しない抵抗成分を介在することである。

【００１８】

【発明の作用】本発明の第１の要旨によると、エンハン
スメント型トランジスタで構成されたダミーセルは、第
１メモリセルまたは第２メモリセルに接続されたシェア
ード型センスアンプの入力ノードと反対側の入力ノード
と、オンしている第１または第２トランスファーゲート
と共働して急激に変化させ、１対の入力ノードの電圧差
を増大させる。

【００１９】本発明の第２の要旨によると、ダミーワー
ド線の電位変化はその速度を変更できるので、ビット線
対上の差電位の値が変化する。

【００２０】

【実施例】図１は本発明の第１実施例を示す回路図であ
り、図２は第１実施例の主要信号波形を示したものであ
る。図３は本発明の効果を示すグラフであり、図４のグ
ラフとともに本発明の効果について説明するものであ
る。

【００２１】まず、図１を参照して、第１実施例の構成
を説明する。Ｑ１，Ｑ１２はメモリセルトランジスタ、
Ｃｓはメモリセル容量、Ｃｄはビット線容量を示してお
り、Ｑｄｗ０，Ｑｄｗ１は従来例のダミー容量に代わる
トランジスタであり、特に後ほど説明するように低スレ
ッショルド電圧のものである。Ｑ２，Ｑ３，Ｑ１０，Ｑ
１１はＴＧ（トランスファーゲート）、Ｑ４，Ｑ５，Ｑ
６，Ｑ７はセンスアンプＳＡ１１を構成するトランジス
タであり、Ｑ４，Ｑ５はＰチャンネルＭＯＳＦＥＴであ
り、Ｑ６，Ｑ７はＮチャンネルＭＯＳＦＥＴである。

【００２２】各信号の説明をする。信号は信号線と同一
の符号を付すＤＴＰ，ＤＮＰはビット線信号対、ＷＬＰ
はワード線、ＤＷ０，ＤＷ１はダミーワード線、ＳＤＴ
０，ＳＤＮ０はセンスアンプ線対、ＹＳＷはＹスイッチ
選択線、ＩＯＴ，ＩＯＮはデータバスである。ＴＧＰは
センスアンプＳＡ１１と下側のビット線対ＤＮＰ，ＤＴ
ＰをつなぐＴＧ信号線、ＴＧＭはセンスアンプＳＡ１１
と上側のビット線ＤＮＭ，ＤＴＭをつなぐＴＧ信号線で
ある。ＷＬＭ，ＤＷ０Ｍ，ＤＷ１Ｍはシェアードセンス
アンプＳＡ１１の上側のワード線とダミーワード線であ
る。

【００２３】しかしながら、上側のビット線対ＤＮＭ，
ＤＴＭについては、後述する動作の説明では詳しくは述
べない。ＴＧＭ＝ＧＮＤとして上側のビット線対ＤＮ
Ｍ，ＤＴＭを切り放した場合の動作について説明するた
めである。また、説明図面中には特に記載していないが
ビット線対及びセンスアンプ線対はあらかじめ１／２Ｖ
ＣＣにバランスプリチャージされているものとする。

【００２４】図２を参照して第１実施例の動作について
説明する。初めにＴＧＭ＝低レベルとしてＴＧ（Ｑ１
０，Ｑ１１）をオフさせ、回路図上側のビット線対ＤＮ
Ｍ，ＤＴＭをシェアードセンスアンプＳＡ１１から切り
放す。次にＷＬＰを高レベル（ワードブーストにより通
常はＶＣＣ以上）としてメモリセルデータをメモリセル
容量Ｃｓからビット線ＤＴＰに読み出す。Ｖｒ＝高レベ
ルとするセンスアンプＳＡ１１の一方のノードとビット
線ＤＴＰとメモリセル容量Ｃｓが電位平衡したレベル
は、約ＶＣＣ／２＋Ｖｒ・Ｃｂ／Ｃｓである。

【００２５】そこで、時刻ｔ０において、ダミーワード
線ＤＷ１が低レベルとなる。ダミーワード線ＤＷ１はワ
ード線ＷＬＰが活性化したメモリセルに接続されたビッ
ト線ＤＴＰとは反対側のセンスアンプノードを下げる。
これのレベルは、ＶＣＣ／２−△Ｖｄｗである。

【００２６】したがって、センスアンプＳＡ１１のノー
ド対の電位差は、Ｖｒ・Ｃｂ／Ｃｓ＋△Ｖｄｗである。

【００２７】△Ｖｄｗの影響はビット線ＤＮＰとセンス
アンプ線ＳＤＮ０に表れる。これについてＶＣＣ＝３．
３Ｖ（１／２ＶＣＣ＝１．６５Ｖ）として解析した結果
が、図３に示されている。図３は図２の一部の時間Ｔに
ついて拡大したグラフである。図３はダミーワードＤＷ
１が低レベルに移行した時を、基準時ＤＷ（０ｎｓ）と
して解析してある。図２のｔ０時刻はこの基準時ＤＷ
（０ｎｓ）に相当する。正方形内に点を付したプロット
は、ダミーワード線ＤＷ１をスイングしないときのＳＤ
Ｎ０のレベルを示す。図３でプリチャージレベルが１．
６５Ｖから１．６３８Ｖに下がっているのは、ＴＧＭ信
号を下げたときの容量カップルを受けているためであ
る。しかしながら、センスアンプ線ＳＤＴ０も同じ効果
を受けているため、センスアンプの差電位には関係な
い。黒丸のプロットと正方形のプロットは、第１実施例
のビット線ＤＴＮとセンスアンプＳＡ１１の対応するノ
ードの電圧を示す。

【００２８】ここで、本実施例のセンスアンプノードが
大きくアンダーシュートＵＳしている。アンダーシュー
トＵＳの要因はＴＧＱ３のオン抵抗である。ダミーワー
ドＤＷ１によって下げられたセンスアンプＳＡ１１のノ
ード電位は、ＴＧＱ３の抵抗を介してビット線ＤＮＰに
伝達される。しかし、激しく電位が下がるとＴＧ抵抗に
より、「閉じ込められて」アンダーシュートを起こす。
以下の説明では、便宜的にこれを「閉じ込め効果」と呼
ぶことにする。

【００２９】一方、従来例のビット線ＤＮＰとセンスア
ンプＳＡ１の対応するノードの電位は白丸のプロットと
黒い正方形のプロットで示した。従来例では同等のダミ
ーワード容量を用いても、 △Ｖｄｗ＝１３ｍＶである。しかし、本実施例の場合は、 △Ｖｄｗ＝１８ｍＶであり、「閉じ込め効果」が利いていることが理解でき
る。

【００３０】図４で本実施例の効果の説明及びその効果
を高める方法について説明する。センスアンプ線ＳＤＮ
０が１／２ＶＣＣにあらかじめプリチャージされてい
る。ダミーワード線ＤＷ１が下がり、ダミーセルＱｄｗ
１がセンスアンプ線ＳＤＮ０を引き下げる。ところが、
本実施例のダミー容量はエンハンスメント型ＭＯＳＦＥ
Ｔで形成されているので、ゲートとソース・ドレインと
の間の電位がスレッショルド電圧Ｖｔｎよりも小さいと
容量として機能しない。従って、きわめてゆっくりとダ
ミーワード線ＤＷ１が下がるならば、エンハンスメント
型ＭＯＳＦＥＴがダミー容量として働くのは、ＶＣＣか
ら（１／２ＶCC＋Ｖｔｎ）の間だけである。

【００３１】ところが、実際はダイナミックな動作をす
るためソース・ドレイン電位（＝ＳＤＮ０）も下がる。
特に、ＴＧＱ３を利用した「閉じ込め効果」によりアン
ダーシュートＵＳを起こすほど下げられる。これによ
り、ダミー容量トランジスタＱｄｗ１はアンダーシュー
トＶｕに比例した分だけ容量として有効である。

【００３２】このとき、問題となる可能性として、トラ
ンジスタＱｄｗ１のソース・ドレインそしてチャンネル
が引き下げられることに起因するインジェクション・キ
ャリアが半導体基板に注入されることである。しかし、
△Ｖｄｗ＜＜１／２ＶＣＣであるためソース・ドレイン
はほぼ１／２ＶＣＣである。チャネル近傍で発生したイ
ンジェクション・キャリアは速やかにソース・ドレイン
に吸収されてしまう。従って問題にならない。

【００３３】最後に、ダミー容量として働くトランジス
タＱｄｗ０，Ｑｄｗ１のスレッショルド電圧Ｖｔｎが小
さいほど効果が高いことを述べる。図４において、ＶＣ
ＣからダミーワードＤＷ１が接地レベルに向い下がって
くる。Ｖｔｎが小さい（Ｌ）の場合、ＶＣＣから配線
（ＳＤＮ０＋Ｖｔｎ＝Ｌ）のレベルまでがトランジスタ
が容量として働く領域であり、アンダーシュートＶｕま
で下がる。ｔ０からｔｅまで容量として働く結果△Ｖｄ
ｗの差電位が得られる。

【００３４】一方、Ｖｔｎが大きい（Ｈ）場合、ＶＣＣ
から一点鎖線（ＳＤＮ０＋Ｖｔｎ＝Ｈ）のレベルまでが
トランジスタが容量として働く領域であり、アンダーシ
ュートＶｕ’まで下がる。ｔ０からｔｅ’まで容量とし
て働く結果△Ｖｄｗ’の差電位が得られる。 △Ｖｄｗ＞△Ｖｄｗ’ であり、Ｖｔｎは低いほど△Ｖｄｗを大きくする効果が
高い。

【００３５】さらにソースが１／２ＶＣＣであるという
ことは、通常のソースを接地レベルとしたトランジスタ
と比較して、実質の基板電位が１／２ＶＣＣ分だけ深く
見える。Ｖｔｎ−基板電圧特性により、Ｖｔｎは大きく
なってしまう。従って、あらかじめ低い電圧のＶｔｎが
必要である。

【００３６】以上説明したエンハンスメント型ＭＯＳＦ
ＥＴでダミーセルを構成する場合、容量砒素工程が不要
であり、製造工程の短縮を図れる。

【００３７】図５は本発明の第２実施例を示す第１実施
例と同一構成部分には、同一符号を付して説明を省略す
る。第２実施例ではＴＧＱ２，Ｑ３，Ｑ１０，Ｑ１１に
抵抗手段Ｒを付加し、「閉じ込め効果」を増大させてい
る。そのため△Ｖｄｗはより大きくなる。この抵抗手段
Ｒは例えばＴＧＱ２〜Ｑ１１のトランジスタのチャネル
幅を狭くしても良いし、ＴＧＱ２〜Ｑ１１自身の拡散層
抵抗を故意に大きくすることでもよい、もちろん抵抗素
子を入れてもよい。抵抗Ｒの位置はダミーワードＤＷ
０，ＤＷ１をはさみ「閉じ込め効果」を高めるならば、
ＴＧＱ２〜Ｑ１１よりビット線側でもセンスアンプＳＡ
１１側でも構わない。また、ＴＧＰのレベルを下げＴＧ
Ｑ２〜Ｑ１１のオン抵抗を下げても同様の効果を得られ
る。

【００３８】ただし、センスアンプＳＡ１１とビット線
ＤＮＰ，ＤＴＰ，ＤＮＭ，ＤＴＭのインピーダンスを高
くしすぎると、メモリセルデータがセンスアンプＳＡ１
１に入りにくくなる。ＴＧＱ２〜Ｑ１１の通常の抵抗値
と抵抗手段Ｒの値の和は、ビット線全線の抵抗値よりは
充分小さいけれど局部的なビット線抵抗値よりは高い値
がよい。

【００３９】図７は本発明の第３実施例を示す回路図で
あり、図８は第３実施例のタイムチャートを示したもの
である。図９，図１０は本実施例の効果について説明す
るグラフである。

【００４０】まず、第３実施例の構成を説明する。図７
において、ＱＤ１，ＱＤ３はＰチャンネルトランジスタ
であり、ＱＤ２，ＱＤ４はＮチャンネルのトランジスタ
である。これらのトランジスタＱＤ１〜ＱＤ４はダミー
ワードドライバ７００を構成する。Ｃｄｄはダミーワー
ド線の配線容量、Ｑ１，Ｑ１２はメモリセルトランジス
タ、Ｃｓはメモリセル容量を示している。Ｃｄはビット
線容量Ｑｄｗ０とＱｄｗ１はエンハンスメントトランジ
スタを示しており、ＣｄＷの容量を有するダミー容量と
して機能する。Ｑ２，Ｑ３，Ｑ１０，Ｑ１１はトランス
ファーゲート（以下、ＴＧと略す）であり、Ｑ４，Ｑ
５，Ｑ６，Ｑ７はセンスアンプＳＡ７００を構成するト
ランジスタであり、特にＱ４，Ｑ５はＰチャンネルＭＯ
ＳＦＥＴ、他はＮチャンネルＭＯＳＦＥＴである。

【００４１】次に、各信号の説明をする。Ｘ０Ｔ，Ｘ０
Ｎはアドレス信号、ＤＷＥはダミーワードドライバー７
００の動作イネーブル信号、ＤＴＰ，ＤＮＰはビット線
信号対、ＷＬＰはワード線、ＤＷ０，ＤＷ１はダミーワ
ード線、ＳＤＴ０，ＳＤＮ０はセンスアンプ線対、ＹＳ
ＷはＹスイッチ選択信号、ＩＯＴ，ＩＯＮはデータバス
である。ＴＧＰはセンスアンプＳＡ７００と下側のビッ
ト線ＤＮＰ，ＤＴＰとをつなぐＴＧ信号線、ＴＧＭはセ
ンスアンプと上側のビット線ＤＮＭ，ＤＴＭとをつなぐ
ＴＧ信号線である。ＤＮＭ，ＤＴＭ，ＷＬＭについては
シェアードセンスアンプＳＡ７００の上側の信号であ
る。しかし、後述する動作の説明では詳しくは述べな
い。ＴＧＭ＝ＧＮＤとして上側のビット線ＤＮＭ：ＤＴ
Ｍを切り放した動作について説明するためである。又、
説明図面中には特に記載していないビット線対及びセン
スアンプ線対ＳＤＮ０，ＳＤＴ０はあらかじめ１／２Ｖ
ＣＣにバランスプリチャージされているものとする。ス
イッチＳＷ１，ＳＷ２とトランジスタＱＤ５，ＱＤ６は
変化速度制御手段７０１を構成する。

【００４２】次に、図８を参照して第３実施例の動作に
ついて説明する。初めにＴＧＭ＝低レベルとしてＴＧ、
Ｑ１０，Ｑ１１をオフし、回路図上側のビット線対ＤＮ
Ｍ，ＤＴＭをシェアードセンスアンプＳＡ７００から切
り放す。次にＷＬＰを高レベル（ワードブーストにより
通常はＶＣＣ以上）としてメモリセルデータをビット線
に読み出す（Ｖｒは高レベルとする）。センスアンプノ
ードとビット線ＤＮＰ，ＤＴＰとメモリセルが電位平衡
したレベルは、約ＶＣＣ／２＋Ｖｒ×Ｃｂ／Ｃｓとなる。

【００４３】そこで、時刻ｔ０においてＤＷ１を低レベ
ルとするようにＤＷＥを上げる。ＤＷ１はワード線ＷＬ
Ｐが活性化したメモリセルがつながるビット線ＤＴＰと
は反対側のセンスアンプノードを下げる。あるアドレス
が決定し、ワード線ＷＬＰが上がっているので、このア
ドレス信号線が、そのダミーワードＤＷ１を選択する信
号となる。このとき、選択されたメモリセルに接続され
ていない方のセンスアンプノードを変化させるダミーワ
ードが選ばれる。本実施例ではＸ０Ｎ（もしくはＸ０
Ｔ）がその信号線である。センスアンプのそのノードの
レベルは、ＶＣＣ／２−△ＶｄＷとなる。したがって、センスアンプノード対の電位差
は、Ｖｒ×Ｃｂ／Ｃｓ＋△ＶｄＷとなる。

【００４４】△ＶｄＷはＤＮＰとＳＤＮ０上の電位に影
響を与える。これについてＶＣＣ＝３．３Ｖ（１／２Ｖ
ＣＣ＝１．６５Ｖ）として解析した結果が、図１０であ
る。図１０は図８の一部を拡大したグラフである。図１
０ではダミーワードが低レベルになる時を、０ｎｓとし
て解析してある。図８の時刻ｔ０はこの０ｎｓに相当す
る。プロットＤＷ１はダミーワード線をスイングさせな
いときのＳＤＮ０上のレベルを示す。１．６５Ｖが１．
６３８Ｖに下がっているのはＴＧＭ信号を下げたときの
容量カップルを受けているためであり、１／２ＶＣＣよ
りも低いだけのことである。ＳＤＴ０も同じ効果を受け
ているため、センスアンプの差電位には影響はない。

【００４５】プロットＤＷ２とプロットＤＷ３は本実施
例のビット線とセンスアンプノードの電位変化を示す。
プロットＤＷ４とプロットＤＷ５は本実施例及び従来例
のビット線とセンスアンプノードの電位変化を示す。本
実施例はダミーワード線の変化速度を低速と高速に切り
換え可能であるが、従来例はそれができない。

【００４６】図１０に示されているように、センスアン
プノードの電位が大きくアンダーシュートしていること
である。アンダーシュートの要因はＴＧのオン抵抗であ
る。ダミーワード線によって下げられたセンスアンプノ
ード電位はＴＧの抵抗を介してビット線に伝達される。
しかし、激しく電位が下がるとＴＧの抵抗により、「閉
じ込められて」アンダーシュートをする。本明細書で
は、便宜的にこれを「閉じ込め効果」と呼ぶことにす
る。

【００４７】ダミーワード線の電位を低速で変化させる
場合、スイッチＳＷ０，ＳＷ１はオープン（ＧＮＤ側）
である。センスアンプノードのアンダーシュートはＶ
ｕ’までさがる。図９にこの効果を説明した。ダミーワ
ード線がゲートにセンスアンプノードがソースとドレイ
ンに接続されている。エンハンスメントトランジスタの
ダミーセルは、ｔ０からｔｓまでキャパシタンスとして
機能する。 △ＶｄＷ’＝１３ｍＶである。

【００４８】ダミーワード線を高速で変化させる場合、
スイッチＳＷ０，ＳＷ１はクローズ（ダミーワード側）
である。センスアンプノードのアンダーシュートはＶｕ
まで下がる。図９にこの効果を説明した。エンハンスメ
ントトランジスタのダミーセルは、ｔ０からｔｑまでキ
ャパシタンスとして機能する。△ＶｄＷ＝１８ｍＶであ
る。

【００４９】ダミーワード線を速く下げる方が、アンダ
ーシュートが大きく、「閉じ込め効果」を有効に活用で
きるため、キャパシタンスとして働く期間が長い。

【００５０】再び、図１０を参照して本実施例の効果を
説明すると共に、効果を高める方法について説明する。
ＳＤＮ０が１／２ＶＣＣで予めプリチャージされてい
る。ＤＷ１が下がりダミーセルをたたき下げる。ところ
が、本実施例のダミー容量は、実はエンハンスメントＭ
ＯＳＦＥＴなのでゲートとソース・ドレイン間の電位が
スレッショルド電圧：Ｖｔｎよりも小さいと容量として
働かない。したがって、極めてゆっくりとダミーワード
が下がるならば、ダミー容量が容量として働くのは、Ｖ
ＣＣから（１／２ＶＣＣ＋Ｖｔｎ）の間だけである。と
ころが、実際はダイナミックな動作をするためソース・
ドレイン電位（＝ＳＤＮ０）も下がる。特に、ＴＧを利
用した「閉じ込め効果」によりアンダーシュートを起こ
すほど下げられる。これにより、ダミー容量トランジス
タはアンダーシュートＶｕに比例した分だけ容量として
有効である。このとき、問題となる可能性として、トラ
ンジスタのソース・ドレインとしてチャンネルがたたき
下げられることに起因するインジェクション・キャリア
が半導体基板に注入されることがある。しかし、 △ＶｄＷ＜＜１／２ＶＣＣであるためにソース・ドレインはほぼ１／２ＶＣＣであ
る。チャンネル近傍で発生したインジェクション・キャ
リアは速やかにソース・ドレインに吸収されてしまう。
したがって問題にならない。△ＶｄＷ＞△ＶｄＷ’であ
り、ダミーワードが速く下がる方が△ＶｄＷを大きくす
る効果が高い。ダミーセルトランジスタＱｄｗ０，Ｑｄ
ｗ１のスレッショルド電圧についてのべる。ソースが１
／２ＶＣＣであるということは、通常のソースがＧＮＤ
のトランジスタと比較して、実質の基板電位が１／２Ｖ
ＣＣ分だけ深く見える。Ｖｔｎ−基板電圧特性により、
Ｖｔｎは大きくなってしまう。したがって、予め低い電
圧のＶｔｎがあった方がよい。また、ＴＧの抵抗値和
は、ビット線全線の抵抗値よりは充分小さいけれど局部
的なビット線抵抗値よりは高い値が良い。

【００５１】次に本発明の第４実施例を説明する。図１
１は本発明の第４実施例を示す回路図である。本実施例
と第３実施例の相違点は、ダミーワード線を下げるドラ
イブトランジスタＱＤ５，ＱＤ８とスイッチＳＷ１〜Ｓ
Ｗ４を多くして、ダミーワード線の変化スピードを４段
階に変化できる。すなわち、ＤＷ０についてスピードの
段階を述べるならば、ＳＷ０とＳＷ２が共にオフ、ＳＷ
０がオンでＳＷ２がオフ、ＳＷ０がオフでＳＷ２がオ
ン、ＳＷ０とＳＷ２が共にオン、の４通りである。無
論、トランジスタＱＤ５とＱＤ７は異なるサイズ、もし
くは異なる電流能力を持つ。あるいは、それらのトラン
ジスタは同じものでも構わない。容易に推察できるよう
に、ダミーワード線自身とドライブトランジスタの時定
数を何等かの手段で変化できればよい（時定数：レジス
タンス（＋インダクタタンス）とキャパシタンスによっ
て決定する）。すなわち、ドライブトランジスタとスイ
ッチを多くして、もっと多段階に時定数を調節できる。
あるいは、ドライブトランジスタに直列に抵抗手段を挿
入してもスイングスピードを変化させられる。

【００５２】

【発明の効果】以上のように本発明は、シェアードセン
スアンプ方式ＤＲＡＭにおいて、製造工程短縮、チップ
面積縮小を行い。しかもダミーワードの効果を充分に上
げることができる。効果の実例を挙げると、工程は約十
数工程の短縮され、これによる製造日程は１日短くな
る。また、ダミーワード・ダミーセルは、０．５μｍ配
線ルールの１６ＭＤＲＡＭでは約１ｍｍ²の面積を占め
る。これは全体のおよそ１％にしかすぎない。

【００５３】更に本発明はシェアードセンスアンプ方式
ＤＲＡＭにおいて、ダミーワードの効果量（△ＶｄＷの
値）を調節することが可能である。この値は、Ｖｒ＝ｈ
ｉｇｈとＶＣＣ下側の動作限界のトレードオフで決める
ことになる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】第１実施例及び従来例の主要電圧波形を示す波
形図である。

【図３】ダミーセルの効果を説明するグラフである。

【図４】ダミーセルのしきい値の大小の効果を示すグラ
フである。

【図５】第２実施例を示す回路図である。

【図６】従来例を示す回路図である。

【図７】本発明の第３実施例を示す回路図である。

【図８】第３実施例の動作を示す波形図である。

【図９】ダミーワード線の変化速度とその効果を示すグ
ラフである。

【図１０】ダミーワード線を変化させたときのビット線
とセンスアンプの電圧変化を示すグラフである。

【図１１】本発明の第４実施例を示す回路図である。

【符号の説明】

Ｑ１〜Ｑ３，Ｑ６〜Ｑ１２Ｎチャンネル型ＭＯＳＦＥ
ＴＱ４，Ｑ５Ｐチャンネル型ＭＯＳＦＥＴＱｄｗ０，Ｑｄｗ１ダミーセルＣｓメモリセル容量Ｃｄビット線の配線容量Ｃｓａセンスアンプ部の寄生容量ＷＬＰ，ＷＬＮワード線ＤＴＰ，ＤＮＰ，ＤＴＭ，ＤＮＭビット線対ＤＷ０，ＤＷ１ダミーワード線ＳＤＴ０，ＳＤＮ０センスアンプ線ＹＳＷＹスイッチ選択線ＩＯＴ，ＩＯＮデータバスＲ抵抗手段ＳＡ１１，ＳＡ７００シェアードセンスアンプ７００ダミーワードドライバーＳＷ１〜ＳＷ４スイッチ７０１変化速度制御手段

Claims

(57)【特許請求の範囲】

【請求項１】第１メモリセルの接続された第１ビット
線対と、第２メモリセルの接続された第２ビット線対
と、第１ビット線対と第２ビット線対が選択時にセンス
アンプ線を介して接続されるシェアード型センスアンプ
と、第１ビット線対とシェアード型センスアンプとの間
に介在する第１トランスファーゲートと、第２ビット線
対とシェアード型センスアンプとの間に介在する第２ト
ラレスファーゲートと、ダミーワード線で活性化される
ダミーセルとを備えた半導体メモリ装置において、上記
ダミーセルはシェアード型センスアンプの１対の入力ノ
ードにそれぞれ設けられたエンハンスメント型トランジ
スタで構成され、各エンハンスメント型トランジスタの
ソース及びドレインは対応する入力ノードに接続され、
エンハンスメント型トランジスタのケートは１対のダミ
ーワード線で選択的に制御され、上記センスアンプ線は
上記エンハンスメント型トランジスタのソース及びドレ
インに共通して接続され、上記センスアンプ線と上記第
１ビット線対の間及び上記センスアンプ線と上記第２ビ
ット線対との間にデータの授受に影響しない抵抗成分を
介在させたことを特徴とする半導体メモリ装置。
【請求項２】第１メモリセルの接続された第１ビット
線対と、第２メモリセルの接続された第２ビット線対
と、第１ビット線対と第２ビット線対が選択時にセンス
アンプ線を介して接続されるシェアード型センスアンプ
と、第１ビット線対とシェアード型センスアンプとの間
に介在する第１トランスファーゲートと、第２ビット線
対とシェアード型センスアンプとの間に介在する第２ト
ランスファーゲートと、ダミーワード線で活性化される
ダミーセルとを備えた半導体メモリ装置において、上記
ダミーセルはシェアード型センスアンプの１対の入力ノ
ードにそれぞれ設けられたエンハンスメント型トランジ
スタで構成され、各エンハンスメント型トランジスタの
ソース及びドレインは対応する入力ノードに接続され、
上記エンハンスメント型トランジスタの各ゲートは１対
のダミーワード線を介してダミーワードドライバーに接
続されており、上記１対のダミーワード線には選択され
た一方のダミーワード線上の電位変化の速度を制御する
変化速度制御手段に接続されており、該変化速度制御手
段は選択されたメモリセルのリストア電位に応じて選択
されたダミーワード線の電位変化を切り替え手段を用い
てダミーワード線を制御するダミーワードドライバの駆
動能力を切り換えて制御し、上記センスアンプ線は上記
エンハンスメント型トランジスタのソース及びドレイン
に共通して接続され、上記センスアンプ線と上記第１ビ
ット線対の間及び上記センスアンプ線と上記第２ビット
線対との間にデータの授受に影響しない抵抗成分を介在
することを特徴とする半導体メモリ装置。