JPH0765573A - Dramセル - Google Patents
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- JPH0765573A JPH0765573A JP5162615A JP16261593A JPH0765573A JP H0765573 A JPH0765573 A JP H0765573A JP 5162615 A JP5162615 A JP 5162615A JP 16261593 A JP16261593 A JP 16261593A JP H0765573 A JPH0765573 A JP H0765573A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルにチャージポンプ用キャパシタを
結合することにより記憶電圧を増大させる。 【構成】 メモリセルにチャージポンプ用キャパシタC
p を接続し、このキャパシタCp を一時的に充電した電
圧によりノードNc の電圧を押し下げ、MOS型トラン
ジスタTx のしきい値電圧VPTよりも小さいノードNc
の電圧を取得する。
結合することにより記憶電圧を増大させる。 【構成】 メモリセルにチャージポンプ用キャパシタC
p を接続し、このキャパシタCp を一時的に充電した電
圧によりノードNc の電圧を押し下げ、MOS型トラン
ジスタTx のしきい値電圧VPTよりも小さいノードNc
の電圧を取得する。
Description
【0001】
【産業上の利用分野】本発明は、MOS構造のDRAM
セルに関し、さらに詳細に言えば、メモリセルの記憶電
圧を増大させるチャージポンプ機能を有するDRAMセ
ルに関する。
セルに関し、さらに詳細に言えば、メモリセルの記憶電
圧を増大させるチャージポンプ機能を有するDRAMセ
ルに関する。
【0002】
【従来の技術】従来、DRAM(ダイナミックランダム
アクセスメモリ)ではNMOSまたはPMOSの電荷転
送ゲートを通じてセルキャパシタへの書込みを行う。従
ってセルトランジスタのゲートが電源(VDD)とグラン
ド(GND)間で駆動されると、しきい値電圧損のた
め、NMOSでは高レベル例えば“1”がVDD−VTN、
またPMOSでは低レベル例えば“0”が|VTP|とな
り、ともにVDD−GNDのフルレイル(FULL RA
IL)の書込みができない。ここでVTN,VTPはNMO
S,PMOSのしきい値電圧である。フルレイルの書込
みは通常ワード線ブーストにより可能である。すなわ
ち、NMOSのセルトランジスタではゲート電圧を(V
DD+VTN)以上の電圧に、またPMOSでは(GND−
VTP)以下の電圧に駆動することにより可能であり、N
MOSでは通常このワード線ブースト方式が広く用いら
れている。
アクセスメモリ)ではNMOSまたはPMOSの電荷転
送ゲートを通じてセルキャパシタへの書込みを行う。従
ってセルトランジスタのゲートが電源(VDD)とグラン
ド(GND)間で駆動されると、しきい値電圧損のた
め、NMOSでは高レベル例えば“1”がVDD−VTN、
またPMOSでは低レベル例えば“0”が|VTP|とな
り、ともにVDD−GNDのフルレイル(FULL RA
IL)の書込みができない。ここでVTN,VTPはNMO
S,PMOSのしきい値電圧である。フルレイルの書込
みは通常ワード線ブーストにより可能である。すなわ
ち、NMOSのセルトランジスタではゲート電圧を(V
DD+VTN)以上の電圧に、またPMOSでは(GND−
VTP)以下の電圧に駆動することにより可能であり、N
MOSでは通常このワード線ブースト方式が広く用いら
れている。
【0003】米国特許第4,678,941号(特開昭
61−246994号公報)は、PMOSセルトランジ
スタのしきい値電圧損を補償するため、ワード線を負に
ブーストするワード線クロック回路を示している。しか
しながら、ワード線電圧をGNDよりも低い電圧にブー
ストした場合は、ワード線ドライバにNMOSトランジ
スタを使用すると、基板−デバイス領域間の接合が順バ
イアスされ、ラッチアップが生じる可能性がある。した
がって、基本的には、ラッチアップが生じないようにわ
ずかしかブーストできない。ブーストを大きくするため
には、ラッチアップ防止のための特別の配慮が必要にな
る。ラッチアップの問題はワード線ドライバとしてPM
OSを使えば解消できるが、PMOSは低電圧での駆動
能力が低く、高速アクセスができないため、好ましくな
い。
61−246994号公報)は、PMOSセルトランジ
スタのしきい値電圧損を補償するため、ワード線を負に
ブーストするワード線クロック回路を示している。しか
しながら、ワード線電圧をGNDよりも低い電圧にブー
ストした場合は、ワード線ドライバにNMOSトランジ
スタを使用すると、基板−デバイス領域間の接合が順バ
イアスされ、ラッチアップが生じる可能性がある。した
がって、基本的には、ラッチアップが生じないようにわ
ずかしかブーストできない。ブーストを大きくするため
には、ラッチアップ防止のための特別の配慮が必要にな
る。ラッチアップの問題はワード線ドライバとしてPM
OSを使えば解消できるが、PMOSは低電圧での駆動
能力が低く、高速アクセスができないため、好ましくな
い。
【0004】特開昭57−18081号公報はセルキャ
パシタの電極電位を制御することによって、セルキャパ
シタに記憶される信号電荷量を増やすようにしたDRA
Mを示している。セルキャパシタは、セルトランジスタ
の拡散領域と、この拡散領域上に絶縁層を介して設けら
れたプレート電極とによって形成されている。書込み時
にプレート電極の電位を制御することによって、フルレ
イル以上の電圧をメモリセルに書込むようにしている。
しかし、トレンチキャパシタを用いるDRAMでは、基
板が上記のプレート電極に対応するキャパシタ電極とし
て用いられる。基板は、MOSトランジスタのしきい値
電圧を一定に保ち動作を安定化するため、通常基準電圧
に接続される。したがって、トレンチキャパシタを用い
るDRAMでは、上記特許の方法は使用できない。
パシタの電極電位を制御することによって、セルキャパ
シタに記憶される信号電荷量を増やすようにしたDRA
Mを示している。セルキャパシタは、セルトランジスタ
の拡散領域と、この拡散領域上に絶縁層を介して設けら
れたプレート電極とによって形成されている。書込み時
にプレート電極の電位を制御することによって、フルレ
イル以上の電圧をメモリセルに書込むようにしている。
しかし、トレンチキャパシタを用いるDRAMでは、基
板が上記のプレート電極に対応するキャパシタ電極とし
て用いられる。基板は、MOSトランジスタのしきい値
電圧を一定に保ち動作を安定化するため、通常基準電圧
に接続される。したがって、トレンチキャパシタを用い
るDRAMでは、上記特許の方法は使用できない。
【0005】
【発明が解決しようとする課題】したがって本発明の目
的は、ワード線ブーストを用いることなく、セルトラン
ジスタのしきい値電圧損による記憶電圧の低下を補償す
ることができるDRAMセルを提供することである。
的は、ワード線ブーストを用いることなく、セルトラン
ジスタのしきい値電圧損による記憶電圧の低下を補償す
ることができるDRAMセルを提供することである。
【0006】
【課題を解決するための手段】本発明のメモリセルは、
直列に接続されたMOSトランジスタとセルキャパシタ
との共通接続点に接続されたチャージポンプ用のキャパ
シタを有する。チャージポンプ用キャパシタの他端は制
御線に接続され、書込み時に駆動されてセルキャパシタ
の記憶電圧をブーストする。セルトランジスタがPMO
Sの場合、制御線は正電圧パルスによって駆動され、低
レベルの記憶電圧を負方向にブーストする。
直列に接続されたMOSトランジスタとセルキャパシタ
との共通接続点に接続されたチャージポンプ用のキャパ
シタを有する。チャージポンプ用キャパシタの他端は制
御線に接続され、書込み時に駆動されてセルキャパシタ
の記憶電圧をブーストする。セルトランジスタがPMO
Sの場合、制御線は正電圧パルスによって駆動され、低
レベルの記憶電圧を負方向にブーストする。
【0007】チャージポンプ用キャパシタは、トレンチ
キャパシタと位置的に重なるように設けられる。したが
って本発明は、通常のトレンチキャパシタ型DRAMの
集積密度をほとんど損なうことなく組込むことができ
る。
キャパシタと位置的に重なるように設けられる。したが
って本発明は、通常のトレンチキャパシタ型DRAMの
集積密度をほとんど損なうことなく組込むことができ
る。
【0008】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0009】図1に本発明実施例の回路構成を示す。図
1において、通常の1トランジスタDRAMセルにチャ
ージポンプ用キャパシタCp とそれを駆動するチャージ
ポンプ制御線UPが追加されている。WLは通常のDR
AMのワード線、BLT,BLCはビット線ペア、Cc
がセルキャパシタ、Tx がPMOSの電荷転送セルトラ
ンジスタである。また、SPおよびSNで駆動される2
ペアのクロクカップルのインバータはセンスアンプであ
る。
1において、通常の1トランジスタDRAMセルにチャ
ージポンプ用キャパシタCp とそれを駆動するチャージ
ポンプ制御線UPが追加されている。WLは通常のDR
AMのワード線、BLT,BLCはビット線ペア、Cc
がセルキャパシタ、Tx がPMOSの電荷転送セルトラ
ンジスタである。また、SPおよびSNで駆動される2
ペアのクロクカップルのインバータはセンスアンプであ
る。
【0010】図2は、ビット“0”(低レベル)を記憶
しているメモリセルを読出し、読出したビット“0”を
再び書込む場合の動作例を示したタイミングチャートで
ある。ワード線WL、センスアンプ活性化信号SP,S
Nおよびビット線ペアBLT,BLCの動作は従来と同
じであり、従来と異なる点は、書込み時に制御線UPを
パルス駆動する点である。
しているメモリセルを読出し、読出したビット“0”を
再び書込む場合の動作例を示したタイミングチャートで
ある。ワード線WL、センスアンプ活性化信号SP,S
Nおよびビット線ペアBLT,BLCの動作は従来と同
じであり、従来と異なる点は、書込み時に制御線UPを
パルス駆動する点である。
【0011】スタンバイではSP/SN,BLT/BL
Cは1/2VDDか2/3VDDのようなプリチャージ電圧
にあり、WLはVDD、UPはグランド(以下、GNDと
示す)になっている。アクセスが始まると、ワード線W
LはGNDに下がり、セルトランジスタTx がオンにな
ってビット線ペアBLTおよびBLCの間に読出し信号
が出てくる。十分な読出し信号が生じた時にSNをGN
D、SPをVDDにすることによってセンスアンプが活性
化され、ビット線ペアBLT/BLCをVDDとGNDに
駆動する。ここまでは通常の1トランジスタDRAMの
読出し動作に相当する。
Cは1/2VDDか2/3VDDのようなプリチャージ電圧
にあり、WLはVDD、UPはグランド(以下、GNDと
示す)になっている。アクセスが始まると、ワード線W
LはGNDに下がり、セルトランジスタTx がオンにな
ってビット線ペアBLTおよびBLCの間に読出し信号
が出てくる。十分な読出し信号が生じた時にSNをGN
D、SPをVDDにすることによってセンスアンプが活性
化され、ビット線ペアBLT/BLCをVDDとGNDに
駆動する。ここまでは通常の1トランジスタDRAMの
読出し動作に相当する。
【0012】制御線UPは最初GNDレベルにあり、セ
ルキャパシタCc は基準電圧GNDに接続されている。
したがって、この状態では、セルキャパシタCc および
チャージポンプ用キャパシタCp はノードNc とGND
の間に並列に接続されている。センスアンプが活性化さ
れ、BLTがVDD、BLCがGNDになると、キャパシ
タCc およびCp は|VTP|(1.2V程度)に充電さ
れる。ノードNc はVTPの電圧にある。次に、制御線U
Pが電圧レベルVDDの正パルスで駆動されると、キャパ
シタCp には、(VDD−|VTP|)Cp の電荷が充電さ
れる。WL,SP/SN,BLT/BLCのレベルが変
化しないうちに制御線UPがGNDに下がると、ノード
Nc はキャパシタCp の電荷によって負方向に引張られ
る。このときセルトランジスタTx はオフであり、キャ
パシタCc ,Cp の電荷が抜ける導電路がないので、ノ
ードNc は|VTP|よりも低い電圧になる。その後、図
2にようにWLをVDDにすると、Cc ,Cp には、|V
TP|よりも低い電圧が書込まれたことになる。
ルキャパシタCc は基準電圧GNDに接続されている。
したがって、この状態では、セルキャパシタCc および
チャージポンプ用キャパシタCp はノードNc とGND
の間に並列に接続されている。センスアンプが活性化さ
れ、BLTがVDD、BLCがGNDになると、キャパシ
タCc およびCp は|VTP|(1.2V程度)に充電さ
れる。ノードNc はVTPの電圧にある。次に、制御線U
Pが電圧レベルVDDの正パルスで駆動されると、キャパ
シタCp には、(VDD−|VTP|)Cp の電荷が充電さ
れる。WL,SP/SN,BLT/BLCのレベルが変
化しないうちに制御線UPがGNDに下がると、ノード
Nc はキャパシタCp の電荷によって負方向に引張られ
る。このときセルトランジスタTx はオフであり、キャ
パシタCc ,Cp の電荷が抜ける導電路がないので、ノ
ードNc は|VTP|よりも低い電圧になる。その後、図
2にようにWLをVDDにすると、Cc ,Cp には、|V
TP|よりも低い電圧が書込まれたことになる。
【0013】このように、PMOS転送トランジスタを
用いた場合、従来はビット“0”に対して、VTPの電圧
しか書込むことができないが、チャージポンプを用いる
本発明によれば、VTPよりも低い電圧を書込むことがで
き、したがって、読出し信号を大きくすることができ
る。
用いた場合、従来はビット“0”に対して、VTPの電圧
しか書込むことができないが、チャージポンプを用いる
本発明によれば、VTPよりも低い電圧を書込むことがで
き、したがって、読出し信号を大きくすることができ
る。
【0014】制御線UPはビット“1”の書込み動作に
影響を与えない。ビット“1”の場合、BLCおよびB
LTは、活性化されたセンスアンプにより、それぞれV
DD,GNDにセットされる。WLがGNDの時、セルト
ランジスタTx はオンである。制御線UPがパルス駆動
され、ノードNc はセルトランジスタTx を介してBL
Cに結合され、センスアンプによりVDDにクランプされ
る。したがって、ビット“1”に対しては、チャージポ
ンプパルスUPに関係なく、VDDの電圧が書込まれる。
影響を与えない。ビット“1”の場合、BLCおよびB
LTは、活性化されたセンスアンプにより、それぞれV
DD,GNDにセットされる。WLがGNDの時、セルト
ランジスタTx はオンである。制御線UPがパルス駆動
され、ノードNc はセルトランジスタTx を介してBL
Cに結合され、センスアンプによりVDDにクランプされ
る。したがって、ビット“1”に対しては、チャージポ
ンプパルスUPに関係なく、VDDの電圧が書込まれる。
【0015】図3および図4は、本発明を用いたDRA
Mセルの集積回路構造を例示している。メモリセルはト
レンチキャパシタ8を有する。このセルは、米国特許第
4,688,063号(特公平4−44428号公報)
に示されているSPT(Substrate Plat
e Trench)セル構造を有する。セルキャパシタ
として働くトレンチキャパシタ8は、シリコン基板1
0,トレンチ内壁に形成された絶縁層12およびトレン
チを充填するポリシリコンのようなトレンチ導体14に
よって形成される。基板10は基準電圧GNDに接続さ
れている。基板10のP- エピタキシャル層にはN型ウ
ェル16が形成され、ウェル16にPMOSセルトラン
ジスタTx が形成されている。トランジスタTx のドレ
イン領域18はビット線BLに接続され、ワース領域2
0はドープポリシリコンのような接続体21によってト
レンチ導体14に連結されている。ポリシリコンゲート
電極22はワード線WLとして働く。ワード線はビット
線と直交する方向に延びている。
Mセルの集積回路構造を例示している。メモリセルはト
レンチキャパシタ8を有する。このセルは、米国特許第
4,688,063号(特公平4−44428号公報)
に示されているSPT(Substrate Plat
e Trench)セル構造を有する。セルキャパシタ
として働くトレンチキャパシタ8は、シリコン基板1
0,トレンチ内壁に形成された絶縁層12およびトレン
チを充填するポリシリコンのようなトレンチ導体14に
よって形成される。基板10は基準電圧GNDに接続さ
れている。基板10のP- エピタキシャル層にはN型ウ
ェル16が形成され、ウェル16にPMOSセルトラン
ジスタTx が形成されている。トランジスタTx のドレ
イン領域18はビット線BLに接続され、ワース領域2
0はドープポリシリコンのような接続体21によってト
レンチ導体14に連結されている。ポリシリコンゲート
電極22はワード線WLとして働く。ワード線はビット
線と直交する方向に延びている。
【0016】ワード線22上には、チャージポンプ制御
線UPとして働く導線24が設けられている。導線24
はワード線に沿って延び、また、トレンチ導体14と少
なくとも部分的に重なるように横方向に張り出した部分
25を有する。導体部分25は絶縁層23によってトレ
ンチ導体14および接続体21から分離され、チャージ
ポンプ用キャパシタCp を形成する。導線24は、導体
部分25がトレンチの中に延び、トレンチの中でトレン
チ導体14と共にキャパシタCp を形成するように設け
ることもでき、この場合は、Cp の値を大きくすること
ができる。
線UPとして働く導線24が設けられている。導線24
はワード線に沿って延び、また、トレンチ導体14と少
なくとも部分的に重なるように横方向に張り出した部分
25を有する。導体部分25は絶縁層23によってトレ
ンチ導体14および接続体21から分離され、チャージ
ポンプ用キャパシタCp を形成する。導線24は、導体
部分25がトレンチの中に延び、トレンチの中でトレン
チ導体14と共にキャパシタCp を形成するように設け
ることもでき、この場合は、Cp の値を大きくすること
ができる。
【0017】次に、本発明のチャージポンプを用いた場
合、図1のノードNc がどの程度の電圧になるかを示
す。制御線UPがVDDになった時にはキャパシタCp と
キャパシタCc にはそれぞれ次の式で与えられる電荷が
入っている。
合、図1のノードNc がどの程度の電圧になるかを示
す。制御線UPがVDDになった時にはキャパシタCp と
キャパシタCc にはそれぞれ次の式で与えられる電荷が
入っている。
【0018】Qp=(VDD−|VTP| ) Cp Qc=|VTP| Cc 次に、VDDにある制御UPをGNDにすると、その時の
ノードNc の電圧をVW とすれば、(VDD−|VTP|)
Cp −Cp Vw の電荷がCc から抜かれることになり、
次の式が成り立つ。
ノードNc の電圧をVW とすれば、(VDD−|VTP|)
Cp −Cp Vw の電荷がCc から抜かれることになり、
次の式が成り立つ。
【0019】VTPCc −{(VDD −|VTP|)Cp−CpVw} =Cc
Vw したがって、制御UPがGNDに戻った時のビット
“0”の書込み電圧Vw は、 Vw={|VPT|Cc−(VDD−|VTP|)Cp}/(Cp +Cc) で与えられる。
Vw したがって、制御UPがGNDに戻った時のビット
“0”の書込み電圧Vw は、 Vw={|VPT|Cc−(VDD−|VTP|)Cp}/(Cp +Cc) で与えられる。
【0020】例として、Cc =70fF,Cp =17f
F,VDD=3V,|VTP|=1.2VとすればVw は
0.61Vとなり、Cp がない時の1.2Vより低く書
ける。またこの式は、Cp ,Cc の大きさ、VDDの大き
さを選ぶことにより様々な値にできることを示してい
る。もし、Vw =GND、つまりビット“0”を0Vに
したければ、上の式からCp =0.67Cc となり、C
p をセルキャパシタンスCc の67%程度にすれば良
い。もしCp をあまり大きくできない場合は、VDDを大
きくすれば良い。たとえばVDDを5VにするとCp =
0.3Cc でVw は0Vになる。
F,VDD=3V,|VTP|=1.2VとすればVw は
0.61Vとなり、Cp がない時の1.2Vより低く書
ける。またこの式は、Cp ,Cc の大きさ、VDDの大き
さを選ぶことにより様々な値にできることを示してい
る。もし、Vw =GND、つまりビット“0”を0Vに
したければ、上の式からCp =0.67Cc となり、C
p をセルキャパシタンスCc の67%程度にすれば良
い。もしCp をあまり大きくできない場合は、VDDを大
きくすれば良い。たとえばVDDを5VにするとCp =
0.3Cc でVw は0Vになる。
【0021】図5〜図7は、ASTAPシミュレーショ
ンによる動作例を示している。これらの図は、ビット
“1”(高レベル)を記憶しているメモリセルにビット
“0”(低レベル)を書込み、次にビット“0”を読出
し、読出したビット“0”を再び書込む(リフレッシ
ュ)する動作を示している。図5は従来の動作を示し、
図6および図7は本発明によるチャージポンプを用いた
場合を示している。図6および図7は、UPパルスを用
いセル電圧が異なることを除けば、図5の従来動作と基
本的に同じである。図6では3.6VのUPパルスが用
いられ、図7では55.5VのUPパルスが用いられて
いる。
ンによる動作例を示している。これらの図は、ビット
“1”(高レベル)を記憶しているメモリセルにビット
“0”(低レベル)を書込み、次にビット“0”を読出
し、読出したビット“0”を再び書込む(リフレッシ
ュ)する動作を示している。図5は従来の動作を示し、
図6および図7は本発明によるチャージポンプを用いた
場合を示している。図6および図7は、UPパルスを用
いセル電圧が異なることを除けば、図5の従来動作と基
本的に同じである。図6では3.6VのUPパルスが用
いられ、図7では55.5VのUPパルスが用いられて
いる。
【0022】図5の従来動作では、ビット“0”のセル
電圧は1.2Vであり、読出し信号Vr は125mVで
ある。図6は17fFのCp を付加し、3.6VのUP
パルスを用いた場合であり、ビット“0”のセル電圧は
0.7Vになり、読出し信号Vr は184mVで約50
%増加している。図7は同じくCp =17fFで、5.
5VのUPパルスを用いた場合を示している。ビット
“0”のセル電圧はほぼ0Vであり、読出し信号Vr は
230mVに増加している。
電圧は1.2Vであり、読出し信号Vr は125mVで
ある。図6は17fFのCp を付加し、3.6VのUP
パルスを用いた場合であり、ビット“0”のセル電圧は
0.7Vになり、読出し信号Vr は184mVで約50
%増加している。図7は同じくCp =17fFで、5.
5VのUPパルスを用いた場合を示している。ビット
“0”のセル電圧はほぼ0Vであり、読出し信号Vr は
230mVに増加している。
【0023】以上、PMOSセルトランジスタを用いる
メモリについて例示したが、本発明はNMOSセルトラ
ンジスタを用いるメモリにも適用できる。この場合は、
ワード線信号の極性が反転し、チャージポンプキャパシ
タCp は制御線UPにより高レベルから低レベルにパル
ス駆動される。
メモリについて例示したが、本発明はNMOSセルトラ
ンジスタを用いるメモリにも適用できる。この場合は、
ワード線信号の極性が反転し、チャージポンプキャパシ
タCp は制御線UPにより高レベルから低レベルにパル
ス駆動される。
【0024】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【0025】(1)ワード線ブーストを用いることな
く、記憶電圧を増大し、読出し信号を大きくすることが
できる。
く、記憶電圧を増大し、読出し信号を大きくすることが
できる。
【0026】(2)チャージポンプキャパシタCp はト
レンチキャパシタの領域に形成できるため、トレンチ型
DRAMの集積密度をほとんど損なうことなく、本発明
をトレンチ型DRAMに組込むことができる。
レンチキャパシタの領域に形成できるため、トレンチ型
DRAMの集積密度をほとんど損なうことなく、本発明
をトレンチ型DRAMに組込むことができる。
【0027】(3)ビット“0”の書込み電圧を0V以
下にすることも可能であるから、換言すれば、ビット線
電圧スイングの範囲を超えた電圧を書込むことが可能で
あるから、ビット線電圧スイング、したがって電源電圧
を小さくして消費電力を小さくすることが可能である。
下にすることも可能であるから、換言すれば、ビット線
電圧スイングの範囲を超えた電圧を書込むことが可能で
あるから、ビット線電圧スイング、したがって電源電圧
を小さくして消費電力を小さくすることが可能である。
【図1】本発明実施例の回路構成を示す回路図である。
【図2】図1の動作を示すタイミングチャートである。
【図3】本発明実施例の構造を示す平面図である。
【図4】図3の線A−Aの断面図である。
【図5】従来例の信号波形を示す波形図である。
【図6】本発明実施例の信号波形を示す波形図である。
【図7】本発明実施例の信号波形を示す波形図である。
VDD 電源電圧 WL ワード線 BLT,BLC ビット線 GND グランド Cc セルキャパシタ Cp チャージポンプキャパシタ UP チャージポンプ制御線
Claims (8)
- 【請求項1】 直列に接続されたMOS型転送トランジ
スタおよびセルキャパシタにより構成されるメモリセル
において、 前記トランジスタと前記セルキャパシタとの共通接続点
に接続されたチャージポンプ用キャパシタを有すること
を特徴とするDRAMセル。 - 【請求項2】 請求項1において、前記トランジスタが
PMOSトランジスタであることを特徴とするDRAM
セル。 - 【請求項3】 請求項1において、前記セルキャパシタ
の他端が所定の基準電位に接続されていることを特徴と
するDRAMセル。 - 【請求項4】 請求項2において、前記チャージポンプ
用キャパシタの他端が、書込み時に高レベルに駆動され
る制御線に接続されていることを特徴とするDRAMセ
ル。 - 【請求項5】 半導体基板に形成された、ソース領域、
ドレイン領域およびゲート電極を有するMOS型トラン
ジスタと、前記基板に形成されたトレンチキャパシタと
を有し、前記トレンチキャパシタの一方の電極が前記基
板によって与えられ、他方の電極が前記トレンチを充填
しかつ前記ソース領域に接続されたトレンチ導体によっ
て与えられるDRAMセルにおいて、 前記トレンチ導体上に形成された絶縁層と、 前記トレンチ導体と少なくとも部分的に重なるように前
記絶縁層上に形成された導体層とを有し、前記トレンチ
導体、絶縁層および導体層がチャージポンプ用キャパシ
タを形成することを特徴とするDRAMセル。 - 【請求項6】 請求項5において、前記MOS型トラン
ジスタがPMOSトランジスタであることを特徴とする
DRAMセル。 - 【請求項7】 請求項5において、前記基板が所定の基
準電位に接続されていることを特徴とするDRAMセ
ル。 - 【請求項8】 請求項6において、前記導体層が、書込
み時に前記導体層を高レベルに駆動される制御線に接続
されていることを特徴とするDRAMセル。
Priority Applications (3)
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EP94303691A EP0632462A3 (en) | 1993-06-30 | 1994-05-24 | DRAM cell. |
US08/266,904 US5504702A (en) | 1993-06-30 | 1994-06-27 | Dram cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5162615A JP2731701B2 (ja) | 1993-06-30 | 1993-06-30 | Dramセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0765573A true JPH0765573A (ja) | 1995-03-10 |
JP2731701B2 JP2731701B2 (ja) | 1998-03-25 |
Family
ID=15757973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5162615A Expired - Lifetime JP2731701B2 (ja) | 1993-06-30 | 1993-06-30 | Dramセル |
Country Status (3)
Country | Link |
---|---|
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EP (1) | EP0632462A3 (ja) |
JP (1) | JP2731701B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100776606B1 (ko) * | 2001-03-29 | 2007-11-16 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 |
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1993
- 1993-06-30 JP JP5162615A patent/JP2731701B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-24 EP EP94303691A patent/EP0632462A3/en not_active Withdrawn
- 1994-06-27 US US08/266,904 patent/US5504702A/en not_active Expired - Fee Related
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US5504702A (en) | 1996-04-02 |
EP0632462A2 (en) | 1995-01-04 |
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