JPS60185293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野　゛ 本発明は、半導体記憶装置特に、セル対向電極のうちセ
ル・トランジスタとは反対側の電極電圧を電源電圧の中
間電圧にした１トランジスタ１キヤパシタ型のダイナミ
ックメモリに関する。

従来技術と問題点 ダイナミックメモリのメモリセルは第１図に示すように
トランスファゲートとなるＭＯＳ）ランジスタＱとデー
タ記憶部となるＭＯＳキャパシタＣからなるのが普通で
ある。キャパシタＣは半導体基板表面の絶縁膜を誘電体
、該絶縁膜下の半導体基板が一方の電極、該絶縁膜上の
メタル又は多結晶シリコン膜が他方の電極（対向電極ｃ
ｐという）となって構成される。対向電極ＣＰには正電
圧を印加し、該電極ＣＰの下部のＰ型半導体基板の表面
部をｎ反転させて、該ｎ反転領域を上記一方の電極Ｐと
して用いる例が多い。正電圧はメモリチップの電＃Ｖｃ
ｃからとる。

半導体メモリは益々高集積化されているが、集積度が高
められる程セルサイズは微小になり、つれて前記絶縁膜
の厚みは薄くなる。前記一方の電極Ｐは書込みデータが
“１″か０”かに従っては一゛０かＶｃｃとなるが、対
向電極ＣＰにＶｃｃを印加する方式では絶縁膜に０また
はＶｃｃが加わり、絶縁膜が薄いと強い電界が該絶縁膜
に作用することになって、長期間使用すると該絶縁膜が
絶縁不良になる恐れがある。

そこで対向電極ＣＰに、通常は５■である電源Ｖｃｃの
中間電圧例えば２．５ｖを印加することが考えられてい
る。このようにすれば一方の電極はＯＶまたは５Ｖであ
るから、絶縁膜に加わる電圧はいずれの場合も２．５Ｖ
となり、Ｖｃｃを加える場合の半分になる。中間電位を
得るに簡単な方法は抵抗分圧回路を用いる方法であり、
第２図にその例を示す。Ｒ１，Ｒ２はその分圧用の抵抗
で電源ＶｃｃとＶｓｓ（グランド）間に接続され、その
直列接続点Ｎから中間電圧Ｖを出力する。Ｒ１＝Ｒ２な
らＶ　＝　Ｖ　ｃｃ／　２である。

中間電位Ｖを出力するこの抵抗分圧回路は電源Ｖ　ｃｃ
、Ｖ　ｓｓ間に固定的に接続されているので常時消費電
力があり、これを僅少にすべく抵抗Ｒ１゜Ｒ２は数１０
ＯＫΩなどの高抵抗にされる。しかし高抵抗であると、
電位■を供給される負荷即ち前記対向電極が持つ静電容
量くこれは全セルに共通なので大きな値を持つ）と大き
なＣＲ時定数を作り、電源Ｖｃｃが変動したときまたは
電源を投入したとき電位■がそれに追従するのが遅（な
る。

Ｖ＝Ｖｃｃ／２としてＶｃｃが変っても■がそれに追従
しないと前記絶縁膜に加わる電圧はＶ　ｃｃ／　２では
なく、それより大になるものが生じる。これでは中間電
位採用による絶縁劣化防止効果か減殺されてしまう。

そこで抵抗Ｒ１，Ｒ２をトランジスタに置き換え、これ
をオンオフ制御することにより連応性のある中間電圧発
生回路を先に開発した。第３図はその概要を示し、Ｑ　
Ｉ−Ｑ　ａは中間電位■を出力する分圧回路を構成する
ＭＯＳ）ランジスタであり、Ａ　Ｉ、　Ａ　２はこれら
のＭＯ３＋−ランジスタのゲート制御電圧を供給する増
幅回路である。増幅回路Ａ１．Ａ２はフリップフロップ
回路であってＱｌｌ　、Ｑｌ２及びＱｌ６．Ｑ’１７は
そのドライバＭＯＳトランジスタ、ＱＩＯ、Ｑｌ５は該
フリップフロップ回路を動作または非動作状態にするＭ
ＯＳ）ランジスタ、Ｑｌ３．Ｑｌ４及びＱｌ８゜Ｑｌ９
はトランスファゲートとなるＭＯ３Ｉ−ランジスタであ
る。Ｒ３−Ｒ５は電源Ｖｃｃ、Ｖｓｓ間に接続された分
圧用の抵抗で、その直列接続点から中間電位Ｖ１及びＶ
２を出力する。勿論ＶＣＣ＞Ｖｌ＞Ｖ２＞ＶＳＳであり
、そしてＶｌ、Ｖ２はＶｃｃが正常゛なとき所望の■に
対してＶ　＋　＞Ｖ＞Ｖ　２に選ぶ。

増幅回路Ａ＋、Ａ２はＶｌとＶ、Ｖ２とＶ　（７）　ｔ
ｒ（ハイ）、Ｌ（ロー）をチェックするもので、周期的
にクロックψ０をＨにしてトランジスタＱ１３゜Ｑｌ４
およびＱｌ８．Ｑｌ９をオンにし、Ｖｌ。

Ｖ、Ｖ２の電位関係を取り込む。正常状態ではＶｌ〉■
であるから増幅回路Ａ＋ではＱ１２オン、Ｑ　Ｉ　Ｉオ
フ、増幅回路Ａ２ではＶ２＜ＶであるからＱ！６オン、
ＱＩ７オフとなる。こ＼でクロックφ０をＨにするとト
ランジスタＱＩＯ、Ｑｌ５はオンとなり、増幅回路Ａ１
．Ａ２はアクティブとなって出力■はＨ１出力■はし、
出力■ばＬ、出力■はＨになる。これらの出力■〜■ば
図示のように！・ランジスクＱ１〜Ｑ４に加わり、この
結果Ｑ１オン、Ｑ３オフ、Ｑ２オフ、Ｑ４オンとなり、
出力端ＮはＶ　ｃｃ、Ｖ　ｓｓいずれへも接続されず、
フローティングになる。なおｔｌｒａはφ０の反転であ
るからφｏ＝Ｈのとき＠ｏ＝Ｌとなり、１ヘランジスク
Ｑ１３　、Ｑｌ４　、Ｑｌ８　、Ｑｌ９はオフである。

次にＶｃｃ及び又は■に変動があってＶｌ〉Ｖ２〉■に
なると、即ち中間電位■が相対的に下ると、増幅回路Ａ
１側は正常状態と同じであるが、増幅回路Ａ２側ではＱ
１７オン、ＱＩ６オフ、出力■がＨ１出力■がＬとなり
、分圧用トランジスタはＱｌがオン、Ｑ２かオン、Ｑ３
がオフ、Ｑ４がオフとなり、出力端ＮはＶｃｃへ接続さ
れて中間電位Ｖを引き上げる。この結果、又はこれとは
別に、ｖ＞ｖ　ｌ　＞Ｖ　２になると増幅回路Ａ２は正
常状態と同じであるが増幅回路Ａ１ではＱｌｌ　がオン
、Ｑｌ２がオフ、出力■がし、出力■がＨになる。

そこでＱ１オフ、Ｑ２オフ、Ｑ３オン、Ｑ４オンとなり
、出力端ＮはＶｓｓへ引き下げられる。

こうして本回路ではＶｌ＞Ｖ＞Ｖ２なら中間電位Ｖを非
調整、Ｖ＞Ｖｌ＞Ｖ２なら引き下げ、Ｖｌ＞　Ｖ　２　
＞　Ｖなら引き上げ、該Ｖを■１と■２の間に制御する
。トランジスタＱ、＋　”　Ｑ　４のｇｍを人にすれば
この制御は速やかに行なわれ、そしてＶが所望状態にあ
ればＱ　Ｉ−０４はいずれかがオフでこれらのトランジ
スタからなる直列接続回路ばＶｃｃからＶｓｓへ向う電
流を流さず、従って素晴電力消費はない。抵抗Ｒ３〜Ｒ
５は単に分圧するだけで、大きな容量がつくこともない
から高抵抗でよく、従って電力消費は僅少である。しか
しながら増幅回路ＡＩ、Ａ２がダイナミック回路であっ
て、クロックφ０．φ０などを必要とし、動作も安定し
にくいという問題がある。

発明の目的 それ数本発明はクロックなどは必要とせず、動作を安定
な、勿論連応性のある中間電位発生回路を提供しようと
するものである。

発明の構成 本発明は、１トランジスタ１キヤパシタ型のグイナミソ
クメモリセルの該キャパシタの対向電極のうちメモリセ
ル・トランジスタとは反対側の電極に、電源電圧の中間
の電圧を供給する中間電位発生回路を備える半導体記憶
装置において、該中間電位発生回路を、電源間に直列に
接続されて電源電圧の分割電圧を該中間電圧として出力
する複数個のトランジスタを有する駆動部と、電源電圧
の分割電圧を基準電圧として出力する基準電圧発生部と
、前記中間電圧を該基準電圧と比較してその差に従って
駆動部のトランジスタをオンオフ制御する出力を生じる
スタティックな増幅及びレヘルシフト部とで構成したこ
とを特徴とするが、次に実施例を参照しながらこれを説
明する。

発明の実施例 第４図は本発明の実施例を示し、Ｑ４５．Ｑ４６が中間
電位■を出力するＭＯＳ）ランジスタ、Ｑ２１゜Ｑ２２
・・・・・・Ｑ４４が該トランジスタＱ４５．Ｑ４６の
ゲート制御電圧を供給する増幅部、Ｒ１１，’Ｒ１２は
基準電圧Ｖｓを発生する抵抗である。増幅部は駆動部の
出力電圧Ｖが、基準電圧発生部の出力基準電圧Ｖｓに等
しくなるように制御するもので、縦続接続された複数段
の差動アンプＡｌｌ　、Ａｌ１゜・・・・・・と出力側
のインバータＩ’ｌ、１２からなる。

初段差動アンプＡｌｌ　の一方の入力はＶｓ、他方の入
力はＶであり、これらの差の正、逆出力を次段の差動ア
ンプＡＩ２に入力する。以下同様であり、最後は一対の
インバータＩｔ、Ｉ２に加わってその一対の出力がＭＯ
３Ｉ−ランジスクＱ４５゜Ｑ４６のゲートに加わる。制
御は、Ｖ＞ＶｓならトランジスタＱ４５がオフ、Ｑ４６
がオン、■〉ＶｓならトランジスタＱ４５がオン、Ｑ４
６がオフ、こうしてＶ＝Ｖｓにする、というものである
。

増幅部に多段の差動アンプを用いるのは、駆動部を制御
する電圧、Ｈレベル側はＶｃｃでトランジスタＱ４５を
充分にオンするもの、またＬレベル側はＶｓｓでトラン
ジスタＱ４６を充分にオフするものが望ましいので、差
電圧Ｖｓ−Ｖ、Ｖ−Ｖｓをこれらのレヘルまで持ってく
るためである。このレヘルシフトの目的で、差動アンプ
Ａ１１．△１２・・・・・・の共通ソース負荷トランジ
スタＱ２５　、Ｑ３０　。

・・・・・・は、Ｌ／Ｗ！Ｊ］ちゲート幅／ゲート長を
大にして大ｇｍ化する。

中間電圧Ｖは前述の対向電極ｃｐへ供給されるが、この
電圧供給系はメモリのワード線及びビット線などと交差
し、これらからの誘導電圧で常に短かい周期で変動して
いる。この変動に対しては電圧調整の必要はない。コン
デンサＣＩは該電圧調整をさせないようにするもので、
ＶをＶｓへ負帰還し短かい周期の変動には増幅部か応動
しないようにする。このコンデンサＣ１は高抵抗Ｒ１１
゜ＲＩ２と時定数を作るか、上記目的に必要な容量値は
数ｐＦ程度（時定数でサイクルタイム程度）の微少なも
のでよい（ＣＰに付く容量は数千ｐＦ）ので、該時定数
は問題にならない。

この回路では増幅部はスタティックアンプであって、ク
ロックは必要とせず、また回路も安定している。またス
タティック回路のため広い電源範囲で安定に動作する事
も特長の１つである。

第５図は本発明の他の実施例を示す。本例では第３図と
同様に中間電圧■を基準電圧■１と■２の間に収める制
御を行なう。但し、増幅部はグイナミソク回路ではなく
スタティック回路である。

この図で第３図および第４図と同じ部分には同じ符号が
付してあり、これらを対比すれば明らかなように駆動部
および基準電圧発生部は第３図と同じ、増幅部は第４図
を２組備えている。トランジスタＱ２１　、Ｑ２２　、
　・・・・・・Ｑ４４からなる回路ＡＵがその一方の１
組であり、トランジスタＱ５】。

Ｑ５２．・・・・・・Ｑ７．４からなる回路ＡＤが他方
の１組である。回路ＡＵは電圧■１と■を比較し、回路
ＡＤは電圧Ｖ２とＶを比較する。正常状態ではＶｌ＞Ｖ
＞’Ｖ２であり、このとき回路ＡＵの出力■はＨ５■は
り、■はり、■はＨとなり、トランジスタＱ４５がオン
、Ｑ７５がオフ、Ｑ　４６がオフ、Ｑ７６がオンとなり
、出力端Ｎは電源ＶｃｃへもＶｓｓへも接続されない。

出力電圧■が相対的に下ってＶ　＋　＞　Ｖ　２　＞　
Ｖとなると回路ＡＵの出力は不要であるが回路ＡＤの出
力は■がＨ１■がＬとなり、トランジスタＱ４５がオン
、Ｑ７５がオン、Ｑ４６がオフ、Ｑ７６がオフとなり、
出力端ＮはＶｃｃヘプルアンプされ、出力電圧■が上昇
する。

出力電圧■が上ってＶ＞Ｖｌ＞Ｖ２になると回路ＡＤの
出力は正常状態のときと変らないが、回路ＡＵの出力は
■がり、■が土となり、トランジスタＱ４５がオフ、Ｑ
７５がオフ、Ｑ４６がオン、Ｑ７６がオンとなり、出力
端ＮはＶｓｓヘプルダウンされる。

第６図は本発明の更に他の実施例を示す。この図は基準
電圧発生部と、増幅部の初段のみを示すが、増幅部の初
段以降および駆動部は第５図と同じである。第５図では
出力電圧ＶをＶｌ＞Ｖ＞Ｖ２になるように制御し、この
ため２つの基準電圧Ｖ＋。

■２を出力する抵抗分圧器を使用するが、第６図では第
４図と同様に１つの基準電圧Ｖｓを出力する抵抗分圧回
路を使用し、しかもｖ　、　＞ｖ＞ｖ　２になるような
制御を行なう。このため第６図では増幅部ＡＵ、ＡＤの
初段差動アンプのトランジスタＱ２３とＱ２４　、Ｑ　
５３とＱ５４にはその闇値電圧ｖｔｈに差を持たせる。

即ちトランジスタＱ２４のｖｔｈをトランジスタＱ２３
のｖｔｈより高くづ“ると、Ｖ＞Ｖｓでないとバランス
しないから基準電圧Ｖｓを高くした（Ｖ、＋にした）の
と等価である。

またトランジスタＱ５３のｖｔｈをトランジスタＧ１５
ａのｖｔｈより高くすると■くｖＳでバランスするから
基準電圧Ｖｓを低くした（Ｖ２にした）のと等価であり
、結局この第６図の回路も出力電圧ＶをＶ　＋　＞Ｖ＞
Ｖ　２にする制御を行なう。

出力電圧■をｖ１〜■２の範囲内に収める、即ちＶが該
範囲内なら制御せず、該範囲を越えると制御する方式は
、消費電力を小にする点で有９ＪＪである。

発明の詳細 な説明したように本発明では中間電位発生回路にトラン
ジスタを用い、該中間電位が所望値になるように該トラ
ンジスタを制御する回路にスタティックな増幅およびレ
ベルシフト回路を用いたので、クロックなどが不要な、
安定性のよい、連応性のある、そして低消費電力の該中
間電位出力回路を提供することができる。

【図面の簡単な説明】

第１図はグイナミソクメモリの回路図、第２図は対向電
極に印加する中間電圧を出力する回路例を示す回路図、
第３図は既提案の中間電位発生回路を示す回路図、第４
図〜第６図は本発明の実施例を示す回路図である。 図面でＣＰは対向電極、■は中間電圧、Ｑ４５゜Ｑ４６
　、Ｑ７５　、Ｑ？’６は駆動部のトランジスタ、Ｒｚ
　、ＲＩ２．　Ｒ３−Ｒ５は基準電圧発生部の分圧抵抗
、Ｑ２１　、Ｑ２２・・・・・・Ｑ４４．Ｑ５＋　。 Ｑ５２．・・・・・・Ｑ？４は増幅及びレベルシフト部
のトランジスタである。 出願人　富士通株式会社 代理人弁理士　青　柳　稔

Claims (1)

1. 【特許請求の範囲】 １トランジスタ１キヤパシタ型のダイナミックメモリセ
   ルの該キャパシタの対向電極のうちメモリセル・トラン
   ジスタとは反対側の電極に、電源電圧の中間の電圧を供
   給する中間電位発生回路を備え、 該中間電位発生回路を、電源間に直列に接続されて電源
   電圧の分割電圧を該中間電圧として出力する複数個のト
   ランジスタを有する駆動部と、電源電圧の分割電圧を基
   準電圧として出力する基準電圧発生部と、前記中間電圧
   を該基準電圧と比較してその差に従って駆動部のトラン
   ジスタをオンオフ制御する出力を生じるスタティックな
   増幅及びレベルシフト部とで構成したことを特徴とする
   ′半導体記憶装置。