JP2685469B2

JP2685469B2 - 半導体装置

Info

Publication number: JP2685469B2
Application number: JP63008372A
Authority: JP
Inventors: 真志堀口; 陵一堀; 清男伊藤; 儀延中込; 正和青木; 田中　　均
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-20
Filing date: 1988-01-20
Publication date: 1997-12-03
Anticipated expiration: 2012-12-03
Also published as: JPH01185461A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に係り、特に半導体装置の少なく
とも一部の回路で使用する内部電源電圧を発生する電圧
変換回路に関する。

〔従来の技術〕近年、半導体素子の微細化に伴う耐圧の低下が問題に
なつてきた。この問題は電源電圧を下げれば解決できる
が、これは外部インタフエースの関係で必ずしも好まし
くない。そこで、外部から印加する電源電圧は従来のま
ま（たとえばTTLコンパチブルの場合は5V）としてお
き、それよりも低い電圧（たとえば3V）の内部電源を半
導体装置内で作るという方法が提案されている。外部電
源から内部電源を発生するための電圧変換回路について
は、たとえば特願昭57−220083において論じられてい
る。第15図（ａ）に、上記特許出願において提案されて
いる回路を示す。この回路は、回路電源V_ccから内部電
源V_lを発生する回路であり、Ｒは抵抗素子、BL₀,BL₁は
上記特許出願において「基本回路」と呼ばれている回路
である。「基本回路」はAC間の電圧が所定の電圧（以下
オン電圧という）以下のときはBC間が非導通、所定の電
圧以上のときはBC間が導通するような回路である。第15
図（ｂ）は、上記特許出願に記載されている「基本回
路」の実現例である。

この回路の特性を第15図（ｃ）に示す。外部電源電圧
V_ccがV_po（V_poは基本回路BL₀のオン電圧）以下のとき
は、部BL₀,BL₁ともに非導通状態であるので出力電圧V_l
はV_ccに等しい。V_ccがV_poを越えるとBL₀が導通状態にな
るので、V_lは抵抗素子ＲとBL₀のオン抵抗R₀との比で定
まる。したがつてV_lのV_cc依存性（傾きｍ）は図に示す
ように１より小さくなる。さらにV_ccが上昇してV_cc−V_l
がV_p1（V_p1は基本回路BL₁のオン電圧）を越えると、BL₁
が導通状態になり、抵抗ＲにBL₁のオン抵抗R₁が並列に
接続される。したがつて、V_lのV_cc依存性（傾きｍ′）
はｍよりも大きくなる。

すなわち、V_lのV_cc依存性としては、点ＰおよびＰ′
においれ折れ曲つた特性が得られる。点P,P′におけるV
_ccの値は、 V₀＝V_p0 ……（１）である。また、傾きm,m′は、である。

本回路の利点は、V_cc依存性が小さい第１の電圧と、
上記第１の電圧よりV_cc依存性が大きい第２の電圧とを
発生することができることにある。その結果、以下に説
明するように、V_ccで動作する回路の電圧エージングと
同時に内部電源V_lで動作する回路（以下、内部回路と略
す）の電圧エージングが可能となる。電圧エージングと
は、半導体装置の出荷前に、電源端子に通常動作時より
も高い電圧を印加して不良となつたものを除去すること
であり、出荷後の初期不良低減に有効な手法である。内
部回路の電圧エージングを可能にするためには、通常動
作時の外部電源電圧V_ccがV₀とV₀′の間にあり、エージ
ングの時V_ccがV₀′より高くなるように、V₀,V₀′を設計
しておけばよい。こうすれば、通常動作時にはV_lのV_cc
依存性ｍが小さいので、V_ccが変動しても内部回路の動
作は安定になる。また、エージング時にはV_lのV_cc依存
性ｍ′が大きいので、通常動作時よりも十分高いV_lが内
部回路に印加され、内部回路の電圧エージングが行われ
る。この時、V_ccで動作する回路にも通常動作時よりも
十分高い電圧が印加されるので、これらの回路の電圧エ
ージングも同時に行われている。尚、電圧エージングに
関しては他に特開昭62−232155号公報に記載された発明
がある。

〔発明が解決しようとする問題点〕

上記従来技術の問題点は、前述したV_cc依存性が小さ
い第１の電圧と、上記第１の電圧よりV_cc依存性が大き
い第２の電圧とを独立に設計できないことにある。すな
わち、上記第２の電圧は、上記第１の電圧を発生する回
路の特性に左右される。その結果、内部電源の通常動作
時の電圧と電圧エージング時の電圧とを独立に設定でき
ない。たとえば第15図（ａ）の回路では、V_cc依存性が
小さい第１の電圧はBL₀によって定まり、上記第１の電
圧よりV_cc依存性が大きい第２の電圧はBL₀及びBL₁によ
って定まる。そのため、上記第１の電圧を変えるために
BL₀を変更すると上記第２の電圧も同時に変わってしま
う。上記第２の電圧のV_ccに対する特性を決めるパラメ
ータｍ′,V₀′は式（１）〜（４）より、である。これらの式から明らかなように、上記第２の電
圧のV_ccに対する特性を決めるパラメータｍ′,V₀′が、
上記第１の電圧のV_ccに対する特性を決めるパラメータ
であるm,V₀に依存する。従って、上記第１の電圧の設定
値を変更するためにBL₀の設計変更を行うと、BL₁も設計
し直さなければならない。本発明の目的は、上記第１の
電圧と、上記第２の電圧とを独立に設計できる電圧変換
回路を有する半導体装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明では、外部電源電圧
が第１の所定の電圧よりも高いとき外部電源依存性が小
さい第１の電圧を発生する第１の電圧発生回路と、上記
第１の電圧よりも外部電源依存性が大きい第２の電圧を
発生する第２の電圧発生回路と、上記第１の電圧と上記
第２の電圧とを入力して上記第１の電圧と上記第２の電
圧とのうち高い方の電圧を出力する第３の回路とを有す
る電圧変換回路を設ける。

〔作用〕

上記第１の電圧と上記第２の電圧とのうち高い方の電
圧を出力することにより、V_ccで動作する回路の電圧エ
ージングと同時に内部電源V_lで動作する内部回路の電圧
エージングが可能となる。

〔実施例〕

以下、本発明の実施例を図面により説明する。以下の
説明では、外部電源電圧V_ccは正である場合について説
明するが、V_ccが負である場合でも、トランジスタの極
性等を逆にすることによつて本発明を適用することがで
きる。

第１図（ａ）に、本発明の第１の実施例である電圧変
換回路の構成図を示す。図中、１および２は電圧発生回
路、３は選択回路である。この回路は、２個の電圧発生
回路１および２の出力V₁およびV₂の一方を選択回路３で
選択して出力電圧V_lとする。２個の電圧発生回路の出力
のうち、V₁は外部電源電圧V_ccに対する依存性が小さ
い、すなわちV_ccに対して安定化されている。それに対
してV₂はV_ccに対する依存性が比較的大きい。また選択
回路３は、半導体装置が通常動作状態にあるかテスト状
態にあるかを示す信号TEによつて制御される。通常動作
状態にあるときはV₁が、テスト状態にあるときはV₂が選
択されてV_lとなる。

この回路の特徴は、内部回路の動作の内部電源電圧依
存性をテストすることができること、および内部回路の
電圧エージングを行うことができることである。第１図
（ｂ）にこの回路の各部の電圧のV_cc依存性の一例を示
す。これは、通常動作時の外部電源電圧V_cc＝５±0.5V
（図中にａで示す）、内部電源電圧V_l＝3V,エージング
時の外部電源電圧V_cc＝8V（図中にｂで示す）、内部電
源電圧V_l＝4.8Vの場合の例である。V₁はV_cc依存性が小
さく、実質的にほとんど一定（ここでは3V、ただしV_cc
＜3VのときはV₁＝V_cc）である。一方、V₂はV_ccに従つて
単調に上昇する（ここではV₂＝0.6V_cc）。通常動作時は
V_l＝V₁であるから、内部回路には安定化された内部電源
電圧（＝3V）が印加され、内部回路の動作が安定にな
る。また、テスト状態のときは、V_l＝V₂であるから、V
_ccを変えることにより内部回路に印加される内部電源電
圧を変えることができる。従来の電圧変換回路では、常
に安定化された電圧が内部回路に印加されるため、内部
回路の動作の電源電圧依存性をテストすることが困難で
あつたが、本回路によればそれが可能になる。しかも、
通常動作時の内部電源電圧は安定化されているので、内
部電源電圧の変動に対するマージンをもつた設計が可能
である。また、本回路によつて内部回路の電圧エージン
グを行うには、テスト状態でV_ccをエージング電圧（こ
こでは8V）にすればよい。テスト状態であるから、V_l＝
V₂（＝4.8V）となつて通常動作時よりも高い内部電源電
圧が内部回路に印加される。

以上の説明から明らかなように、通常動作用電圧発生
回路１は通常動作状態での特性だけを、テスト用電圧発
生回路２はテスト状態での特性だけをそれぞれ満足すれ
ば良い。すなわち、１と２とは独立に設計できる。

なお、本実施例では２個の電圧発生回路の出力を選択
して内部電源電圧としているが、３個以上の電圧発生回
路の出力を選択するようにしてもよい。これはたとえ
ば、複数の条件で内部回路のテストをする場合に有効で
ある。

第２図（ａ）に本発明の第２の実施例である電圧変換
回路の構成図を示す。第１図の実施例との相違点は選択
回路３が比較回路４の出力で制御されていることであ
る。比較回路４は、通常動作時用電圧発生回路の出力V₁
とエージング用電圧発生回路の出力V₂とを比較して、高
い方の電圧が選択されるように選択回路３を制御する。

この回路の特徴は、第１図のTEのような制御信号を加
えることなく、内部回路の電圧エージングが可能な特性
を持つ内部電源が得られることである。第２図（ｂ）に
この回路の各部の電圧のV_cc依存性の一例を示す。これ
は、通常動作時の外部電源電圧V_cc＝５±0.5V、エージ
ング時のV_cc＝8V、通常動作時の内部電源電圧V_l＝3V、
エージング時のV_l＝4Vの場合の例である。V₁は第１図の
場合と同様に安定化された電圧である。一方、V₂はV_cc
に従つて単調に上昇する（ここではV₂＝V_cc/2）。した
がつて、V_cc＜6VのときはV₁＞V₂であり、V_cc＞6Vのとき
はV₁＜V₂である。V_lはV₁とV₂との高い方に等しいから、
V_cc＜6VのときはV_l＝3V,V_cc＞6VのときはV_l＝V_cc/2とな
る。すなわち、V_ccが通常動作電圧とエージング電圧の
間にある電圧（ここでは6V）において、折れ曲がつた特
性が得られる。V_ccが通常動作電圧範囲内（ここでは５
±0.5V、図中にａで示す）にあるときは、V_l安定化され
ている（ここでは3V）ので、内部回路の動作が安定にな
る。また、V_ccがエージング電圧（ここでは8V、図中に
ｂで示す）にあるときは、V_lは通常動作時よりも高くな
る（ここでは4V）ので、内部回路には通常動作時よりも
高い電圧が印加され、内部回路の電圧エージングが行わ
れる。

以上の説明から明らかなように、通常動作用電圧発生
回路１はV_ccが通常動作電圧範囲内にあるときの特性だ
けを、エージング用電圧発生回路２はV_ccがエージング
電圧にあるときの特性だけをそれぞれ満足すれば良い。
すなわち、１と２とは独立に設計できる。前記の従来技
術において問題であつた、通常動作時の特性がエージン
グ時の特性に影響するということがない。そのため、従
来技術に比べて回路設計が容易である。

第３図（ａ）に本発明の第３の実施例である電圧変換
回路の構成図を示す。第２図の回路との相違点は、出力
端子が複数個（V_la,V_lb,V_lc）あることである。また、
エーシング用電圧発生回路、選択回路、および比較回路
もそれぞれ複数個設けられている。エージング用電圧発
生回路2A,2B,2Cは、それぞれエージング用電圧V_2a,V_2b,
V_2cを発生する。選択回路3A,3B,3Cは、通常動作用電圧V
₁とエージング用電圧V_2a,V_2b,V_2cとから、それぞれV_la,
V_lb,V_lcを発生する。このとき、比較回路4A,4B,4Cによ
つて、それぞれ通常動作用電圧とエージング用電圧とが
比較され、高い方の電圧が選択されてV_la,V_lb,V_lcとな
ることは、第２図の場合と同じである。

この回路の特徴は、回路によつて異なつた条件で電圧
エージングを行うことができることである。出力電圧の
V_cc依存性の一例を第３図（ｂ）に示す。V_ccが通常動作
電圧範囲内（図中にａで示す）にあるときは、V₁の方が
V_2a,V_2b,V_2cよりも高いので、V_la,V_lb,V_lcはいずれもV₁
に等しい。また、V_ccがエージング電圧（図中にｂで示
す）にあるときは、V_2a,V_2b,V_2cの方がV₁よりも高いの
で、V_la,V_lb,V_lcはそれぞれV_2a,V_2b,V_2cに等しい。すな
わち、通常動作時にはV_la,V_lb,V_lcは同じ電圧に安定化
されているが、エージング時にはそれぞれ異なつた電圧
になる。したがつて、V_la,V_lb,V_lcが印加されている内
部回路は、それぞれ異なつた条件によるエージングが行
われる。

このように、回路ごとに異なつた条件でエージングを
行うことのできる回路を作れることが、本発明のもう一
つの特徴である。前述の従来技術で同じことをしようと
すると、たとえば第15図（ａ）の回路を複数個作らなけ
ればならない。しかし、それら複数個の回路の間に素子
のばらつきがあると、通常動作時の電圧値やそのV_cc依
存性を揃えることが難しい。それに対して第３図（ａ）
の回路ならば、通常動作時には一つの安定化電圧V₁をも
とに複数個の内部電源が作られるので、それらの電圧値
を揃えることは容易である。

次に、第１図〜第３図中の電圧変換回路を構成する個
々の回路について詳細に説明する。

まず、通常動作用電圧発生回路１について述べる。通
常動作用電圧発生回路１としては、周知の安定化電圧発
生回路、たとえばツエナーダイオードのブレークダウン
電圧やバイポーラトランジスタのベース・エミツタ間電
圧を基準電圧とする回路を用いることができる。回路の
一例を第４図（ａ）に示す。図中、10はNPNトランジス
タ、11はツエナーダイオード、12および13は抵抗であ
る。出力V₁とノード14との間の電圧およびノード14と接
地との間の電圧は、それぞれ11のブレークダウン電圧
V₂、10のベース・エミツタ間電圧V_beで、いずれも電源
電圧V_ccによらずほぼ一定である。したがつて、この回
路の出力電圧は、V₁＝V₂＋V_beで一定である。また、第
４図（ｂ）に示すようなバンドキヤツプリフアレンスを
用いれば、V_ccの変化に対してだけでなく、温度変化に
対しても安定な電圧を得ることができる。その他、たと
えば特願昭62−123797において提案されている回路を用
いてもよい。

次に、電圧発生回路２について述べる。電圧発生回路
２の出力V₂は、半導体装置のテスト時、もしくはエージ
ング時に用いられるものであるから、その特性はテスト
条件、あるいはエージング条件によつて定められるべき
ものである。たとえば第２図の実施例に用いられるエー
ジング用電圧発生回路２は、電源電圧V_ccの1/2の電圧を
発生する回路である。これはたとえば第５図（ａ）のよ
うな回路で実現できる。図中、30および32はｎチヤネル
MOSトランジスタ、31および33はｐチヤネルMOSトランジ
スタ、34および35は抵抗である。MOSトランジスタのオ
ン抵抗はR₃₄,R₃₅（R₃₄,R₃₅はそれぞれ34,35の抵抗値）
よりも十分小さく、R₃₄＝R₃₅であるとすると、ノード36
の電圧は電源電圧V_ccの1/2,V_cc/2になる。したがつて、
ノード37,38の電圧は、それぞれV_cc/2＋V_tn,V_cc/2−|V
_tp|（V_tn,V_tpはそれぞれｎチヤネルMOSトランジスタ、
ｐチヤネルMOSトランジスタのしきい値電圧）となり、
出力電圧はV₂＝V_cc/2となる。なお、R₃₄とR₃₅の比を変
えることにより、V_ccの定数倍の電圧（たとえば第１図
のテスト用電圧発生回路のように0.6V_cc）を発生するこ
とも可能である。

この回路の特徴は、消費電流はR₃₄,R₃₅によつて定ま
り、電流駆動能力は出力段のMOSトランジスタ32,33によ
つて定まることである。したがつて、R₃₄,R₃₅を十分大
きく、32,33のチヤネル幅を十分大きくしておけば、消
費電流が小さく、電流駆動能力の大きい回路を作ること
ができる。なお、電流駆動能力が小さくてもよい場合
（たとえば、後述のように選択回路３および比較回路４
として第８図の回路を用いる場合）は、第５図（ｂ）ま
たは（ｃ）の回路でもよい。第５図（ｂ）の回路は単に
V_ccを抵抗R₃₄,R₃₅によつて分割したものである。

第５図（ｃ）に電圧発生回路２の他の実現方法を示
す。この回路は、外部電源電圧V_ccの定数倍にオフセツ
ト電圧がかかつた電圧（ここではV₂＝3V_cc/4−1.5
（Ｖ））を発生する回路である。図中、40〜42はダイオ
ードであり、３個直列に接続することにより、ノード43
の電圧が電源電圧V_ccよりも約2V低い電圧になるように
している。抵抗比をR₃₄:R₃₅＝1:3とすれば、V₂＝3/4（V
_cc−２）＝3V_cc/4−1.5（Ｖ）なる出力電圧を得ること
ができる。

次に、第２図および第３図の実施例に用いられる選択
回路３と比較回路４の実現方法について説明する。選択
回路３と比較回路４の一実現方法を第６図に示す。図
中、50および51は差動増幅器、52および53はNANDゲー
ト、54および55はインバータ、56および57はｐチヤネル
MOSトランジスタ、58および59はｎチヤネルMOSトランジ
スタである。この回路は、入力V₁とV₂とのうち電圧の高
い方を、MOSトランジスタ56,58もしくは57,59を通して
出力V_lに接続する回路である。V₁がV₂よりも高いとき
は、差動増幅器50,51の出力がそれぞれ高電位，低電位
となり、NANDゲート52,53の出力がそれぞれ低電位，高
電位となるので、ｐチヤネルMOSトランジスタ56が導
通、57が非導通になる。また、インバータ54,55の出力
がそれぞれ高電位，低電位となるので、ｎチヤネルMOS
トランジスタ58が導通、59が非導通になる。したがつ
て、MOSトランジスタ56と58を通して、入力V₁と出力V_l
とが接続される。逆に、V₂がV₁よりも高いときは、電位
の高低が上とは逆になり、MOSトランジスタ57と59を通
して、入力V₂と出力V_lとが接続される。

本回路の特徴は、V₁＞V₂のときは入力V₁がそのまま出
力V_lとなることである。したがつて、MOSトランジスタ5
6,58のオン抵抗が十分に小さくなるように設計すれば、
出力V_lの電圧安定度としては、通常動作用電圧発生回路
１の出力V₁の電圧安定度と同じ値が得られる。

選択回路３と比較回路４の他の実現方法を第７図に示
す。図中、60および61は差動増幅器、62および63はｐチ
ヤネルMOSトランジスタ、64は電流源である。本回路
は、60および62から成る電圧増幅器と61および63から成
る電圧増幅器とによつて構成されており、両増幅器の出
力段のトランジスタ62,63が並列に接続されている。電
流源64は出力段にバイアス電流を与えるためのものであ
る。V₁＞V_lのときは、差動増幅器60の出力が低電位とな
るので、ｐチヤネルMOSトランジスタ62が導通状態にな
るが、V₁＜V_lのときは、差動増幅器60の出力が高電位と
なるので、62は非導通である。同時に、MOSトランジス
タ63は、V₂＜V_lのときは導通、V₂＞V_lのときは半導通で
ある。したがつて、出力電圧V_lがV₁もしくはV₂の少なく
とも一方よりも低いときは、MOSトランジスタ62,63の少
なくとも一方が導通状態にあるので、電源V_ccからV_lへ
電流が流れ、V_lの電位が上昇する。この電位上昇は、V_l
がV_lとV₂の高い方の電位に等しくなつてMOSトランジス
タ62,63が両方とも否導通状態になるまで続く。結局、V
_lはV₁とV₂の高い方の電位に等しい状態で安定する。

本回路の特徴は、回路自体に増幅機能があることであ
る。そのため、第２図および第３図の電圧発生回路1,2,
2A,2B,2Cの電流駆動能力が小さくても、出力V_lの電流駆
動能力は大きくできる。したがつて、たとえば電圧発生
回路２としては、第５図（ａ）の回路でなく、単純な第
５図（ｂ）または（ｃ）の回路を用いることができる。

以上の例では、出力電圧V_lは入力電圧V₁もしくはV₂に
等しい電圧であつたが、V_lをV₁もしくはV₂の定数倍の電
圧にすることもできる。第８図にこれを実現する一方法
を示す。第７図の回路との相違点は、差動増幅器60,61
の入力として、V_l自体でなく、V_lを抵抗65,66で分割し
た電圧R₆₆V_l/R₆₅＋R₆₆）が入つていることである（R₆₅,
R₆₆はそれぞれ65,66の抵抗値）。そのため、R₆₆V_l/（R
₆₅＋R₆₆）がV₁とV₂との高い方の電圧に等しくなる。す
なわち、出力電圧V_lは、V₁とV₂との高い方の電圧の（R
₆₅＋R₆₆）/R₆₆倍になる。

この回路の利点は、抵抗R₆₅,R₆₆の比を変えることに
よつて、入力電圧の任意倍の電圧が得られることであ
る。これは特に、安定変電圧V₁として特定の電圧しか得
られない場合に有効である。たとえば電圧発生回路１と
して前述のバンドギヤツプリフアレンスを用いた場合、
その出力電圧はV₁＝1.26Vである。これからたとえば出
力電圧V_l＝3Vを得るためには、R₆₅:R₆₆＝1.74:1.26とす
ればよい。

なお、第６図〜第８図の回路に用いる差動増幅器は、
たとえば第９図の回路で実現できる。図中、70が差動増
幅器本体であり、ｐチヤネルMOSトランジスタ71,72、ｎ
チヤネルMOSトランジスタ73,74,75から成る。入力V_in1
の電圧がV_in2の電圧よりも高いときは、出力V_outが高電
位になり、V_in2の電圧がV_in1の電圧よりも高いときは、
V_outは低電位となる。80は、MOSトランジスタ75を電流
源として動作させるための回路である。81は高抵抗とし
て働くｐチヤネルMOSトランジスタであり、ｎチヤネルM
OSトランジスタ82に流れる電流を定める。75と82は、カ
レントミラー回路を形成しているので、75には82に流れ
る電流の定数倍（75と82とのコンダクタンスの比）の電
流が流れる。なお、第６図〜第８図のように、差動増幅
器を複数個用する場合は、回路80は１個だけ設けてお
き、複数の差動増幅器の75のゲートを共通に接続するこ
とにより、占有面積を節約することができる。

次に本発明をDRAM（ダイナミツクランダムアクセスメ
モリ）に適用した例について説明する。第10図は本発明
を適用したDRAMの構成図、第11図はその動作波形であ
る。図中、100が本発明による電圧変換回路、200はメモ
リアレー、201はワードドライバ、202はワード線昇圧回
路、203はデータ線プリチヤージ回路、204はセンスアン
プ、205はセンスアンプ駆動信号発生回路、206はデータ
線選択回路、207はロウデコーダ、208はロウアドレスバ
ツフア、209はカラムデコーダ、210はカラムアドレスバ
ツフア、211はメインアンプ、212はD_outバツフア、213
は書込み回路、214はD_inバツフア、215はタイミング発
生回路である。このメモリでは、集積度に大きく影響す
るメモリアレー200は、微細MOSトランジスタを使用して
おり、外部電源V_cc（たとえば5V）よりも低い内部電源V
_l（たとえば3.3V）で動作する。一方、集積度にあまり
影響しない回路207〜215は、外部電源V_ccで直接動作す
る。メモリアレーをV_lで動作させるため、ワード線昇圧
回路202,データ線プリチヤージ回路203,センスアンプ駆
動信号発生回路205,データ線選択回路206には、電圧変
換回路100からそれぞれ内部電源V_x,V_p,V_d,V_yが供給され
る。

電圧変換回路100のうち、V_lを発生する回路101の構成
は第２図（ａ）と同じである。すなわち、通常動作用電
圧発生回路１とエージング用電圧発生回路２との高い方
の電圧が選択回路３で選択されて、V_lとなる。負荷駆動
能力を大きくするために、バツフア５〜８が設けられて
いる。バツフア5,7,8は、それぞれV_lに等しい電圧V_x,
V_d,V_yを発生する回路である。バツフア６は、V_lの1/2の
電圧V_pを発生する回路である。バツフア5,7,8として
は、たとえば特願昭62−294115で提案されている回路が
使用できる。また、バツフア６はたとえば第12図（ａ）
の回路で実現できる。この回路は、第５図（ａ）の回路
と同様、電源電圧（ここではV_l）の1/2の電圧を発生す
る回路である。ただし、出力段のMOSトランジスタ32だ
けは、V_lではなくV_ccに接続されている。この理由は、
出力段は負荷を直接駆動しなければならないため、電流
駆動能力の大きいV_ccの方が望ましいからであるが、も
ちろんV_lにしても差し支えない。

メモリアレー200内には、MOSトランジスタ220とキヤ
パシタ221とから成るいわゆる１トランジスタ・１キヤ
パシタ形ダイナミツクメモリセルMC_ijが、ワード線W₁と
データ線D_jの交点に配置されている。図にはワード線は
２本（W_i,W_i＋_１）、データ線は１対（D_j,▲▼）し
か示していないが、実際には縦横に多数配置されてい
る。なお、キヤパシタ221の一端222（プレート）は直流
電源に接続する。その電圧値は任意であるが、キヤパシ
タ221の耐圧の点でV_p（＝V_l/2）に接続することが望ま
しい。

ワードドライバ201は、ロウデコーダ207の出力を受け
て、MOSトランジスタ223を通して、選択されたワード線
にワード線駆動信号φ_ｘを供給する回路である。φ_ｘは
ワード線昇圧回路202で作られる。この回路はφ_ｘを電
源電圧以上に昇圧する回路である。ただし、この回路の
電源は外部電源V_ccでなく、電圧変換回路で作られた内
部電源V_xである。したがつてφ_ｘはV_ccでなくV_xを準と
して昇圧される。すなわち、第11図に示すように、φ_ｘ
の電圧はV_xの（１＋α）倍（０＜α＜１）になる。

ワード線昇圧回路202の一実現方法を第13図に示す。
これは、入力信号φ_inが高電位になつてから所定の時間
後に信号φ_ｘを発生する回路である。この回路の主要部
は、インバータ250〜253,260〜263,昇圧用キヤパシタ27
0,プリチヤージ回路280から成る。インバータ列250〜25
2および260〜262は所定の遅延時間を得るための回路で
ある。なお、これらのインバータは、電源としてV_ccを
用いているが、V_xでも差し支えない。φ_inが高電位にな
つてから所定の時間後に252および262の出力がそれぞれ
高電位から低電位に変化する。したがつて、253の出力
が立ち上がる。このインバータ253の電源はV_xであるの
で、ノード271の電圧は0VからV_xに変化する。キヤパシ
タ270の一端271の電位が上昇することにより、キヤパシ
タの他端272の電位が容量結合によつて上昇する。ナー
ド272の電圧は、あらかじめプリチヤージ回路280（プリ
チヤージ信号φ_ｐはメモリが待機状態のとき高電位にな
つている）によつてV_x−V_t（V_tnはｎチヤネルMOSトラン
ジスタのしきい値電圧）に設定されているので、容量結
合によつてまで上昇する。ここでC_b,C_pは、それぞれキヤパシタ270
の容量、ノード272の寄生容量である。インバータ263
（ｐチヤネルMOSトランジスタ264とｎチヤネルMOSトラ
ンジスタ265,266から成る）はこの電圧を電源として動
作するので、出力φ_ｘの電位も上記の電圧まで上昇す
る。なお、インバータ263のMOSトランジスタ265は、265
に過大電圧がかからないようにするためのものである。
265のゲートはV_cc（V_xでもよい）に接続されているの
で、266のドレイン電圧はV_cc−V_tnを超えることはな
い。回路290はφ_ｘの電位が上昇しすぎないようにする
ためのものである。ダイオード接続のｎチヤネルMOSト
ランジスタ291と292とが直列に接続されているので、φ
_ｘの電位はV_cc＋2V_tnを超えることはない。なお、このM
OSトランジスタ292のソースはV_xに接続してもよい。回
路300は、φ_ｘが昇圧されている期間が長い場合、リー
ク電流等によつてその電位が低下しないようにするため
の回路である。φ_１はメモリが活性状態になつている間
高電位になる信号であり、φ_２は定期的に高電位になる
信号である。φ_２が高電位になつたとき、キヤパシタ30
4による容量結合によつてノード305の電位がV_x以上に昇
圧され、φ_ｘの電位低下分が補われる。

データ線プリチヤージ回路209は、メモリセル読み出
しに先立つて各データ線を所定の電圧（ここでは内部電
源電圧V_p）に設定するための回路である。プリチヤージ
信号φ_ｐを印加することによつて、MOSトランジスタ224
〜226が導通状態になり、データ線D_j,▲▼の電圧は
V_pに等しくなる。なおこのとき、後述のセンスアンプ駆
動信号SAN,SAPも同時にMOSトランジスタ233〜235によつ
てV_pに設定される。

ワード線にφ_ｘが印加されると、各メモリセルから各
データ線に信号電荷が読出され、データ線の電位が変化
する。第11図の動作波形は、メモリセルのキヤパシタに
あらかじめ高電位（≒V_d）が蓄積されていた場合の例で
あり、データ線D_jの電位がわずかに上昇し、▲▼と
の間に電位差を生じている。センスアンプ203は、この
微小信号を増幅するための回路であり、ｎチヤネルMOS
トランジスタ227,228から成るフリツプフロツプと、ｐ
チヤネルMOSトランジスタ229,230から成るフリツプフロ
ツプによつて構成されている。センスアンプはφ_saを高
電位，φ_saを低電位としてMOSトランジスタ231,232を導
通状態にすることによつて、活性化される。SANは231を
通して接地され、SAPは232を通して内部電源V_dに接続さ
れる。これによつて、データ線D_j,▲▼間の微小な
電位差が増幅され、一方（第11図の場合はD_j）はV_dに、
他方（第11図の場合は▲▼）は0Vになる。

データ線選択回路206は、カラムデコーダ209の出力を
受けて、選択されたデータ線対をMOSトランジスタ236,2
37を通して入出力線I/O,▲▼に接続する回路であ
る。読出しの場合は、センスアンプにラツチされている
データが、入出力線，メインアンプ211,D_outバツフア21
2を介して、データ出力端子D_outに出力される。書込み
の場合は、データ入力端子D_inから入力されたデータ
が、D_inバツフア214,書込み回路213を介して入出力線I/
O,▲▼に設定され、さらにMOSトランジスタ236,2
37,データ線D_j,▲▼を通してメモリセルに書込まれ
る。ここで238は、MOSトランジスタ236,237のゲートに
印加される信号Y_j′の電圧をV_yに制限するための回路で
あり、たとえば第12図（ｂ）に示すように、インバータ
を２段（240,241）接続して２段目の電源をV_yとした回
路で実現できる。すなわち、カラムデコーダの出力Y_jの
電圧振幅はV_ccであるが、Y_j′の電圧振幅はV_yになるよ
うにする。この理由は次のとおりである。書込み回路21
3はV_ccで動作するため、書込みのきの入出力線の振幅は
V_ccである。したがつて、Y_j′の電圧を制限しておかな
ければ、メモリアレーに電圧V_cc−V_tn（V_tnはMOSトラン
ジスタ236,237のしきい値電圧）がかかつてしまう。な
お、書込み回路213をV_lで動作させれば、Y_j′の電圧はV
_ccでよい。この場合は回路238は不要になる。

ロウアドレスバツフア208,カラムアドレスバツフア21
0は、外部から入力されたアドレス信号A_nを受けて、そ
れぞれロウアドレス信号a_rn,カラムアドレス信号a_cnを
発生する回路である。これらのアドレス信号は、それぞ
れロウデコーダ207,カラムデコーダ209によつてワード
線，データ線の選択に用いられる。タイミング発生回路
215は、外部から入力された制御信号（ロウアドレスス
トローブ信号RAS,カラムアドレスストローブ信号CAS、
および書込みエネーブル信号WE）から、メモリの動作に
必要な内部タイミング信号を発生する回路である。前述
のように、これらの回路は外部電源V_ccで直接動作す
る。この理由は、これらの回路はさほど集積度に影響し
ないため、あえて微細MOSトランジスタを用いる必要が
ないこと、および外部信号を受けるインタフエースの都
合上であるが、もちろんV_lで動作するようにしてもよ
い。

第14図（ａ），（ｂ）に各部の電圧のV_cc依存性を示
す。これは、通常動作時の外部電源電圧V_cc＝５±0.5V,
エージング時のV_cc＝8V,通常動作時の内部電源電圧V_l＝
3.3V,エージング時のV_l＝4Vの場合の例である。V_ccが通
常動作電圧とエージング電圧の間にある電圧（ここでは
6.6V）において、折れ曲がつた特性が得られることは、
第２図の場合と同じである。V_x,V_d,V_yはV_lに等しいか
ら、通常動作時は3.3V,エージング時は4Vである。V_pはV
_l/2に等しいから、通常動作時は1.65V,エージング時は2
Vである。ワード線駆動信号φ_ｘの電圧は、前述のよう
に、（１＋α）V_xに等しい。図にはα＝0.6の場合の例
を示してある。この場合、通常動作時は5.3V,エージン
グ時は6.4Vである。

〔発明の効果〕

以上説明したように、本発明によれば、外部電源電圧
依存性の小さい第１の電圧と、上記第１の電圧より外部
電源電圧依存性の大きい第２の電圧とを独立に設計でき
る。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例の電圧変換回路の構成
図とその特性を示すグラフ、第４図〜第９図は第１図〜
第３図の電圧変換回路中の要素回路の回路図、第10図は
本発明を適用したDRAMの構成図、第11図は第10図のDRAM
の動作波形、第12図および第13図は第10図のDRAMの要素
回路の回路図、第14図は第10図中の電圧変換回路の特性
を示すグラフ、第15図は従来の電圧変換回路の回路図と
その特性を示すグラフである。 1,2,2A,2B,2C……電圧発生回路、3,3A,3B,3C……選択回
路、4,4A,4B,4C……比較回路、５〜８……バツフア。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中均東京都小平市上水本町1448番地日立超エル・エス・アイ・エンジニアリング株式会社内 (56)参考文献特開平７−301665（ＪＰ，Ａ) 特開平１−136361（ＪＰ，Ａ) 特開昭60−176121（ＪＰ，Ａ) 特開昭54−132753（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１のMOSトランジスタと、上記第１のMOS
トランジスタのソース又はドレインに接続された第１の
配線と、上記第１のMOSトランジスタのゲートに接続さ
れた第２の配線と、外部電源電圧が供給され上記第１の
配線に内部電源電圧を供給する電圧変換回路とを有する
半導体装置において、上記電圧変換回路は外部電源電圧
が第１の所定の電圧よりも高いとき外部電源電圧依存性
が小さい第１の電圧を発生する第１の電圧発生回路と、
上記第１の電圧よりも外部電源電圧依存性の大きい第２
の電圧を発生する第２の電圧発生回路と、出力端子を有
し上記第１の電圧と上記第２の電圧とを入力して上記第
１の電圧と上記第２の電圧とのうち高い方の電圧を出力
する第３の回路とを有することを特徴とする半導体装
置。
【請求項２】上記第３の回路は上記第１の電圧と上記第
２の電圧とを比較する比較回路と、該比較回路の出力に
呼応して上記第１の電圧と上記第２の電圧とのうち一方
を上記第３の回路の上記出力端子に接続するスイッチ手
段とを有することを特徴とする特許請求の範囲第１項に
記載の半導体装置。
【請求項３】上記外部電源電圧で動作する回路を更に有
することを特徴とする特許請求の範囲第１項又は第２項
の何れかに記載の半導体装置。
【請求項４】上記外部電源電圧が第２の所定の電圧より
も低いときは上記第１の電圧は上記第２の電圧より高
く、上記外部電源電圧が上記第２の所定の電圧よりも高
いときは上記第１の電圧は上記第２の電圧より低いこと
を特徴とする特許請求の範囲第１項乃至第３項の何れか
に記載の半導体装置。
【請求項５】上記第１の配線はデータ線を構成し、上記
第２の配線はワード線を構成し、上記第１のトランジス
タはメモリセルを構成することを特徴とする特許請求の
範囲第１項乃至第４項の何れかに記載の半導体装置。
【請求項６】上記第３の回路の出力端子と上記ワード線
との間に接続されたワード線昇圧回路を更に有し、上記
ワード線昇圧回路は上記内部電源電圧を上記上記内部電
源電圧より高い所定の電圧に昇圧することを特徴とする
特許請求の範囲第５項に記載の半導体装置。
【請求項７】上記第３の回路の出力端子と上記ワード線
昇圧回路との間に接続されたバッファを更に有すること
を特徴とする特許請求の範囲第６項に記載の半導体装
置。
【請求項８】上記第３の回路の出力端子と上記データ線
との間に接続されたセンスアンプを更に有することを特
徴とする特許請求の範囲第５項乃至第７項の何れかに記
載の半導体装置。
【請求項９】上記第３の回路の出力端子と上記センスア
ンプとの間に接続されたバッファを更に有することを特
徴とする特許請求の範囲第８項に記載の半導体装置。
【請求項１０】上記第３の回路の出力端子と上記データ
線との間に接続されたプリチャージ回路を更に有するこ
とを特徴とする特許請求の範囲第５項乃至第９項の何れ
かに記載の半導体装置。
【請求項１１】上記第３の回路の出力端子と上記プリチ
ャージ回路との間に接続されたバッファを更に有するこ
とを特徴とする特許請求の範囲第10項に記載の半導体装
置。