KR100281280B1

KR100281280B1 - 반도체 메모리 소자의 셀 플레이트 전압 발생장치

Info

Publication number: KR100281280B1
Application number: KR1019970030225A
Authority: KR
Inventors: 김상수
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2001-03-02
Also published as: KR19990006003A; US6081459A

Abstract

본 발명은 반도체 소자의 메모리 셀 플레이트 전위를 선택적으로 다양하게 사용할 수 있게 함으로써 고온 고전압 테스트 시간을 대폭적으로 줄일 수 있도록 한 반도체 메모리소자의 셀 플레이트 전압발생장치를 제공하기 위한 것이다. 이를 위해 본 발명은, 외부에서 인가되는 전위의 절반수준의 전위를 생성하는 하프 Vdd 발생수단과, 네가티브 전압을 생성하는 Vbb발생수단과, 입력되는 전압 선택신호에 의해 상기 하프 Vdd발생수단과 Vbb발생수단으로부터의 신호와 Vdd 및 접지전압중에서 한 전압을 셀 플레이트 전압으로 선택하는 셀 플레이트 전압 선택수단 및, 상기 셀 플레이트 전압 선택수단에서 선택된 전압을 셀 플레이트 전압단으로 전송하는 전송수단을 구비함으로써, 셀 플레이트 전위를 Vdd/2 뿐만 아니라 OV, Vdd, Vbb 등의 4가지 전위를 목적에 따라 선택적으로 인가할 수 있고, 고온 고전압 테스트(Burn In test)시 셀 플레이트 전위(Vcp)를 Vbb로 인가되도록 선택할 수 있음으로 셀의 번인 전압 스트레스(Burn In voltage stress)를 종래의 수백 ㎷(예컨대, 300∼400㎷)에서 최소 1500㎷이상 인가되게 하여 4∼5배 이상의 전압 가속효과를 갖게 된다. 또한, 전압 가속이 4∼5배 증가되므로 고온 고전압 테스트 시간을 1/4∼1/5로 감소시킬 수 있게 된다

Description

반도체 메모리소자의 셀 플레이트 전압 발생장치

본 발명은 반도체 메모리소자의 셀 플레이트 전압 발생장치에 관한 것으로, 보다 상세하게는 반도체 소자의 메모리 셀 플레이트 전위를 선택적으로 사용할 수 있도록 한 셀 플레이트 전압 발생장치에 관한 것이다.

일반적으로, 디램(DRAM) 등과 같은 반도체 소자의 메모리 셀은 도 1에 도시된 바와 같이 1개의 트랜지스터(Q)와 1개의 캐패시터(C)로 구성된다.

동 도면에서, 비트 라인(BL)과 연결되는 컨택트(contact)를 비트 라인 컨택트라 부르며 두 셀이 하나의 컨택트를 공유한다. 그리고, 워드 라인(WL)을 사이에 두고 비트 라인 컨택트와 저장 노드 컨택트가 존재하며 워드 라인(WL)에 양(+)의 방향의 고전압이 인가되면 상기 트랜지스터(Q)가 턴온되어 저장 노드 컨택트와 비트 라인 컨택트가 서로 연결된다.

여기서, 상기 저장 노드 컨택트는 셀 캐패시터(C)의 아래쪽 전극에 연결되어 있으며 캐패시터(C)의 다른 한쪽 전극은 1(Vdd)/2 에 연결되어 있어 이곳에 저장된 전하가 비트 라인(BL)으로 전달된다.

이와 같이 종래의 반도체 소자는 외부전원(Vdd)의 절반인 Vdd/2로 고정된 셀플레이트(cell plate) 전위를 갖게 되므로, 종래의 디램과 같은 반도체 소자를 고온 고전압 테스트(Burn In test)를 할 경우에는 외부에서 인가되는 전압을 아무리 높여도 메모리 셀 자체에서는 수백 ㎳ 정도(예컨대, 300㎳ 정도) 밖에 되지 않는다.

결국, 이와 같이 적은 양의 산화물 전압 스트레스(oxide voltage stress)는 상당히 긴 시간의 고온 고전압 스트레스 시간(Burn In stress time)이 필요하게 되고, 그로 인해 생산원가 측면에서도 상당한 손실을 불러일으키게 된다.

따라서 본 발명은 상기한 종래의 사정을 감안하여 이루어진 것으로, 반도체 소자의 메모리 셀 플레이트 전위를 선택적으로 다양하게 사용할 수 있게 함으로써 고온 고전압 테스트 시간을 대폭적으로 줄일 수 있도록 한 셀 플레이트 전압발생장치를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 외부에서 인가되는 전위의 절반수준의 전위를 생성하는 하프 Vdd발생수단과, 네가티브 전압을 생성하는 Vbb발생수단과, 입력되는 전압 선택신호에 의해 상기 하프 Vdd발생수단과 Vbb발생수단으로부터의 신호와 Vdd 및 접지전압 중에서 한 전압을 셀 플레이트 전압으로 선택하는 셀 플레이트 전압 선택수단과, 상기 셀 플레이트 전압 선택수단에서 선택된 전압을 셀 플레이트 전압단으로 전송하는 전송수단을 구비한 셀 플레이트 전압 발생장치가 제공된다.

제1도는 일반적인 1트랜지스터-셀의 회로도.

제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 셀 플레이트 전압 발생장치의 블록 구성도.

제3도는 본 발명의 실시예에 따른 반도체 메모리소자의 셀 플레이트 전압 발생장치의 회로도.

제4도는 제3도에 도시된 각 부의 신호 파형도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 하프(half) Vdd발생수단 12 : Vbb발생수단

14 : 셀 플레이트 전압 선택수단 16 : 전송수단

18,20 : 레벨 쉬프터 22 : 익스크루시브-오어 회로부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 셀 플레이트 전압 발생장치의 블록 구성도이고, 도 3은 본 발명의 실시예에 따른 셀 플레이트 전압 발생장치의 회로도로서, 본 발명의 실시예는 외부에서 인가되는 전위(Vdd)의 절반수준의 전위를 생성하는 하프 Vdd발생수단(10)과, OV보다 낮은 네가티브 전압을 생성하는 Vbb발생수단(12)과, 입력되는 전압 선택신호(stm-p0, stm-p1)에 의해 상기 하프 Vdd발생수단(10), Vbb발생수단(12)으로부터의 신호, Vdd, 및 접지전압(Vss) 중에서 하나의 전압을 셀 플레이트 전압으로 선택하는 셀 플레이트 전압 선택수단(14)과, 상기 셀 플레이트 전압 선택수단(14)에서 선택된 전압을 셀 플레이트 전압(vcp)단으로 전송하는 전송수단(16)으로 구성된다.

여기서, 상기 하프 Vdd발생수단(10)은 전원전압단과 접지전압단 사이에 상호 직렬 접속된 복수의 저항(R1, R2, R3)과, 게이트가 공통으로 접지전압단에 접속되고 상호 직렬로 접속된 다수의 PMOS트랜지스터(P1, P2, P3)와, 상기 PMOS트랜지스터(P3) 및 상기 저항(R2, R3) 사이에 설치된 다이오드형 NMOS트랜지스터(N1)와, 일단이 상기 저항(R1, R2) 사이에 접속된 다이오드형 PMOS트랜지스터(P4)와, 게이트가 전원전압단에 공통으로 접속되고 상기 PMOS트랜지스터(P4)와 접지전압단 사이에 상호 직렬로 접속된 다수의 NMOS트랜지스터(N2, N3, N4)와, 게이트와 상기 PMOS트랜지스터(P3)와 NMOS트랜지스터(N1) 사이의 노드에 접속되고 드레인이 전원전압단에 접속된 NMOS트랜지스터(N5)와, 게이트가 상기 PMOS트랜지스터(P4)와 NMOS트랜지스터(N2) 사이의 노드에 접속되고 상기 NMOS트랜지스터(N5)와 접지전압단 사이에 설치된 PMOS트랜지스터(P5)와, 전원전압단과 접지전압단 사이에 상호 직렬로 접속된 복수의 저항(R4, R5, R6, R7, R8, R9)으로 구성되고, 상기 NMOS트랜지스터(N5)와 PMOS트랜지스터(P5)의 사이의 노드 및 상기 저항(R6, R7)사이의 노드를 출력단으로 한다.

그리고, 상기 셀 플레이트 전압 선택수단(14)은 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)를 낸드 처리하는 낸드게이트(14a)와, 그 낸드게이트(14a)의 출력을 반전시켜 Vbb선택신호(Vbb-sel)로서 출력하는 인버텨(14b)와, 상기 하프 Vdd발생수단(10)의 출력전압을 선택하도록 하는 신호(Psel)와 상기 인버터(14b)의 출력신호를 낸드 처리하는 낸드게이트(14c)와, 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중에서 "stm-p0"를 반전시키는 인버터(14d) 및, 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중에서 "stm-p1"를 반전시키는 인버터(14e)로 구성된다.

또한, 상기 전송수단(16)은 다수개의 MOS소자(16a, 16b, 16c, 16d)로 구성되는데, 상기 MOS소자(16a)는 상기 셀 플레이트 전압 선택수단(14)의 제어하에 상기 Vbb발생수단(12)으로부터의 "Vbb"를 셀 플레이트 전압단으로 전송하게 되고, 상기 MOS소자(16b)는 상기 셀 플레이트 전압 선택수단(14)의 제어 하에 상기 하프 Vdd발생수단(10)으로부터의 "Vdd/2"를 상기 셀 플레이트 전압단으로 전송하게 되며, 상기 MOS소자(16c)는 상기 셀 플레이트 전압 선택수단(14)의 제어하에 "Vdd"를 상기 셀 플레이트 전압단으로 전송하게 되고, 상기 MOS소자(16d)는 상기 셀 플레이트 전압 선택수단(14)의 제어 하에 "Vss"를 상기 셀 플레이트 전압단으로 전송하게 된다.

보다 상세하게, 상기 MOS소자(16a, 16b)는 NMOS트랜지스터이고, 상기 MOS소자(16c)는 PMOS트랜지스터(100)와 NMOS트랜지스터(101)가 결합된 소자이며, 상기 MOS소자(16d)도 역시 NMOS트랜지스터(102)와 NMOS트랜지스터(103)가 결합된 소자이다.

한편, 본 발명의 실시예에서는 상기 셀 플레이트 전압단으로 소정의 전압 전송시 상기 NMOS트랜지스터(16a, 16b, 16c, 16d)의 문턱전압(Vt) 하강을 방지하기 위해 레벨 쉬프터(18,20)를 추가로 구비하게 된다. 그리고, 상기 셀 플레이트 전압 선택수단(14)과 상기 레벨 쉬프터(18,20) 사이에는 익스크루시브-오어 회로부(22)와, 복수개의 MOS소자(23, 24, 25, 26) 및 인버터(27, 28)가 추가로 구비된다.

즉, 상기 익스크루시브-오어 회로부(22)는 상기 셀 플레이트 전압 선택수단(14)내의 인버터(14d)의 신호를 반전시키는 인버터(22a)와 , 인버터(14e)의 신호를 반전시키는 인버터(22b)와, 게이트가 상기 인버터(22a)의 출력단에 접속되고 다른 단이 PMOS트랜지스터(22c)를 매개로 전원전압단에 접속된 PMOS트랜지스터(22d)와, 게이트가 상기 인버터(22a)에 접속되고 다른 단은 상기 PMOS트랜지스터(22d)에 접속되며 또 다른 단은 NMOS트랜지스터(22f)를 매개로 접지전압단에 접속된 NMOS트랜지스터(22e)와, 게이트가 상기 NMOS트랜지스터(22f)의 게이트와 함께 상기 인버터(14e)의 출력단에 접속되고 다른 단은 전원전압단에 접속된 PMOS트랜지스터(22g)와, 게이트가 상기 인버터(14d)의 출력단에 접속되고 다른 단이 상기 PMOS트랜지스터(22g)를 매개로 전원전압단에 접속된 PMOS트랜지스터(22h)와, 게이트가 상기 인버터(14d)의 출력단에 접속되고 다른 단이 상기 PMOS트랜지스터(22h)의 또 다른 단에 접속된 NMOS트랜지스터(22i)와, 게이트가 상기 PMOS트랜지스터(22c)의 게이트와 함께 상기 인버터(22b)의 출력단에 접속되고 상기 NMOS트랜지스터(22i)와 접지전압단 사이에 설치된 NMOS트랜지스터(22j)로 구성되고, 상기 PMOS트랜지스터(22d)와 NMOS트랜지스터(22e) 사이의 노드와 상기 PMOS트랜지스터(22h)와 NMOS트랜지스터(22i) 사이의 노드는 상호 접속되며, 그 접속노드를 출력단(stm-p01)으로 한다.

그리고, 상기 셀 플레이트 전압 선택수단(14)의 낸드게이트(14c)의 출력단(Pseltl)에는 상호 직렬 접속된 PMOS트랜지스터(23)와 NMOS트랜지스터(24)의 게이트가 접속되고, 그 NMOS트랜지스터(24)와 접지전압단 사이에는 게이트가 상기 익스크루시브-오어 회로부(22)의 출력단(stm-p01)에 접속된 NMOS트랜지스터(25)가 설치된다. 또한, 상기 PMOS트랜지스터(23)와 병렬 접속된 PMOS트랜지스터(26)의 게이트에 상기 익스크루시브-오어 회로부(22)의 출력단(stm-p01) 신호가 인가된다.

그리고, 상기 인버터(27)는 상기 NMOS트랜지스터(22i)의 게이트와 상기 PMOS트랜지스터(100)의 게이트 및 NMOS트랜지스터(103)의 게이트 사이에 설치되고, 상기 인버터(28)는 상기 인버터(22b)의 출력단과 상기 NMOS트랜지스터(102)의 게이트 사이에 설치된다.

또한, 상기 레벨 쉬프터(18)와 레벨 쉬프터(20)는 동일한 구조로 되어 있으므로, 상기 레벨 쉬프터(18)의 내부구성에 대해 설명하면, 상기 PMOS트랜지스터(23)와 NMOS트랜지스터(24) 사이의 노드(Pseignd)의 전위를 반전시키는 인버터(29)와, 상호의 게이트가 전원전압단에 공통으로 접속되면서 하나는 상기 인버터(29)를 매개로 상기 노드(Pseignd)에 접속되고 다른 하나는 그대로 상기 노드(Pseignd)에 접속된 복수의 NMOS트랜지스터(30, 31)와, Vpp단과 상기 각각의 NMOS트랜지스터(30, 31) 사이에 접속된 복수의 PMOS트랜지스터(32, 33)로 구성되고, 상기 PMOS트랜지스터(32)의 게이트는 상기 PMOS트랜지스터(33)와 NMOS트랜지스터(31) 사이에 접속되며, 상기 PMOS트랜지스터(33)의 게이트는 상기 PMOS트랜지스터(32)와 NMOS트랜지스터(30) 사이에 접속되면서 상기 전송수단(16)내의 NMOS트랜지스터(16b)의 게이트로 접속된다.

상기 레벨 쉬프터(18)와 레벨 쉬프터(20)의 차이점이라면 상기 레벨 쉬프터(18)는 NMOS트랜지스터(16b)의 게이트에 접속되었다는 점과, 상기 레벨 쉬프터(20)는 상기 NMOS트랜지스터(101)의 게이트에 접속되었다는 점이다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 셀 플레이트 전압 발생 장치에 동작에 대해 도 4의 신호 파형도를 참조하여 설명하면 다음과 같다.

먼저, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)가 모두 "로우"레벨인 경우 낸드게이트(14a)에서는 "하이"레벨의 논리결과치를 출력시키고 그 논리결과치는 인버터(14b)를 거쳐 "로우"레벨로 반전되어 출력단(Vbb-sel)을 통해 출력된다.

이때, 상기 하프 Vdd발생수단(10)에서는 출력단(halpvdd)을 통해 (Vdd)/2 정도의 전압만을 출력시키고, 낸드게이트(14c)의 출력단(pseltl)에서는 "Vdd"에 해당하는 신호를 출력하게 되며, 익스크루시브-오어 회로부(22)의 출력단(stm-p01)을 통해서는 "Vdd"에 해당하는 신호를 출력하게 된다.

이어, 상기 PMOS트랜지스터(23, 26)가 턴오프되므로 상기 PMOS트랜지스터(23)와 NMOS트랜지스터(24) 사이의 노드(Pselgnd)는 "로우"레벨이 되고, 상기 인버터(27)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p02))는 "로우"레벨이 되며, 상기 인버터(28)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p03))는 "하이"레벨이 된다.

따라서, 상기 레벨 쉬프터(18)에 의해 NMOS트랜지스터(16b)가 턴온되고, 상기 레벨 쉬프터(20)에 의해 NMOS트랜지스터(101)가 턴오프되며, 상기 NMOS트랜지스터(16a)가 턴오프되고, NMOS트랜지스터(102)는 턴온되지만 NMOS트랜지스터(103)가 턴오프되므로, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택 신호용 특별 테스트 모드신호(stm-p0, stm-p1)가 모두 "로우"레벨인 경우에는 셀 플레이트 전압단으로 상기 하프 Vdd발생수단(10)으로부터의 "Vdd/2"의 전압이 인가된다.

이와는 달리, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중 "stm-p0"는 "하이"레벨이고, "stm-p1"은 "로우"레벨인 경우 낸드게이트(14a)에서는 "하이"레벨의 논리결과치를 출력시키고 그 논리결과치는 인버터(14b)를 거쳐 "로우"레벨로 반전되어 출력단(Vbb-sel)을 통해 출력된다.

이때, 상기 하프 Vdd발생수단(10)에서는 출력단(halpvdd)을 통해 (Vdd)/2 정도의 전압만을 출력시키고, 낸드게이트(14c)의 출력단(pseltl)에서는 "Vdd"에 해당하는 신호를 출력하게 되며, 익스크루시브-오어 회로부(22)의 출력단(stm-p01)을 통해서는 "OV"에 해당하는 신호를 출력하게 된다.

이어, 상기 PMOS트랜지스터(23, 26)가 턴온되므로 상기 PMOS트랜지스터(23)와 NMOS트랜지스터(24) 사이의 노드(Pselgnd)는 "하이"레벨이 되고, 상기 인버터(27)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p02))는 "하이"레벨이 되며, 상기 인버터(28)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p03))는 "하이"레벨이 된다.

따라서, 상기 레벨 쉬프터(18)에 의해 NMOS트랜지스터(16b)가 턴오프되고, NMOS트랜지스터(16a)가 턴오프되며, 상기 레벨 쉬프터(20)에 의해 NMOS트랜지스터(101)가 턴오프되고, 상기 NMOS트랜지스터(102,103)가 턴온되므로, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중 "stm-p0"는 "하이"레벨이고, "stm-p1"은 "로우"레벨인 경우에는 셀 플레이트 전압단으로 "Vss(또는 접지전압(OV라고 할 수도 있음))"의 전압이 인가된다.

이와는 달리, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중 "stm-p0"는 "로우"레벨이고, "stm-p1"은 "하이"레벨인 경우 낸드게이트(14a)에서는 "하이"레벨의 논리결과치를 출력시키고 그 논리결과치는 인버터(14b)를 거쳐 "로우"레벨로 반전되어 출력단(Vbb-sel)을 통해 출력된다.

이어, 상기 PMOS트랜지스터(23)는 턴오프되지만 PMOS트랜지스터(26)가 턴온되므로 상기 노드(Pselgnd)는 "하이"레벨이 되고, 상기 인버터(27)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p02))는 "로우"레벨이 되며, 상기 인버터(28)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p03))는 "로우"레벨이 된다.

따라서, 상기 PMOS트랜지스터(100)가 턴온되고, 상기 레벨 쉬프터(18)에 의해 NMOS트랜지스터(16b)가 턴오프되며, NMOS트랜지스터(16a)가 턴오프되고, 상기 레벨 쉬프터(20)에 의해 NMOS트랜지스터(101)가 턴온되며, 상기 NMOS트랜지스터(102,103)가 턴온되므로, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)중 "stm-p0"는 "로우"레벨이고, "stm-p1"은 "하이"레벨인 경우에는 셀 플레이트 전압단으로 "Vdd"의 전압이 인가된다.

마지막으로, 고온 고전압 테스트(Burn In test)시 즉 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)가 모두 "하이"레벨인 경우 낸드게이트(14a)에서는 "로우"레벨의 논리결과치를 출력시키고 그 논리결과치는 인버터(14b)를 거쳐 "하이"레벨로 반전되어 출력단(Vbb-sel)을 통해 출력된다.

이때, 상기 하프 Vdd발생수단(10)에서는 출력단(halpvdd)을 통해 (Vdd)/2 정도의 전압만을 출력시키고, 낸드게이트(14c)의 출력단(pseltl)에서는 "OV"에 해당하는 신호를 출력하게 되며, 익스크루시브-오어 회로부(22)의 출력단(stm-p01)을 통해서는 "Vdd"에 해당하는 신호를 출력하게 된다.

이어, 상기 PMOS트랜지스터(23)는 턴온되고, 상기 PMOS트랜지스터(26)는 턴오프되며, 상기 NMOS트랜지스터(24)는 턴오프되므로 상기 노드(Pselgnd)는 "하이"레벨이 되고, 상기 인버터(27)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p02))는 "하이"레벨이 되며, 상기 인버터(28)를 거친 익스크루시브-오어 회로부(22)의 신호(즉 노드(stm-p03))는 "로우"레벨이 된다.

따라서, 상기 레벨 쉬프터(18)에 의해 NMOS트랜지스터(16b)가 턴오프되고, 상기 레벨 쉬프터(20)에 의해 NMOS트랜지스터(101)가 턴온되지만 PMOS트랜지스터(100)가 턴오프되며, 상기 NMOS트랜지스터(16a)가 턴온되고, NMOS트랜지스터(102)는 턴오프, 상기 셀 플레이트 전압 선택수단(14)으로 인가되는 전압 선택신호용 특별 테스트 모드신호(stm-p0, stm-p1)가 모두 "하이"레벨인 경우에는 셀 플레이트 전압단으로 상기 Vbb발생수단(12)으로부터의 "Vbb"의 전압이 인가된다.

이상 설명한 바와 같은 본 발명에 의하면, 셀 플레이트 전위를 Vdd/2 뿐만 아니라 OV, Vdd, Vbb 등의 4가지 전위를 목적에 따라 선택적으로 인가할 수 있고, 고온 고전압 테스트(Burn In test)시 셀 플레이트 전위(Vcp)를 Vbb로 인가되도록 선택할 수 있음으로 셀의 번인 전압 스트레스(Burn In voltage stress)를 종래의 수백 ㎷(예컨대, 300∼400㎷)에서 최소 1500㎷이상 인가되게 하여 4∼5배 이상의 전압 가속효과를 갖게 된다.

또한, 전압 가속이 4∼5배 증가되므로 고온 고전압 테스트 시간을 1/4∼1/5로 감소시킬 수 있게 된다.

Claims

외부에서 인가되는 전위의 절반수준의 전위를 생성하는 하프 Vdd발생 수단과, 네가티브 전압을 생성하는 Vbb발생수단과, 입력되는 전압 선택신호에 의해 상기 하프 Vdd발생 단과 Vbb발생수단으로부터의 신호, Vdd, 및 접지전압 중에서 한 전압을 셀 플레이트 전압으로 선택하는 셀 플레이트 전압 선택수단과, 상기 셀 플레이트 전압단으로 소정의 전압 전송시 상기 복수개의 MOS소자의 문턱전압 하강을 방지하는 레벨 쉬프터와, 상기 셀 플레이트 전압 선택수단에서 선택된 전압을 셀 플레이트 전압단으로 전송하는 전송수단을 구비한 것을 특징으로 하는 반도체 메모리소자의 셀 플레이트 전압 발생장치.
제1항에 있어서, 상기 전송수단은 다수개의 MOS소자로 구성된 것을 특징으로 하는 반도체 메모리소자의 셀 플레이트 전압 발생장치.
제1항에 있어서, 상기 셀 플레이트 전압 선택수단은 고온 고전압 테스트 공정시 OV 또는 Vbb전위가 상기 셀 플레이트 전압단으로 인가되도록 선택 동작하는 것을 특징으로 하는 반도체 메모리소자의 셀 플레이트 전압 발생장치.