KR0171955B1 - 셀프-리프레쉬 주기 발생장치 - Google Patents

셀프-리프레쉬 주기 발생장치 Download PDF

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Abstract

셀프-리프레쉬 주기 발생장치는 세분화된 주기를 갖는 카운트 신호를 발생하여 DRAM이 요구하는 주기마다 셀프-리프레쉬 동작을 진행시킬 수 있고, DRAM의 전력소모를 최소화할 수 있다. 이를 위하여, 상기 셀프-리프레쉬 주기 발생장치는 클럭 신호에 대하여 직렬 접속되며, 상기 클럭 신호에 비하여 2n배에 해당하는 주기를 갖고 카운트 신호들을 각각 발생하여 상기 셀프-리프레쉬 인에이블 신호로서 사용될 수 있도록 하는 적어도 2개 이상의 이분주 카운터를 고용한다. 그리고, 상기 셀프-리프레쉬 주기 발생장치는 상기 적어도 2개 이상의 이분주 카운터의 출력신호들에 각각 응답하여 적어도 2개 이상의 삼분주 카운터를 사용한다. 상기 적어도 2개 이상의 삼분주 카운터는 상기 이분주 카운터들의 출력신호들에 비하여 3배의 주기를 갖는 카운트 신호를 각각 발생한다. 상기 적어도 2개 이상의 삼분주 카운터의 출력 신호들은 각각 상기 셀프-리프레쉬 인에이블 신호로서 사용된다.

Description

셀프-리프레쉬 주기 발생장치
제1도는 종래의 셀프-리프레쉬 주기 발생장치의 회로도.
제2도는 제1도에 도시된 회로의 각부분에 대한 출력 파형도.
제3도는 본 발명의 실시예에 따른 셀프-리프레쉬 주기 발생장치의 회로도.
제4도는 제3도에 도시된 회로의 각부분에 대한 출력 파형도.
제5도는 제3도에 도시된 3분주 카운터의 상세 회로도.
제6도는 제5도에 도시된 회로의 각부분에 대한 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
20 내지 26 : 제1 내지 제4 이분주 카운터
28 내지 32 : 제1 내지 제3 삼분주 카운터
I1 내지 I18 : 인버터 NO1 : NOR 게이트
NA1 내지 NA3 : 제1 내지 제3 NAND 게이트
P1 내지 P6 : 제1 내지 제6 패스 트랜지스터
본 발명은 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory, 이하 DRAM이라 함)에 사용되어 셀프-리프레쉬 진입을 지정하는 신호를 발생하는 장치에 관한 것으로, 특히 셀프-리프레쉬 진입을 지정하는 신호의 주기를 세밀하게 하여 셀프-리프레쉬 진입을 적절하게 설정하고 전력소모를 최소화할 수 있는 셀프-리프레쉬 주기 발생장치에 관한 것이다.
통상의 DRAM은 메모리 셀(Memory Cell)에 저장된 전하가 자연방전됨으로 인하여 정보가 소실되는 것을 방지하기 위하여 일정한 주기 마다 전하를 보충하여야 한다. 이러한 동작을 셀프-리프레쉬(Self-refresh)라 하며, 상기 셀프-리프레쉬 동작의 주기는 상기 DRAM이 고집적화됨에 따라 점점 짧아지고 있다. 이는 상기 메모리 셀의 전하저장용량이 작아지는 것에 기인한다.
그리고, 상기 셀프-리프레쉬 동작은 셀프-리프레쉬 인에이블 신호가 발생됨에 의하여 인에이블되고, 상기 셀프-리프레쉬 인에이블 신호는 시스템 클럭신호의 주기에 대하여 2n배의 주기로 발생된다. 이는 종래의 셀프-리프레쉬 주기 발생장치로 하여금 상기 메모리 셀의 전하저장 용량의 감소에 따른 적절한 주기로 상기 셀프-리프레쉬 인에이블신호를 발생할 수 없도록 하는 원인이 되었다. 이로 인하여, 상기 셀프-리프레쉬 동작은 필요 이상으로 빠른 주기로 실행되어야 하고, 나아가 상기 DRAM은 불필요한 전력을 소모하여야 했었다. 이러한 종래의 셀프-리프레쉬 주기 발생장치의 문제점들을 첨부한 제1도 및 제2도를 참조하여 상세히 설명하기로 한다.
제1도를 참조하면, 종래의 셀프-리프레쉬 주기 발생장치는 리셋신호(reset) 신호를 공통적으로 입력하고 클럭신호(a1)에 직렬 접속된 제1 내지 제4 이분주 카운터(10 내지 16)를 구비한다.
상기 제1 내지 제4 이분주 카운터(10 내지 16)는 상기 리셋신호(reset)에 의하여 0의 논리값을 갖는 출력신호(b1 내지 e1)가 출력되도록 초기화된다. 그리고, 상기 제1 내지 제4 이분주 카운터(10 내지 16)들은 상기 클럭신호(a1)에 응답하여 상기 클럭신호(a1)의 주기에 비하여 2,4,8 및 16배의 주기를 갖는 제1 내지 제4 카운트신호(b1 내지 e1)를 발생한다.
상기 제1 내지 제4 이분주 카운터(10 내지 16)의 동작으로 인하여, 종래의 셀프-리프레쉬 주기 발생장치는 상기 클럭신호(a1)의 주기에 비하여 2의 배수에 해당하는 주기로만 셀프-리프레쉬 동작을 진입시킬 수 밖에 없다.
예를 들어, 제2도에 도시된 바와 같이 상기 클럭신호(a1)의 주기가 8 μsec라 하면, 상기 제1 내지 제4 이분주 카운트 신호(b1 내지 e1)들의 주기는 16 μsec, 32 μsec, 64 μsec 및 128 μsec를 갖게 된다. 이 경우, 상기 DRAM이 요구하는 상기 셀프-리프레쉬 주기가 48 μsec라고 한다면, 상기 셀프-리프레쉬 동작의 진입을 지정하는 상기 셀프-리프레쉬 인에이블 신호로서 상기 제32 μsec의 주기를 갖는 상기 제2 이분주 카운트 신호(c1)를 이용하여야 한다. 이로 인하여, 상기 DRAM은 필요이상의 빠른 주기로 셀프-리프레쉬 동작을 수행하여야 하고, 나아가 빈번한 셀프-리프레쉬 동작으로 인하여 불필요한 전력의 소모를 감수하여야만 한다.
따라서, 본 발명의 목적은 세분화된 주기를 갖는 카운트 신호를 발생하여 DRAM이 요구하는 주기마다 셀프-리프레쉬 동작을 진행시킬 수 있고, DRAM의 전력소모를 최소화할 수 있는 셀프-리프레쉬 주기 발생장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 셀프-리프레쉬 주기 발생장치는 클럭신호에 대하여 직렬 접속되어, 상기 클럭신호에 비하여 2n배에 해당하는 주기를 갖고 상기 셀프-리프레쉬 인에이블 신호로서 사용될 수 있는 카운트 신호를 각각 발생하는 적어도 2개 이상의 이분주 카운터와, 상기 적어도 2개 이상의 이분주 카운터의 출력신호들에 각각 응답하여 상기 이분주 카운터들의 출력신호들에 비하여 3배의 주기를 갖는 카운트 신호를 각각 발생하여 상기 셀프-리프레쉬 인에이블 신호로서 사용될 수 있도록 하는 적어도 2개 이상의 삼분주 카운터를 구비한다.
이하, 본 발명의 실시예를 첨부한 제3도 내지 제6도를 참조하여 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 셀프-리프레쉬 주기 발생장치를 도시하고, 제4도는 상기 셀프-리프레쉬 주기 발생장치의 각부분에 대한 출력파형을 도시한다.
제3도에 있어서, 상기 셀프-리프레쉬 주기 발생장치는 리셋신호(reset)를 공통적으로 입력하고, 그리고 클럭신호(a2)에 직렬 접속된 제1 내지 제4 이분주 카운터(20 내지 26)를 구비한다. 상기 제1 이분주 카운터(20)는 상기 클럭신호(a2)에 응답하여 상기 클럭신호(a2)에 비하여 2배의 주기를 갖는 제1 카운트 신호(b2)를 발생시킨다. 상기 제2 이분주 카운터(22)는 상기 제1 카운트 신호(b2)에 응답하여 상기 클럭신호(a2)에 비하여 4배의 주기를 갖는 제2 카운트 신호(c2)를 발생시킨다. 상기 제3 이분주 카운터(24)는 상기 제2 카운트 신호(c2)에 응답하여 상기 클럭신호(a2)에 비하여 8배의 주기를 갖는 제3 카운트 신호(d2)를 발생시킨다. 상기 제4 이분주 카운터(26)는 상기 제3 카운트 신호(d2)에 응답하여 상기 클럭신호(a2)에 비하여 16배의 주기를 갖는 제4 카운트 신호(e2)를 발생시킨다.
상기 셀프-리프레쉬 주기 발생장치는 상기 클럭신호(a2)를 입력하는 제1 삼분주 카운터(28)과, 상기 제1 및 제2 이분주 카운터(20,22)로부터의 제1 및 제2 카운트 신호(b2,c2)를 각각 입력하는 제2 및 제3 삼분주 카운터(30,32)를 추가로 구비한다. 상기 제1 삼분주 카운터(28)는 상기 클럭신호(a2)에 응답하여 상기 클럭신호(a2)에 비하여 3배의 주기를 갖는 제5 카운트 신호(f)를 발생한다. 상기 제2 삼분주 카운터(30)는 상기 제1 카운트 신호(b2)에 응답하여 상기 클럭신호(a2)에 비하여 6배의 주기를 갖는 제6 카운트 신호(g)를 발생한다. 상기 제3 삼분주 카운터(32)는 상기 제2 카운트 신호(c2)에 응답하여 상기 클럭신호(a2)에 비하여 12배의 주기를 갖는 제7 카운트 신호(h)를 발생한다. 상기 제5 내지 제7 카운트 신호(f 내지 h)는 공통적으로 1 : 2의 충격계수를 갖는다.
그리고, 상기 제1 내지 제4 이분주 카운터(20 내지 26)과 상기 제1 내지 제3 삼분주 카운터(28 내지 32)는, 상기 리셋신호(reset)가 로우논리를 유지할 경우, 상기 제1 내지 제7 카운트 신호들(b2 내지 e2, f 내지 h)이 모두 로우논리를 유지하도록 초기화된다.
제5도는 제3도에 도시된 3분주 카운터를 상세하게 도시하고, 제6도는 제5도에 도시된 상기 삼분주 카운터의 각부분에 대한 출력 파형을 도시한다. 제5도에 있어서, 상기 삼분주 카운터는 제1 및 제2 노드(S0,S1)에 접속된 제1 단위 카운터(34)와, 상기 제2 노드(S1) 및 제3 노드(S2)의 사이에 접속된 제2 단위 카운터(36)와, 그리고, 상기 제3 및 제1 노드(S2,S0)의 사이에 접속된 제3 단위 카운터(38)를 구비한다.
상기 제1 단위 카운터(34)는 상기 제1 노드(S0)를 제4 노드(S3)에 선택적으로 접속시키기 위한 제1 패스 트랜지스터(P1)와, 상기 제4 노드(S3) 및 제5 노드(S4)의 사이에 직렬 접속된 제1 NAND 게이트(NA1) 및 인버터(15)와, 그리고 상기 제1 NAND 게이트(NA1)와 순환루프를 이루도록 접속된 인버터(14)를 구비한다. 상기 제1 NAND 게이트(NA1)은 리셋신호(reset)를 입력하는 다른 입력단자를 구비하여 상기 리셋신호가 로우논리를 유지할 경우 상기 인버터(15)에 하이 논리의 논리 신호가 공급되도록 한다. 그리고 상기 제1 NAND게이트(NA1)은, 상기 리셋신호(reset)가 하이 논리를 유지할 경우, 상기 인버터(14)와 함께 상기 제4 노드(S3)상의 논리신호를 유지시키는 1비트 기억소자의 기능을 수행한다. 상기 제1 패스 트랜지스터(P1)은 클럭 신호를 포함하는 하위의 카운트 신호(An-1)가 하이 논리를 유지하는 동안에 상기 제1 노드(S0)를 상기 제4 노드(S3)에 접속시킨다.
또한, 상기 제1 단위 카운터(34)는 상기 제5 노드(S4)를 제6 노드(S5)에 선택적으로 접속시키기 위한 제2 패스 트랜지스터(P2)와, 상기 제6 노드(S5) 및 제2 노드(S1)의 사이에 직렬 접속된 두 개의 인버터(16,18)와, 그리고, 상기 인버터(16)과 순환루프를 형성하도록 접속된 인버터(17)를 구비한다. 상기 순환루프의 형태로 접속된 상기 두 개의 인버터(16,17)은 1비트 기억소자의 기능을 수행한다. 그리고, 상기 제2 패스 트랜지스터(P2)는 상기 제1 패스 트랜지스터(P1)와는 달리 상기 하위의 카운트 신호(An-1)가 로우논리를 유지하는 동안, 상기 제5 노드(S4)를 상기 제6 노드(S5)에 접속시킨다.
상기 제2 단위 카운터(36)는 상기 제1 단위 카운터(34)와 동일하게 구성된 제3 및 제4 패스 트랜지스터(P3,P4), 제2 NAND 게이트(NA2) 및 5개의 인버터(19 내지 I13)를 구비한다. 상기 제3 패스 트랜지스터(P2)는 상기 제1 패스 트랜지스터(P3)와, 그리고 상기 제4 패스 트랜지스터(P4)는 상기 제2 패스 트랜지스터(P2)와 동일하게 상기 하위의 카우트 신호(An-1)에 응답한다.
한편, 상기 제3 단위 카운터(38)는 상기 제3 노드(S2)를 제7 노드(S6)에 선택적으로 접속시키기 위한 제5 패스 트랜지스터(P5)와, 상기 제7 노드(S6) 및 제8 노드(S7)의 사이에 직렬 접속된 NOR 게이트(NO1) 및 인버터(I15)와, 그리고 상기 NOR 게이트(NO1)와 순환루프를 이루도록 접속된 인버터(I14)를 구비한다. 상기 NOR 게이트(NO1)는 인버터(12)로부터 반전된 리셋신호를 입력하는 다른 입력단자를 구비하고, 그리고, 상기 반전된 리셋신호가 하이논리를 유지하는 동안에 상기 인버터(I15)에 로우논리의 논리신호를 공급한다. 이와는 달리, 상기 반전된 리셋신호가 로우논리를 유지하는 경우, 상기 NOR 게이트(NO1)는 상기 인버터(I14)와 함께 순환루프를 형성하여 1비트 기억소자의 기능을 수행한다. 그리고, 상기 인버터(12)는 상기 리셋신호(reset)를 반전시키는 기능을 한다. 상기 제5 패스 트랜지스터(P5)는 상기 하위의 카우트 신호(An-1)가 하이논리를 유지하는 동안 상기 제3 노드(S2)를 상기 제7 노드(S6)에 접속시킨다.
그리고, 상기 제3 단위 카운터(38)는 상기 제8 노드(S7)를 제9 노드(S8)에 선택적으로 접속시키기 위한 제6 패스 트랜지스터(P6)와, 상기 제9 노드(S8) 및 상기 제1 노드(S0)의 사이에 직렬 접속된 두 개의 인버터(I16,I8)와, 그리고 상기 인버터(I16)과 순환루프를 형성하도록 접속된 인버터(I17)를 구비한다. 상기 순화루프의 형태로 접속된 상기 두 개의 인버터(I16,I17)은 1비트 기억소자의 기능을 수행한다. 그리고, 상기 제6 패스 트랜지스터(P6)는 상기 제5 패스 트랜지스터(P5)와는 달리 상기 하위의 카운트 신호(An-1)가 로우논리를 유지하는 동안, 상기 제8 노드(S7)를 상기 제9노드(S8)에 접속시킨다.
상기 제1 내지 제6 패스 트랜지스터들(P1 내지 P6)는 각각 병렬 접속된 한 쌍의 PMOS 및 NMOS 트랜지스터로 구성된다. 그리고, 상기 제1, 제3 및 제5 패스 트랜지스터(P1,P3,P5)에 포함된 NMOS 트랜지스터들과 상기 제2, 제4 및 제6 패스 트랜지스터들(P2,P4,P6)에 포함된 PMOS 트랜지스터들은 상기 하위의 카운트 신호(An-1)에 응답한다. 반면에, 상기 제1, 제3 및 제5 패스 트랜지스터들(P1,P3,P5)에 포함된 PMOS 트랜지스터들과 상기 제2, 제4 및 제6 패스 트랜지스터들(P2,P4,P6)에 포함된 NMOS 트랜지스터들은 인버터(I1)를 경유하여 인가되는 반전된 하위의 카운트 신호(An-1)에 응답한다.
또한, 상기 삼분주 카운터는 상기 리셋신호(reset) 및 상기 제1 노드(S0) 상의 논리신호를 입력하는 제3 NAND 게이트(NA3)와, 그리고, 상기 제3 NAND 게이트(NA3)의 출력신호를 반전시키는 인번터(13)를 구비한다. 상기 제3 NAND 게이트(NA3)는 상기 리셋신호(reset)가 로우논리를 유지하는 동안, 하이논리의 논리신호가 상기 인버터(I3)에 공급되도록 한다. 이와는 달리, 상기 리셋신호(reset)가 하이논리를 유지할 경우, 상기 제3 NAND 게이트(NA3)는 상기 제1 노드(S0)상의 논리신호를 반전시킨다. 상기 인버터(I3)는 상기 제3 NAND 게이트(NA3)의 출력신호를 반전시킨다. 그리고, 상기 반전된 상기 제3 NAND 게이트(NA3)의 출력신호가 3분주된 카운트 신호(An)로서 출력된다.
상술한 바와 같이, 본 발명의 셀프-리프레쉬 주기 발생장치는 적어도 2개 이상의 이분주 카운터의 출력신호를 각각 3분주하는 삼분주 카운터를 첨가하여 리프레쉬 주기의 선택폭을 세밀하게 확대시킨다. 이로 인하여, 상기 셀프-리프레쉬 주기 발생장치는 DRAM이 요구하는 주기로 셀프-리프레쉬 동작을 개시시킬 수 있고, 나아가 DRAM의 불필요한 전력 소모를 방지할 수 있다.

Claims (3)

  1. 반도체 메모리 장치에 사용되어 셀프-리프레쉬 동작을 주기적으로 진행시키기 위한 셀프-리프레쉬 인 에이블 신호를 발생하기 위한 셀프-리프레쉬 주기 발생 장치에 있어서, 클럭신호에 대하여 직렬 접속되어, 상기 클럭 신호에 비하여 2n배에 해당하는 주기를 갖고 상기 셀프-리프레쉬 인에이블 신호로서, 사용될 수 있는 카운트 신호를 각각 발생하는 적어도 2개 이상의 이분주 카운터와, 상기 적어도 2개 이상의 이분주 카운터의 출력 신호들에 각각 응답하여 상기 이분주 카운터들의 출력신호들에 비하여 3배의 주기를 갖는 카운트 신호를 각각 발생하여 상기 셀프-리프레쉬 인 에이블 신호로서 사용될 수 있도록 하는 적어도 2개 이상의 삼분주 카운터를 구비한 것을 특징으로 하는 셀프-리프레쉬 주기 발생 장치.
  2. 제1항에 있어서, 상기 클럭 신호에 응답하여 상기 클럭 신호에 비하여 3배의 주기를 갖는 카운트 신호를 발생하여 상기 셀프-리프레쉬 인 에이블 신호로서 사용될 수 있도록 하는 삼분주 카운터를 추가로 구비한 것을 특징으로 하는 셀프-리프레쉬 주기 발생 장치.
  3. 제2항에 있어서, 상기 적어도 3개 이상의 삼분주 카운터들에서 발생되는 상기 카운트 신호들이 1 : 2의 충격계수를 갖는 것을 특징으로 하는 셀프-리프레쉬 주기 발생장치.
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