KR100383882B1 - 주기선택회로 및 이를 이용한 반도체메모리저장장치 - Google Patents

주기선택회로 및 이를 이용한 반도체메모리저장장치 Download PDF

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Abstract

본 발명에 따른 주기선택회로는, 입력신호를 통과시키는 전송게이트 및 표준주기값을 갖는 표준신호를 통과시키는 전송게이트가 제공되는 전송게이트회로, 전송게이트회로에 제공된 전송게이트들 중에서 하나의 전송게이트를 선택하고 선택된 전송게이트를 통과하는 신호를 선택된 신호로서 출력하는 전송게이트선택회로, 및 전송게이트회로에 제공되며, 표준신호를 통과시키는 전송게이트를 강제로 선택하고 표준신호를 선택된 신호로서 지정하는 강제제어신호발생수단을 포함한다.

Description

주기선택회로 및 이를 이용한 반도체메모리저장장치{Cycle selection circuit and semiconductor memory storage using the same}
본 발명은 주기선택회로에 관한 것으로, 보다 상세하게는 리프레쉬타이머의 주기를 변경할 수 있는 주기선택회로에 관한 것이다.
DRAM(Dynamic Random Access Memory)은, 휘발성 메모리라는 특성 때문에 전하들을 메모리셀들상에 유지하기 위한 리프레쉬동작이 필수불가결하다.
리프레쉬동작의 한 유형은, 리프레쉬동작이 DRAM에 제공된 리프레쉬제어단자를 임의의 소정 레벨로 유지한 결과로서 리프레쉬주기시간 내에 내부리프레쉬카운터를 자동적으로 증분시킴으로써 수행되는 셀프리프레쉬동작이다.
셀프리프레쉬동작에 관한 종래기술의 일예가 일본공개특허공보 평5-189960호에 반도체메모리저장장치로 개시되어 있다.
이 문헌에서 개시된 반도체메모리저장장치는, 셀프리프레쉬주기를 조절가능하게 하는 퓨즈 및 퓨즈에 직렬로 연결되는 스위치수단이 제공되는 구성이다.
그러한 구성으로, 소정의 전압을 스위치수단의 제어단자에 인가하여 스위치수단을 오프상태로 함으로써 퓨즈가 단절되는 상태와 동일한 상태를 실현하고, 스위치수단을 온상태로 되돌림으로써 퓨즈가 단절되지 않은 상태를 복원할 수 있다.
이에 더하여, DRAM을 기본구성요소로서 사용하여, 소정의 클럭신호에 따라 동기동작을 수행하는 동기DRAM(SDRAM)이 최근에 개발되었다.
SDRAM에 관한 종래기술의 일예가, 일본공개특허공보 평11-31383호에 반도체메모리저장장치로서 개시되어 있다.
이 문헌에 개시된 반도체메모리저장장치에 의하면, 셀프리프레쉬모드 및 리프레쉬제어회로가 마련된 SDRAM은, SDRAM에 동작주파수에 응답하여 리프레쉬주기를 전환하기 위하여, 외부에서 리프레쉬주기를 선택적으로 전환하기 위한 리프레쉬주기제어신호입력단자가 구비된 구성을 갖는다.
그러한 구성으로, 동작주파수에서의 SDRAM의 최적의 사용은 그 동작주파수에 응답하여 SDRAM의 셀프리프레쉬모드에서 리프레쉬주기를 선택적으로 전환함으로써 실현될 수 있다. 그 결과, SDRAM 등을 포함하는 메모리시스템의 전력소모 및 비지(busy)율의 감소가 달성될 수 있다.
게다가, DRAM의 사양은 칩 내의 메모리셀들의 전하유지시간(tREF)에 따라 분류되고, 반도체메모리저장장치의 조립단계에서 사양을 결정하기 위하여 tREF를 측정하는 예비웨이퍼시험이 수행된다.
예비웨이퍼시험은 셀프리프레쉬타이머주기를 갖는 신호를 그 주기를 가변시키면서 칩 내의 메모리셀들에 보냄으로써 실행된다.
그 결과, 예를 들면 셀프리프레쉬타이머의 주기가 증가되는 경우에도, 셀데이터가 보유될 수 있는 경우, 즉, tREF가 소정 한계 보다 크게 되는 경우, 저전류소비제품들을 위한 사양으로 여겨지고, 이 제품들 중에서 X16 I/O제품들(다비트I/O제품들)이 휴대용 장치용으로 사용된다.
한편, 셀데이터가 보유될 수 없는 경우, 즉 tREF가 소정값 미만인 경우에, 정상적인 전력제품들을 위한 사양으로 여겨지고, 이 제품들 중에서 X4 및 X8 I/O제품들이 전력기계들용으로 사용된다.
더욱이, 예비웨이퍼시험에서 불량메모리셀이 발견되는 경우에, 그 제품은 결함구제(redundancy)절차에 의해 구제된다.
이 방식으로 tREF를 측정하는 예비웨이퍼시험을 수행함으로써, 그 사양들의 분류에 따라 DRAM들이 조립될 수 있다.
그러나, 일본공개특허공보 평5-189960호에 개시된 종래의 반도체메모리저장장치에서는, 퓨즈와 직렬로 연결된 스위치수단의 사용은 타이머주기를 변경하는 것으로 여겨진다.
그 결과, 이 방법에서는, 퓨즈가 단절되기 전에 퓨즈가 단절된 상태와 동일한 상태를 실현하는 것은 가능하지만, 퓨즈가 단절된 후에, 퓨즈가 단절되지 않은 상태와 동일한 상태를 복원하는 것은 불가능하다.
따라서, 메모리셀이 결함구제기법에 의해 구제되더라도, 퓨즈가 단절된 이후에, 결함구제셀에 대한 예비웨이퍼시험을 수행하는 것은 불가능하여, 제품은 때때로 저전류소비제품으로 사용하는 데 부적절한 것으로 결정되어 불량품으로 간주된다.
게다가, 일본공개특허공보 평11-31383호에 개시된 바와 같은 종래의 반도체메모리저장장치의 특징은, 리프레쉬주기가 동작주파수에 응답하여 선택적으로 전환된다는 것이다. 이 장치에서는, 동작주파수에 대응하는 리프레쉬주기는 고정되고, 동작주파수를 갖는 신호들을 발생시키기 위하여 특정전원공급전압레벨이 제공된다고 되어 있다.
그러나, 실제로는, SDRAM등의 범용제품에서 리프레쉬주기가 동작주파수에 응답하여 가변가능한 일은 발생하지 않을 것이다.
게다가, 전술한 문헌은 리프레쉬주기를 외부에서 선택적으로 전환하기 위하여 리프레쉬주기제어신호입력단자가 제공된다고 되어 있다. 그러나, 소형화가 요구되는 장치에서, 외부단자를 새로이 제공하는 것은 구조 또는 생산성 관점에서 바람직하지 않다.
결과적으로, 리프레쉬주기의 변경은, 동작주파수에 따르기보다는 오히려 저전류소비제품의 생산만을 염두에 두고 실행되는 것이 바람직하다.
게다가, DRAM은 메모리셀의 결함이 셀점검을 위한 예비웨이퍼시험에 의해 발견되는 경우에 결함구제기법에 의해 구제된다.
그러나, 구제된 결함구제셀에 대한 점검기능을 갖지 않는 장치의 경우, 구제되는 셀에 의존하여, 장치가 데이터를 보유할 수 없다는 것이 때때로 명백해진다. 그러한 경우에, 장치는 불량품으로 처리된다.
더욱이, 어떤 사양에는 부적절한 것으로 결정되는 칩이 리프레쉬타이머주기를 조절하기 위한 퓨즈가 단절된 후의 다른 사양에 적합하다는 것이 확인되더라도, 칩을 구제하기 위한 수단은 이용가능하지 않았다. 따라서, 그러한 구제수단이 발견된다면, 불량품들의 수가 감소될 수 있고 다양한 사양들의 유연한 처리가 실행가능하게 될 것이다.
본 발명의 목적은, 퓨즈단절 등에 의해 셀프리프레쉬를 위한 타이머주기를 조절하는 회로에, 조절 후의 타이머주기를 표준값으로 복원할 수 있도록 하는 주기선택회로 및 이 주기선택회로를 이용하는 반도체메모리저장장치를 제공하는 것이다.
도 1은 본 발명의 제 1실시예의 구성을 보여주는 블록도;
도 2는 본 발명의 제 2실시예의 구성을 보여주는 블록도;
도 3은 본 발명의 제 3실시예의 구성을 보여주는 블록도; 및
도 4는 본 발명에 따른 주기선택회로를 채용하는 반도체메모리저장장치의 구성을 보여주는 블록도이다.
※도면의 주요부분에 대한 부호의 설명
100 : 주기선택회로 110 : 전송게이트회로
111 : NAND회로 112, 124, 131a, 131b, 141 : 인버터
120 : 전송게이트선택회로 121 : 퓨즈
122 : 커패시터 123 : N-MOS트랜지스터
130 : 1차전송게이트회로 140 : 2차전송게이트회로
200 : 강제제어신호발생수단
300 : 발진회로 400 : 주기변환회로
500 : 셀프리프레쉬회로
본 발명에 따른 주기선택회로에는, 입력신호를 통과시키는 전송게이트 및 표준주기를 갖는 표준신호를 통과시키는 다른 전송게이트로 이루어진 전송게이트회로; 전송게이트회로에 제공된 전송게이트들 중의 하나를 선택하고, 선택된 전송게이트를 통과하는 신호를 선택된 신호로서 지정하는 전송게이트선택회로; 및 표준신호를 통과시키는 전송게이트회로에 제공된 전송게이트를 강제로 선택하고, 표준신호를 선택된 신호로서 지정하고, 선택된 신호들 중의 어느 하나를 출력하는 강제제어신호발생수단이 제공된다.
또, 본 발명에 따른 주기선택회로에는, 개별 입력신호들을 개별적으로 통과시키는 복수개의 전송게이트들가 구비된 1차전송게이트회로; 1차전송게이트회로에 제공된 전송게이트들 중의 하나를 선택하고, 선택된 전송게이트를 통과하는 신호를 1차선택된 신호로 지정하는 전송게이트선택회로; 1차전송게이트회로부터 출력되는 1차선택된 신호를 통과시키는 전송게이트, 및 표준값의 주기를 갖는 표준신호를 통과시키는 전송게이트가 제공되는 2차전송게이트회로; 및 2차전송게이트회로에 제공되며, 디폴트(default)신호를 통과시키는 전송게이트를 강제로 선택하고, 표준신호를 선택된 신호로서 지정하며, 1차선택신호 또는 선택신호중의 어느 하나를 출력하는 강제제어신호발생수단이 제공된다.
본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 첨부된 도면들과 관련하여 본 발명의 다음의 상세한 설명을 참조함으로써 더 명확해질 것이다.
제 1실시예
도 1을 참조하여, 본 발명에 따른 주기선택회로의 제 1실시예를 설명한다.
도 1에서 보여진 것처럼, 주기선택회로(100)에는 전송게이트회로(110) 및 전송게이트선택회로(120)가 제공된다.
이 실시예에서, 표준신호(S1)는 정상적인 전력제품에 채용된 셀프리프레쉬타이머주기에 대응하는 신호이며, 입력신호(S2)는, 셀프리프레쉬타이머주기에 대응하며, 표준신호(S1)의 주기보다 더 길고, 저전력제품에 채용되는 신호이다. 전송게이트회로(110)에는, 표준신호를 통과시키는 전송게이트(TGx), 입력신호(S2)를 통과시키는 전송게이트(TGa), NAND회로(111) 및 인버터(112)가 제공된다.
전송게이트선택회로(120)에는 리프레쉬신호를 결정하는 퓨즈(121), 전송게이트선택회로(120)의 출력레벨을 유지하는 커패시터(122), 퓨즈(121)의 단절시에 출력레벨을 유지하는 N-MOS트랜지스터(123), 및 선택회로의 출력신호(S3)를 출력하는 인버터(124)가 제공된다.
또, 주기선택회로(100)는, 주기선택회로(100)로부터 출력된 출력신호(S4)가 표준신호(S1)와 동일한 주기를 갖도록 하기 위한 강제제어신호(S5)를 발생하는 강제제어신호발생수단(200)에 연결된다
여기서, 전송(transfer)게이트들(TGx 및 TGa)은 각각 N-MOS트랜지스터 및 P-MOS트랜지스터를 병렬로 결합함으로써 형성되고, 또한 각각 트랜스미션게이트 및 아날로그스위치라 일컬어진다.
또한, 강제제어신호발생수단(200)에는, 도면에서 명백히 보여지진 않았지만, 본딩옵션회로가 마련될 수 있다.
본딩옵션회로는, DRAM의 여러 가지 사양들을 다루기 위하여, 조립단계에서, 칩의 GND 및 Vcc의 사양을 결정하는 패드를 접합하는 회로이다.
강제제어신호발생수단(200)에 본딩옵션회로를 제공함에 의해, 퓨즈(121)가 단절된 후에라도 접합방법의 변경을 수반하여 강제제어신호(S5)를 출력함으로써 타이머주기를 변경할 수 있다.
게다가, 강제제어신호발생수단(200)에는, 도면에서는 보여지지 않았지만, 강제제어신호(S5)를 발생시키는 강제신호발생퓨즈가 마련될 수도 있다.
전송게이트선택회로(120)내의 퓨즈(121)가 단절된 후, 조립단계 또는 검사단계에서 타이머주기의 변경이 필요하게 되는 경우, 강제신호발생퓨즈의 단절은,그 단절을 위한 레이저빔들을 제어함으로써 수행될 수 있다.
강제신호발생퓨즈가 제공된 강제제어신호발생수단(200)으로부터 출력되는 강제제어신호(S5)는 통상 "H"레벨이고, 강제신호발생퓨즈가 단절된 후에는 "L"레벨이 된다.
"L"레벨의 강제제어신호(S5)가 출력되는 경우, 표준신호(S1)가 통과하는 전송게이트(TGx)는 전송게이트회로(110)로 선택되고, 주기선택회로(100)의 출력신호(S4)는 표준신호(S1)의 주기와 동일한 주기로 된다.
강제제어신호발생수단(200)에 강제신호발생퓨즈를 제공함에 의해, 전술한 바와 같이, 전송게이트선택회로(120)내의 퓨즈(121)가 단절된 후에도 타이머주기를 변경할 수 있다.
다음, 도 1을 참조하여, 이 실시예의 동작을 설명한다.
전송게이트선택회로(120)의 퓨즈(121)가 단절되지 않은 경우, N-MOS트랜지스터의 소스노드인 절점(A)은 Vcc에 연결되어 있으므로 "H"레벨이 된다. 따라서, 선택회로의 출력신호(S3)는 인버터(124)에 의해 반전됨으로써 "L"레벨이 된다.
이 경우, 절점(A)에서의 전위값이 보증되어, 특히 전위값을 래칭하지 않더라도 문제가 생기지는 않을 것이다
한편, 퓨즈(121)가 단절되는 경우, 절점(A)은 부동(floating)하므로 "L"레벨이 되고, 그 전위값은 보증될 수 없다.
이 경우, 전원공급을 하는 시간에, 절점(A)의 전위는 GND값쪽으로 당겨지고, 전위값이 그 시간에 유지되지 않는다면, 한 종류 이상의 동작노이즈의 영향을 받아 오동작을 일으킬 가능성이 있다. 이런 이유로, N-MOS트랜지스터(123)는 퓨즈(121)가 단절되는 경우에 절점(A)의 전위레벨을 보증하여 방금 언급한 가능성을 회피한다.
이런 식으로, 선택회로의 출력신호(S3)는 퓨즈(121)가 단절되는 경우에 "H"레벨이 된다.
다음, 주기선택회로(100)의 내부동작을 설명한다.
우선, 표준값의 주기를 갖는 표준신호(S1)가 전송게이트회로(110)의 전송게이트(TGx)에 입력된다. 게다가, 일정한 주기를 갖는 입력신호(S2)가 전송게이트(TGa)에 입력된다.
강제제어신호발생수단(200)으로부터 출력되는 강제제어신호(S5)는 통상 "H"레벨이다.
여기서, 전송게이트선택회로(120)내의 퓨즈(121)가 단절되지 않은 경우, "L"레벨의 선택회로출력신호(S3)는 전송게이트선택회로(120)로부터 출력된다. 선택회로출력신호(S3)는 NAND회로(111) 및 인버터(112)를 거쳐 전송게이트들(TGx 및 TGa)에 의해 전송게이트회로(110)에 수신된다. 이런 식으로, TGx는 전송게이트들(TGx 및 TGa) 중에서 선택된다.
한편, 퓨즈(121)가 단절되는 경우, 전송게이트선택회로(120)는 "H"레벨의 선택회로출력신호(S3)를 출력하고, 전송게이트들(TGx 및 TGa) 중의 TGa는 전송게이트회로(110)에서 선택된다.
주기선택회로(100)의 출력신호(S4)의 주기는 전송게이트(TGx)가 선택될 때의 표준신호(S1)의 주기와 동일한 주기를 가지며, 전송게이트(TGa)가 선택될 때의 입력신호(S2)의 주기와 동일한 주기를 갖는다.
"L"레벨의 강제제어신호(S5)가 강제제어신호발생수단(200)으로부터 나중에 출력되는 경우, 전송게이트(TGx)는 퓨즈(121)가 단절되는지 여부에 관계없이 선택되고, 출력신호(S4)의 주기는 표준신호(S1)의 주기와 동일한 주기를 갖는다.
이와 같이, 타이머주기는 타이머주기의 변경을 위한 퓨즈의 단절에 의해 선택될 수 있다.
강제제어신호발생수단(200)을 주기선택회로(100)에 포함하는 구성에 의해, 타이머주기는 퓨즈가 단절된 이후에도 조립단계에서의 접합방법의 변경을 수반하여, 표준값으로 복원될 수 있다. 따라서, tREF는 감소될 수 있고 기기는 정상적인 전력제품으로서 구제될 수 있다.
제 2실시예
다음, 도 2를 참조하여, 본 발명에 따른 주기선택회로의 제 2실시예를 설명한다.
도 2는 주기선택회로의 제 2실시예의 구성을 보여주는 블록도이다.
도 2에서, 도 1의 구성요소들과 동일한 구성요소들에는 동일한 부호들이 주어지고 그에 대한 상세한 설명을 생략한다.
도 2에서 보여진 것처럼, 주기선택회로(100)에는 전송게이트회로(110) 및 전송게이트선택회로(120)가 제공된다.
전송게이트회로(110)에는, 전송게이트(TGx), 두 개 이상의 입력신호들(S2a 및 S2b)을 개별적으로 통과시키는 두 개 이상의 전송게이트들(TG; TGa 및 TGb), NAND회로(111), 인버터(112), 및 두 개 이상의 입력신호들(S2a 및 S2b) 중에서 하나를 선택하는 입력신호스위칭수단(113a 및 113b)이 제공된다.
게다가, 주기선택회로(100)는 표준신호(S1)를 통과시키는 전송게이트(TGx)를 선택하기 위한 강제제어신호(S5)를 출력하는 강제제어신호발생수단(200)에 연결된다.
도 2에서는, 두 개의 전송게이트들(TG; TGa 및 TGb)을 갖는 경우가 도시되나, 본 발명은 두 게이트들을 갖는 경우로 한정되는 것은 아니다. 그러나, 설명의 편이를 위해, 두 전송게이트들(TG)를 갖는 경우가 여기에 채용된다.
입력신호스위칭수단(113a 및 113b)은 TGx와는 다른 전송게이트가 선택되는 경우에 전송게이트들(TGa 및 TGb)중의 어느 하나를 선택하기 위한 수단이다.
선택은, 예비웨이퍼시험에서 리프레쉬동작을 수행하는 셀프리프레쉬회로 등과 연결된 입력신호스위칭수단(113a 및 113b)에 의해 수행되고, 주기선택회로(100)로 입력되는 고(high)주기신호들을 순차적으로 선택한다.
전송게이트(TGx)가 전송게이트선택회로(120) 또는 강제제어신호발생수단(200)에 의해 선택되는 경우, 동일한 신호가 전송게이트들(TGa 및 TGb) 둘 다의 선택을 금지하도록 전송게이트들(TGa 및 TGb)에 전송된다.
다음, 도 2를 참조하여, 이 실시예의 동작을 설명한다.
우선, 강제제어신호발생수단(200)으로부터 출력된 강제제어신호(S5)는 통상 "H"레벨이다.
전송게이트선택회로(120)내의 퓨즈(121)가 단절되지 않은 경우, "L"레벨의 선택회로출력신호(S3)가 전송게이트선택회로(120)로부터 출력된다. 선택회로출력신호(S3)가 NAND회로(111) 및 인버터(112)를 거쳐 전송게이트(TGx) 및 입력신호스위칭수단(113a 및 113b)으로 전송된다.
이 경우, 전송게이트(TGx)는 선택회로출력신호(S3)가 "L"레벨이므로 선택된다. 즉, 출력신호(S4)의 주기는 표준신호(S1)의 주기와 동일하다.
한편, 선택회로출력신호(S3)를 수신하는 입력신호스위칭수단(113a 및 113b)은 동일한 신호를 전송게이트들(TGa 및 TGb) 둘 다에 전송한다. 그렇게 함으로써, 전송게이트들(TGa 및 TGb) 둘 다가 선택되지는 않을 것이다.
전송게이트선택회로(120)내의 퓨즈(121)가 단절되는 경우, 선택회로출력신호(S3)는 "H"레벨이 된다. 결과적으로, 선택회로출력신호(S3)를 수신하는 입력신호스위칭수단들(113a 및 113b)은 퓨즈(121)가 단절되었던 시간에 선택되었던 전송게이트들(TGa 및 TGb)을 선택한다. 이 사실로부터, 출력신호(S4)의 주기는 전송게이트들(TGa 또는 TGb) 중에서 선택된 전송게이트(TG)를 통과하는 입력신호(S2a 또는 S2b))의 주기와 동일하게 된다.
전송게이트(TGx)는 이 경우에 선택되지 않을 것이라는 점을 유의해야 한다.
게다가, "L"레벨의 강제제어신호(S5)가 강제제어신호발생수단(200)으로부터 출력되는 경우, 전송게이트(TGx)가 선택된다. 따라서, 입력신호스위칭수단(113a 및 113b)은 동일한 신호를 전송게이트들(TGa 및 TGb)에 전송하여 이 전송게이트들(TGa 및 TGb)의 선택을 금지시킨다.
이 때 출력신호(S4)의 주기는 표준신호(S1)의 주기와 동일하다.
이런 식으로, 복수개의 전송게이트들(TG)이 제공되는 구성을 채택함으로써, 복수개의 입력신호들 중에서 한 신호를 선택하고 퓨즈가 단절된 후의 타이머주기를 표준값으로 복원할 수 있다.
제 3실시예
다음, 도 3을 참조하여, 본 발명에 따른 주기선택회로의 제 3실시예를 설명한다.
도 3은 주기선택회로의 제 3실시예의 구성을 보여주는 블록도이다.
도 3에서, 도 1 및 도 2의 구성요소들과 동일한 구성요소들에는 동일한 부호들이 주어지고 그에 대한 상세한 설명을 생략한다.
도 3에서 보여진 것처럼, 주기선택회로(100)에는 전송게이트선택회로(120), 1차전송게이트회로(130) 및 2차전송게이트회로(140)가 제공된다.
여기서, 1차전송게이트회로(130)에는 입력신호(S1)를 통과시키는 전송게이트(TGa), 입력신호(S2)를 통과시키는 전송게이트(TGb), 전송게이트선택회로(120)로부터 출력되는 선택회로출력신호(S3)를 제어하는 인버터(131a), 및 인버터(131a)의 출력을 반전시키고 그 결과를 각각의 전송게이트들(TGa 및 TGb)에 전송하는 인버터(131b)가 제공된다.
또, 도 3에서, 1차전송게이트회로(130)로 입력하는 신호들의 수는 두 개(S2a 및 S2b)로 설명되지만 두 개로 한정되지는 않는다. 세 개 이상의 입력신호들이 존재하는 경우, 회로구성은 도 2에서의 전송게이트회로(110)와 유사한 방식으로 실현될 수 있다.
또, 2차전송게이트회로(140)에는, 1차전송게이트회로(130)로부터 출력된 1차출력신호(S6)를 통과시키는 전송게이트(TGw), 및 표준신호(S1)를 통과시키는 전송게이트(TGx)가 제공된다.
또, 주기선택회로(100)는, 주기선택회로(100)의 출력신호(S4)의 주기가 표준신호(S2)의 주기와 동일하게 되도록 하는 강제제어신호(S5)를 발생하는 강제제어신호발생수단(200)에 연결된다. 이 때문에, 2차전송게이트회로(140)에는, 강제제어신호발생수단(200)으로부터 출력된 강제제어신호(S5)를 제어하기 위한 인버터(141)가 제공된다.
더욱이, 강제제어신호발생수단(200)에는 본딩옵션회로 또는 강제제어신호를 발생하는 퓨즈가 제공될 수 있다.
다음, 도 3을 참조하여, 이 실시예의 동작을 설명한다.
우선, 전송게이트선택회로(120)내의 퓨즈(121)가 단절되지 않는 경우, "L"레벨의 선택회로출력신호(S3)가 출력된다.
선택회로출력신호(S3)는 1차전송게이트회로(130)로 입력되고, 인버터들(131a 및 131b)을 거쳐 전송게이트들(TGa 및 TGb)로 전송된다. 여기서, 전송게이트(TGa)는 선택회로출력신호(S3)가 "L"레벨이므로 선택된다. 따라서, 1차전송게이트회로(130)로부터 출력된 1차출력신호(S6)의 주기는 전송게이트(TGa)를 통과하는 입력신호(S2)의 주기와 동일한 주기를 갖는다.
한편, 전송게이트선택회로(120)의 퓨즈(121)가 단절되는 경우, 선택회로출력신호(S3)는 "H"레벨이 된다. 결과적으로, 1차전송게이트회로(130)에서, 전송게이트(TGb)가 선택되고, 1차출력신호(S6)의 주기는 전송게이트(TGb)를 통과하는 입력신호(S2)의 주기와 동일하게 된다.
2차전송게이트회로(140)에서, 1차전송게이트회로(130)로부터 출력된 1차출력신호(S6)는 전송게이트(TGw)로 입력되고, 표준신호(S1)는 전송게이트(TGx)로 입력된다.
여기서, 강제제어신호발생수단(200)으로부터 출력된 강제제어신호(S5)는 통상 "H"레벨이고, 인버터(141)를 거쳐 전송게이트들(TGw 및 TGx)로 전송된다.
"H"레벨의 전송된 강제제어신호(S5)를 수신함으로써, 전송게이트들(TGw 및 TGx) 중에서 TGw가 선택되고, 주기선택회로(100)의 출력신호(S4)의 주기는 1차출력신호(S6)의 주기와 동일한 주기가 된다.
"L"레벨의 강제제어신호(S5)가 강제제어신호발생수단(200)으로부터 나중에 출력되는 경우에, 전송게이트(TGx)가 선택되고, 출력신호(S4)의 주기는 표준신호(S1)의 주기와 동일하게 된다.
전술한 바와 같이, 전송게이트(TG)가 1차 및 2차 구성요소들로 이루어지도록 구성함으로써, 전송게이트선택회로에 의해 복수개의 입력신호들을 선택하고 퓨즈가 단절된 후의 타이머주기를 표준값의 주기로 복원할 수 있다.
다음, 본 발명에 따른 주기선택회로를 사용하는 반도체메모리저장장치의 구성을 보여주는 도 4를 참조하여 설명한다.
도 4에서 보여진 것처럼, 반도체메모리저장부(10)는, 소정 주기의 기본신호를 출력하는 발진회로(300), 발진회로(300)로부터 출력된 기본신호를 수신함으로써 기본신호의 주기의 정배수인 주기를 갖는 고주기신호를 출력하는 주기변환회로(400), 주기변환회로(400)로부터 출력된 고주기신호를 입력하는 주기선택회로(100), 및 주기선택회로(100)로부터 출력된 선택신호를 입력함으로써 셀프리프레쉬를 수행하는 셀프리프레쉬회로(500)로 구성된다.
여기서, 주기선택회로(100)는 제 1 내지 제 3실시예들에서 설명된 주기선택회로(100)들 중의 어느 하나이다.
또, 주기선택회로(100)는 주기변환회로(400)로부터 출력된 고주기신호인 입력신호, 및 표준값의 주기를 갖는 표준신호를 입력받고, 입력신호 및 표준신호 중의 하나를 선택하여, 선택된 신호인 출력신호를 셀프리프레쉬회로(500)로 출력한다.
여기서, 주기선택회로(100)로 입력된 고주기신호의 수는 하나 또는 두 개 이상일 수 있다.
전술한 바와 같이, 주기선택회로(100)를 리프레쉬동작을 필요로 하는 반도체메모리저장부(10)에 제공함으로써, 주기선택회로(100) 내의 타이머주기변환을 위한 퓨즈(121)가 단절된 후에도 본딩옵션회로 등을 통해 신호를 입력함으로써, 타이머주기를 표준값으로 복원할 수 있다.
다시 말하면, 예비웨이퍼시험에 의해 불량품으로 간주되는 반도체메모리저장부는 기기의 타이머주기를 표준주기값으로 복원함으로써 정상적인 전력제품으로서 구제될 수 있다.
전술한 본 발명의 실시예들에서, 표준신호(S1)의 주기는 입력신호(S2) 등의 주기보다 작은 것으로 가정되며, 즉 신호(S1)는 정상적인 전력제품을 위한 신호가 되는 것으로 가정된다. 그러나, 저전력제품들의 수가, 예를 들면, 제조공정들의 향상으로 인하여 증가하는 경우, 반대로, 입력신호(S2)의 주기보다 더 큰 주기를 갖는 저전력제품을 위한 신호가 표준신호(S1)로서 채택될 수 있다.
본 발명은 구체적인 실시예들을 참조하여 설명되었으나, 이 설명은 한정하는 의미로 의도된 것은 아니다. 개시된 실시예들의 다양한 변형들은 본 발명의 설명을 참조함에 의해 당해기술의 숙련자에게는 명백해질 것이다. 그러므로, 첨부된 청구항들이 본 발명의 진정한 정신 내에서 속하는 어떠한 변형들 또는 실시예들을 포함할 수 있음이 이해된다.
이상 상술한 바와 같이, 본 발명의 주기선택회로에 의하면, 셀프리프레쉬의 타이머주기가, 예를 들면, 퓨즈의 단절에 의해 조절가능한 회로에서, 조절후의 타이머주기는 본딩옵션회로 등으로부터 출력된 신호를 사용하여 표준값으로 복원될 수 있다.
또, 본 발명의 주기선택회로를 사용하는 반도체메모리저장장치에 의하면, 주기선택회로를 사용하여 타이머주기를 표준값으로 복원함으로써, 타이머주기변환을 위한 퓨즈가 단절된 후에, 예비웨이퍼시험에서 결함이 있거나 저전력제품에 적합하지 않다고 결정된 기기를 정상적인 전력제품으로 구제할 수 있다.

Claims (12)

  1. 주기선택회로에 있어서,
    입력신호를 통과시키는 전송게이트 및 표준값의 주기를 갖는 표준신호를 통과시키는 전송게이트가 마련되는 전송게이트회로;
    상기 전송게이트회로에 마련된 전송게이트들 중의 하나를 선택하는 신호를 발생하여, 상기 전송게이트회로가 선택된 전송게이트를 통과하는 신호를 주기선택신호로서 출력하게 하는 전송게이트선택회로; 및
    상기 전송게이트회로를 위하여 마련된 강제제어신호발생수단으로서, 상기 표준신호를 통과시키는 전송게이트를 강제로 선택하는 강제제어신호를 발생하여 상기 전송게이트회로가 표준신호를 주기선택신호로서 출력하게 하는 강제제어신호발생수단을 포함하는 주기선택회로.
  2. 제 1항에 있어서, 상기 전송게이트회로에는, 개별 입력신호들을 개별적으로 통과시키는 복수개의 전송게이트들, 및 표준값의 주기를 갖는 표준신호를 통과시키는 전송게이트가 마련되는 주기선택회로.
  3. 제 1항에 있어서, 상기 강제제어신호발생수단은 본딩옵션회로가 포함되는 주기선택회로.
  4. 제 1항에 있어서, 상기 강제제어신호발생수단에는 퓨즈가 마련되는 주기선택회로.
  5. 제 1항에 있어서, 상기 표준신호는 상기 입력신호의 주기보다 작은 주기를 갖는 주기선택회로.
  6. 제 1항에 있어서, 상기 표준신호는 상기 입력신호의 주기보다 큰 주기를 갖는 주기선택회로.
  7. 주기선택회로에 있어서,
    개별 입력신호들을 개별적으로 통과시키는 복수개의 전송게이트들이 마련된 1차전송게이트회로;
    상기 1차전송게이트회로에 마련된 전송게이트들 중의 하나를 선택하는 신호를 발생하여, 상기 제1차전송게이트회로가 선택된 전송게이트를 통과하는 신호를 1차선택신호로서 출력하게 하는 전송게이트선택회로;
    상기 1차전송게이트회로부터 출력되는 1차선택신호를 통과시키는 전송게이트, 및 표준주기값을 갖는 표준신호를 통과시키는 전송게이트가 마련되는 2차전송게이트회로; 및
    상기 2차전송게이트회로를 위해 마련되는 강제제어신호발생수단으로서, 상기 표준신호를 통과시키는 전송게이트를 강제로 선택하는 강제제어신호를 발생하여, 상기 2차전송게이트회로가 표준신호를 주기선택신호로서 출력하게 하는 강제제어신호발생수단을 포함하는 주기선택회로.
  8. 제 7항에 있어서, 상기 강제제어신호발생수단에는 본딩옵션회로가 마련되는 주기선택회로.
  9. 제 7항에 있어서, 상기 강제제어신호발생수단에는 퓨즈가 마련되는 주기선택회로.
  10. 제 7항에 있어서, 상기 표준신호는 상기 입력신호의 주기보다 작은 주기를 갖는 주기선택회로.
  11. 제 7항에 있어서, 상기 표준신호는 상기 입력신호의 주기보다 큰 주기를 갖는 주기선택회로.
  12. 반도체메모리저장장치에 있어서,
    개별 입력신호들을 개별적으로 통과시키는 복수개의 전송게이트들이 마련된 1차전송게이트회로; 상기 1차전송게이트회로에 마련된 전송게이트들 중의 하나를 선택하는 신호를 발생하여, 상기 제1차전송게이트회로가 선택된 전송게이트를 통과하는 신호를 1차선택신호로서 출력하게 하는 전송게이트선택회로; 상기 1차전송게이트회로부터 출력된 1차선택신호를 통과시키는 전송게이트, 및 표준주기값을 갖는 표준신호를 통과시키는 전송게이트가 마련된 2차전송게이트회로; 및 상기 2차전송게이트회로를 위해 마련되는 강제제어신호발생수단로서, 상기 표준신호를 통과시키는 전송게이트를 강제로 선택하는 강제제어신호를 발생하여 상기 2차전송게이트회로가 표준신호를 주기선택신호로서 출력하게 하는 강제제어신호발생수단을 구비한 주기선택회로;
    소정의 주기를 갖는 기본신호를 출력시키는 발진회로;
    상기 발진회로로부터 출력된 기본신호를 상기 기본신호주기의 정배수인 주기를 갖는 고주기신호로 변환하여, 그 결과를 상기 주기선택회로로 출력하는 주기변환회로; 및
    상기 주기선택회로로부터 출력되는 선택신호를 입력받아 셀프리프레쉬동작을 수행하는 셀프리프레쉬회로를 포함하는 반도체메모리저장장치.
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