JPH05166398A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ダイナミック型メモリセルの情報蓄積キャパ
シタのプレート電極に供給されるプレート電圧をメモリ
セルの微小読み出し信号に匹敵する微小レベルで切り換
えうる擬似スタティック型ＲＡＭ等を実現する。 【構成】 ダイナミック型メモリセルの情報蓄積キャパ
シタのプレート電極にプレート電圧ＶＰＬを供給するプ
レート電圧発生回路ＶＰＬＧに、所定の基準プレート電
圧ＨＶＣを形成する電圧発生回路ＶＧ２と、基準プレー
ト電圧ＨＶＣより微小レベルΔＶだけ高い試験プレート
電圧ＨＶＣ＋ΔＶあるいはΔＶだけ低い試験プレート電
圧ＨＶＣ−ΔＶを形成する電圧発生回路ＶＧ１及びＶＧ
３と、内部制御信号ＴＭ、ＴＨ、ＴＬ、外部から供給さ
れるテスト制御信号ＴＦ１及びＴＦ２に従って基準プレ
ート電圧ＨＶＣ、試験プレート電圧ＨＶＣ＋ΔＶ、ＨＶ
Ｃ−ΔＶを選択するプレート電圧選択回路ＶＰＳＬとを
設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、プレート電圧発生回路を備える擬似スタテ
ィック型ＲＡＭ（ランダムアクセスメモリ）等に利用し
て特に有効な技術に関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴからなるダイナミック型メモリセルが格子状
に配置されてなるメモリアレイと、回路の電源電圧の二
分の一の電位とされるプレート電圧を形成して情報蓄積
キャパシタのプレート電極に供給するプレート電圧発生
回路とを具備するダイナミック型ＲＡＭがある。また、
このようなダイナミック型ＲＡＭを基本として構成さ
れ、通常のスタティック型ＲＡＭと互換性を有する擬似
スタティック型ＲＡＭがある。

【０００３】一方、ダイナミック型ＲＡＭ及び擬似スタ
ティック型ＲＡＭ等のウェハ状態での機能試験を効率的
に行う一つの手段として、プレート電圧発生回路により
形成されるプレート電圧に代えて任意の試験プレート電
圧を情報蓄積キャパシタのプレート電極に供給するため
のテストパッドを設ける方法が提案されている。

【０００４】試験プレート電圧を供給するためのテスト
パッドを備えるダイナミック型ＲＡＭについて、例え
ば、特開昭６２−１２１９９５号に記載されている。

【０００５】

【発明が解決しようとする課題】従来の擬似スタティッ
ク型ＲＡＭ等において、プレート電圧を固定した状態で
メモリセルやビット線の層間又は線間リークを検出する
ためにはいわゆるロングサイクルテストが必要となり、
そのテスト所要時間は擬似スタティック型ＲＡＭ等の大
容量化にともなって増大の一途である。これに対処する
ため、上記に記載されるようなテストパッドを介して任
意の試験プレート電圧を供給することによってメモリセ
ルの読み出し信号レベルを制御し、リークテストの所要
時間を縮小することが考えられる。しかし、メモリセル
の読み出し信号自体が極めて小さなものである上に、テ
ストパッドを介して外部から供給される試験プレート電
圧と内部回路によって形成されかつ増幅動作の基準電位
となるビット線のイコライズレベルとのレベル差をメモ
リセルの微小読み出し信号に匹敵する小さな値に設定す
ることは至難の技であり、所望の検出率を得るまでには
至らない。

【０００６】この発明の目的は、プレート電圧をダイナ
ミック型メモリセルの微小読み出し信号に匹敵する微小
レベルで切り換えうる擬似スタティック型ＲＡＭ等の半
導体記憶装置を提供することにある。この発明の他の目
的は、擬似スタティック型ＲＡＭ等のリークテストの検
出率を高めつつその所要時間を縮小し、擬似スタティッ
ク型ＲＡＭ等の試験工数を削減することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型メモリセルの
情報蓄積キャパシタのプレート電極にプレート電圧を供
給するプレート電圧発生回路に、所定の基準プレート電
圧を形成する第１の電圧発生回路と、この基準プレート
電圧をもとに基準プレート電圧より微小レベルだけ高い
第１の試験プレート電圧を形成する第２の電圧発生回路
ならびに微小レベルだけ低い第２の試験プレート電圧を
形成する第３の電圧発生回路と、外部から供給される第
１及び第２のテスト制御信号に従って選択的に上記基準
プレート電圧あるいは第１又は第２の試験プレート電圧
を伝達するプレート電圧選択回路とを設ける。

【０００９】

【作用】上記手段によれば、ダイナミック型メモリセル
の情報蓄積キャパシタのプレート電極に供給されるプレ
ート電圧を、その微小読み出し信号に匹敵する微小レベ
ルで選択的にかつ精度良く切り換えることができる。そ
の結果、メモリセル又はビット線等の層間又は線間リー
クに関するリークテストの検出率を高めつつ、その所要
時間を縮小できるため、プレート電圧発生回路を備える
擬似スタティック型ＲＡＭ等の試験工数を大幅に削減で
きる。

【００１０】

【実施例】図１には、この発明が適用された擬似スタテ
ィック型ＲＡＭ（ＰＳＲＡＭ）の一実施例のブロック図
が示されている。また、図２には、図１の擬似スタティ
ック型ＲＡＭに含まれるメモリアレイＭＡＲＹ及びセン
スアンプＳＡの一実施例の回路図が示されている。これ
らの図をもとに、まずこの実施例の擬似スタティック型
ＲＡＭの概要について説明する。なお、図２の回路素子
ならびに図１の各ブロックを構成する回路素子は、公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上に形成される。また、以下の
回路図において、そのチャネル（バックゲート）部に矢
印が付されるＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）はＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。

【００１１】図１において、この実施例の擬似スタティ
ック型ＲＡＭは、半導体基板面の大半を占めて配置され
るメモリアレイＭＡＲＹをその基本構成とする。メモリ
アレイＭＡＲＹは、図２に示されるように、同図の垂直
方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗ
ｍと、水平方向に平行して配置されるｎ＋１組の相補ビ
ット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビットＢ
０と反転ビット線Ｂ０Ｂとをあわせて相補ビット線Ｂ０
＊のように＊を付して表す。また、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号又は
反転信号線等については、その名称の末尾にＢを付して
表す。以下同様）とを含む。これらのワード線及び相補
ビット線の交点には、情報蓄積キャパシタＣｓ及びアド
レス選択ＭＯＳＦＥＴＱｍからなる（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルが格子状に配置され
る。

【００１２】メモリアレイＭＡＲＹの同一の行に配置さ
れるｎ＋１個のダイナミック型メモリセルのアドレス選
択ＭＯＳＦＥＴＱｍのドレインは、相補ビット線Ｂ０＊
〜Ｂｎ＊の非反転又は反転信号線に所定の規則性をもっ
て交互に結合される。また、メモリアレイＭＡＲＹの同
一の列に配置されるｍ＋１個のダイナミック型メモリセ
ルのアドレス選択ＭＯＳＦＥＴＱｍのゲートは、対応す
るワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。メモ
リアレイＭＡＲＹを構成するすべてのダイナミック型メ
モリセルの情報蓄積キャパシタＣｓのプレート電極に
は、プレート電圧発生回路ＶＰＬＧから所定のプレート
電圧ＶＰＬが共通に供給される。

【００１３】プレート電圧発生回路ＶＰＬＧには、タイ
ミング発生回路ＴＧから内部制御信号ＴＭならびにＴＨ
及びＴＬが供給される。このうち、内部制御信号ＴＭ
は、擬似スタティック型ＲＡＭがメモリセル又は相補ビ
ット線等の層間又は線間リークを検出するためのリーク
テストモードとされる間、ハイレベルとされる。また、
内部制御信号ＴＨ及びＴＬは、上記リークテストモード
においてプレート電圧ＶＰＬの電位を所定の微小レベル
だけ高くし又は低くしたい場合に、それぞれ選択的にハ
イレベルとされる。この実施例において、擬似スタティ
ック型ＲＡＭのリークテストモードは、特に制限されな
いが、テスト制御信号ＴＦ１（第１のテスト制御信号）
が回路の電源電圧を超える所定の高電圧とされることに
よって選択的に指定され、このリークテストモードにお
けるプレート電圧ＶＰＬの切り換え後の電位は、テスト
制御信号ＴＦ２（第２のテスト制御信号）の論理レベル
に従って選択的に指定される。

【００１４】プレート電圧発生回路ＶＰＬＧは、後述す
るように、３個の電圧発生回路ＶＧ１〜ＶＧ３と、これ
らの電圧発生回路により形成される定電圧を内部制御信
号ＴＭならびにＴＨ及びＴＬに従って選択的に伝達する
プレート電圧選択回路ＶＰＳＬとを含む。このうち、電
圧発生回路ＶＧ２は、その電位が回路の電源電圧の二分
の一とされる基準プレート電圧ＨＶＣを形成し、電圧発
生回路ＶＧ１及びＶＧ３は、上記基準プレート電圧ＨＶ
Ｃより所定の微小レベルΔＶだけ高い又は低い試験プレ
ート電圧ＨＶＣ＋ΔＶ又はＨＶＣ−ΔＶを形成する。一
方、プレート電圧選択回路ＶＰＳＬは、内部制御信号Ｔ
Ｍがロウレベルとされるとき、電圧発生回路ＶＧ２によ
り形成される基準プレート電圧ＨＶＣをプレート電圧Ｖ
ＰＬとしてメモリアレイＭＡＲＹに伝達する。また、内
部制御信号ＴＭがハイレベルとされかつ内部制御信号Ｔ
Ｈがハイレベルとされるとき、電圧発生回路ＶＧ１によ
り形成される試験プレート電圧ＨＶＣ＋ΔＶをプレート
電圧ＶＰＬとして伝達し、内部制御信号ＴＭがハイレベ
ルとされかつ内部制御信号ＴＬがハイレベルとされると
き、電圧発生回路ＶＧ３により形成される試験プレート
電圧ＨＶＣ−ΔＶをプレート電圧ＶＰＬとして伝達す
る。なお、電圧発生回路ＶＧ２により形成される基準プ
レート電圧ＨＶＣは、相補ビット線Ｂ０＊〜Ｂｎ＊のイ
コライズレベルとしてセンスアンプＳＡにも供給され
る。プレート電圧発生回路ＶＰＬＧの具体的な構成及び
動作については、後で詳細に説明する。

【００１５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＤＧが供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＬが供
給される。

【００１６】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗ
ｍを択一的にハイレベルの選択状態とする。一方、Ｘア
ドレスバッファＸＢは、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを
内部制御信号ＸＬに従って取り込み・保持するととも
に、これらのＸアドレス信号をもとに内部アドレス信号
Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給
する。

【００１７】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合される。センスアンプＳＡは、図２
に例示されるように、メモリアレイＭＡＲＹの相補ビッ
ト線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単
位回路を備える。センスアンプの各単位回路は、Ｐチャ
ンネルＭＯＳＦＥＴＱ１１及びＮチャンネルＭＯＳＦＥ
ＴＱ１あるいはＰチャンネルＭＯＳＦＥＴＱ１２及びＮ
チャンネルＭＯＳＦＥＴＱ２からなる一対のＣＭＯＳイ
ンバータが交差結合されてなる単位増幅回路と、直並列
形態とされる３個のＮチャンネルＭＯＳＦＥＴＱ３〜Ｑ
５からなるビット線イコライズ回路と、一対のスイッチ
ＭＯＳＦＥＴＱ６及びＱ７とをそれぞれ含む。

【００１８】このうち、センスアンプＳＡの各単位増幅
回路を構成するＰチャンネルＭＯＳＦＥＴＱ１１及びＱ
１２のソースはコモンソース線ＳＰに共通結合され、Ｎ
チャンネルＭＯＳＦＥＴＱ１及びＱ２のソースはコモン
ソース線ＳＰに共通結合される。また、各ビット線イコ
ライズ回路を構成するＭＯＳＦＥＴＱ３〜Ｑ５のゲート
には、タイミング発生回路ＴＧから内部制御信号ＰＣが
供給され、ＭＯＳＦＥＴＱ３及びＱ４の共通結合された
ソース及びドレインには、上記プレート電圧発生回路Ｖ
ＰＬＧからイコライズレベルすなわち基準プレート電圧
ＨＶＣが供給される。さらに、各対のスイッチＭＯＳＦ
ＥＴＱ６及びＱ７のゲートはそれぞれ共通結合され、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号Ｙ
Ｓ０〜ＹＳｎがそれぞれ供給される。ここで、コモンソ
ース線ＳＰ及びＳＮには、擬似スタティック型ＲＡＭが
選択状態とされるとき、所定のタイミングで回路の電源
電圧又は接地電位が選択的に供給され、内部制御信号Ｐ
Ｃは、擬似スタティック型ＲＡＭが非選択状態とされる
間、ハイレベルとされる。

【００１９】センスアンプＳＡの各単位増幅回路は、擬
似スタティック型ＲＡＭが選択状態とされコモンソース
線ＳＰ及びＳＮに回路の電源電圧及び接地電位が供給さ
れることで、選択的にかつ一斉に動作状態とされる。こ
の動作状態において、各単位増幅回路は、メモリアレイ
ＭＡＲＹの選択されたワード線に結合されるｎ＋１個の
メモリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ＊を
介して出力される微小読み出し信号を増幅し、ハイレベ
ル又はロウレベルの２値読み出し信号とする。一方、セ
ンスアンプＳＡの各ビット線イコライズ回路を構成する
ＭＯＳＦＥＴＱ３〜Ｑ５は、擬似スタティック型ＲＡＭ
が非選択状態とされ内部制御信号ＰＣがハイレベルとさ
れることで選択的にオン状態となり、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信
号線を短絡して、基準プレート電位ＨＶＣのようなレベ
ルにイコライズする。各対のスイッチＭＯＳＦＥＴＱ６
及びＱ７は、対応するビット線選択信号ＹＳ０〜ＹＳｎ
がハイレベルとされることで選択的にオン状態となり、
メモリアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜
Ｂｎ＊と相補共通データ線ＣＤ＊とを選択的に接続状態
とする。

【００２０】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。

【００２１】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｙアドレスデコー
ダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコードし
て、対応する上記ビット線選択信号ＹＳ０〜ＹＳｎを択
一的にハイレベルとする。一方、ＹアドレスバッファＹ
Ｂは、アドレス入力端子ＡＹ０〜ＡＹｊを介して供給さ
れるＹアドレス信号ＡＹ０〜ＡＹｊを内部制御信号ＹＬ
に従って取り込み・保持するとともに、これらのＹアド
レス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成し
て、ＹアドレスデコーダＹＤに供給する。

【００２２】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子はデータ入力バッファの出力端子に共通に
結合され、その出力端子は相補共通データ線ＣＤ＊に結
合される。また、メインアンプの入力端子は相補共通デ
ータ線ＣＤ＊に結合され、その出力端子はデータ出力バ
ッファの入力端子に結合される。データ出力バッファの
出力端子はデータ出力端子Ｄｏｕｔに結合され、データ
入力バッファの入力端子はデータ入力端子Ｄｉｎに結合
される。

【００２３】データ入出力回路ＩＯのデータ入力バッフ
ァは、擬似スタティック型ＲＡＭが書き込みモードとさ
れるとき、データ入力端子Ｄｉｎを介して供給される書
き込みデータを取り込み、ライトアンプに伝達する。こ
の書き込みデータは、ライトアンプによって所定の相補
書き込み信号とされ、相補共通データ線ＣＤ＊を介して
メモリアレイＭＡＲＹの選択された１個のメモリセルに
書き込まれる。一方、データ入出力回路ＩＯのメインア
ンプは、擬似スタティック型ＲＡＭが読み出しモードと
されるとき、メモリアレイＭＡＲＹの選択された１個の
メモリセルから相補共通データ線ＣＤ＊を介して出力さ
れる読み出し信号をさらに増幅して、データ出力バッフ
ァに伝達する。これらの読み出し信号は、データ出力バ
ッファからデータ出力端子Ｄｏｕｔを介して外部に送出
される。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及びライトイネーブル信号ＷＥＢならびに出力イネーブ
ル信号ＯＥＢとテスト制御信号ＴＦ１及びＴＦ２とをも
とに、上記各種の内部制御信号を形成して、擬似スタテ
ィック型ＲＡＭの各部に供給する。

【００２５】図３には、図１の擬似スタティック型ＲＡ
Ｍに含まれるプレート電圧発生回路ＶＰＬＧの一実施例
の回路ブロック図が示されている。同図をもとに、この
実施例の擬似スタティック型ＲＡＭのプレート電圧発生
回路ＶＰＬＧの構成と動作ならびにその特徴について説
明する。

【００２６】図３において、この実施例のプレート電圧
発生回路ＶＰＬＧは、３個の電圧発生回路ＶＧ１〜ＶＧ
３とプレート電圧選択回路ＶＰＳＬとを含む。このう
ち、電圧発生回路ＶＧ２（第１の電圧発生回路）は、回
路の電源電圧をもとに、その電位が回路の電源電圧の二
分の一とされる所定の基準プレート電圧ＨＶＣを形成す
る。また、電圧発生回路ＶＧ１（第２の電圧発生回路）
は、回路の電源電圧と上記基準プレート電圧ＨＶＣとを
もとに、基準プレート電圧ＨＶＣより微小レベルΔＶだ
け高い所定の試験プレート電圧ＨＶＣ＋ΔＶ（第１の試
験プレート電圧）を形成し、電圧発生回路ＶＧ３（第３
の電圧発生回路）は、基準プレート電圧ＨＶＣより微小
レベルΔＶだけ低い所定の試験プレート電圧ＨＶＣ−Δ
Ｖ（第２の試験プレート電圧）を形成する。ここで、微
小レベルΔＶの絶対値は、メモリアレイＭＡＲＹの選択
された正常なダイナミック型メモリセルから出力される
微小読み出し信号の絶対値に近くかつこれを超えない所
定の値とされる。

【００２７】次に、プレート電圧発生回路ＶＰＬＧのプ
レート電圧選択回路ＶＰＳＬは、電圧発生回路ＶＧ１〜
ＶＧ３の出力端子とプレート電圧発生回路ＶＰＬＧの出
力端子ＶＰＬとの間にそれぞれ設けられる３個のＰチャ
ンネルＭＯＳＦＥＴＱ１３〜Ｑ１５を含む。これらのＭ
ＯＳＦＥＴＱ１３〜Ｑ１５のゲートには、ナンド（ＮＡ
ＮＤ）ゲートＧ１〜Ｇ３の出力信号がそれぞれ供給され
る。ナンドゲートＧ１及びＧ３の一方の入力端子には、
タイミング発生回路ＴＧから上記内部制御信号ＴＭが共
通に供給され、その他方の入力端子には、内部制御信号
ＴＨ又はＴＬがそれぞれ供給される。また、ナンドゲー
トＧ２のゲートには、ナンドゲートＧ１及びＧ２の出力
信号がそれぞれ供給される。なお、電圧発生回路ＶＧ２
によって形成される基準プレート電圧ＨＶＣは、基準電
位として電圧発生回路ＶＧ１及びＶＧ３に供給されると
ともに、相補ビット線のイコライズレベルとして前記セ
ンスアンプＳＡのビット線イコライズ回路にも供給され
る。

【００２８】擬似スタティック型ＲＡＭが通常の動作モ
ードとされ内部制御信号ＴＭがロウレベルとされると
き、プレート電圧発生回路ＶＰＬＧのプレート電圧選択
回路ＶＰＳＬでは、ナンドゲートＧ１及びＧ２の出力信
号がともにハイレベルとされ、これによってナンドゲー
トＧ３の出力信号がロウレベルとされる。このため、Ｍ
ＯＳＦＥＴＱ１３及びＱ１５がともにオフ状態とされ、
ＭＯＳＦＥＴＱ１４がオン状態とされる。その結果、電
圧発生回路ＶＧ２によって形成される基準プレート電圧
ＨＶＣがプレート電圧発生回路ＶＰＬＧの出力端子ＶＰ
Ｌに伝達され、プレート電圧ＶＰＬとしてメモリアレイ
ＭＡＲＹに供給される。

【００２９】次に、擬似スタティック型ＲＡＭがリーク
テストモードとされ内部制御信号ＴＭがハイレベルとさ
れると、プレート電圧発生回路ＶＰＬＧのプレート電圧
選択回路ＶＰＳＬでは、ナンドゲートＧ１〜Ｇ３の出力
信号が内部制御信号ＴＨ及びＴＬに従って選択的にロウ
レベル又はハイレベルとされる。すなわち、内部制御信
号ＴＭ及びＴＨがともにハイレベルとされるとき、ナン
ドゲートＧ１の出力信号がロウレベルとされ、ナンドゲ
ートＧ２及びＧ３の出力信号はハイレベルとされる。こ
のため、ＭＯＳＦＥＴＱ１４及びＱ１５はオフ状態とさ
れ、代わってＭＯＳＦＥＴＱ１３がオン状態とされる。
その結果、電圧発生回路ＶＧ１によって形成される試験
プレート電圧ＨＶＣ＋ΔＶが出力端子ＶＰＬに伝達さ
れ、プレート電圧ＶＰＬとなる。一方、内部制御信号Ｔ
Ｍ及びＴＬがともにハイレベルとされるとき、ナンドゲ
ートＧ３の出力信号がロウレベルとされ、ナンドゲート
Ｇ１及びＧ２の出力信号はハイレベルとされる。このた
め、ＭＯＳＦＥＴＱ１３及びＱ１４はオフ状態とされ、
代わってＭＯＳＦＥＴＱ１５がオン状態とされる。その
結果、電圧発生回路ＶＧ３によって形成される試験プレ
ート電圧ＨＶＣ−ΔＶが出力端子ＶＰＬに伝達され、プ
レート電圧ＶＰＬとなる。

【００３０】つまり、この実施例の擬似スタティック型
ＲＡＭは、テスト制御信号ＴＦ１がハイレベルとされ内
部制御信号ＴＭがハイレベルとされることで選択的にリ
ークテストモードとされ、このとき、テスト制御信号Ｔ
Ｆ２の論理レベルに従って内部制御信号ＴＨ又はＴＬが
選択的にハイレベルとされることでプレート電圧ＶＰＬ
の電位を基準プレート電圧ＨＶＣから試験プレート電圧
ＨＶＣ＋ΔＶ又はＨＶＣ−ΔＶに選択的に切り換えるこ
とができる。これにより、メモリアレイＭＡＲＹの選択
されたメモリセルから対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊に出力される微小読み出し信号の絶対値を選択的に
変化させ、メモリセル又は相補ビット線の層間又は線間
リークを効率良く検出することができる。

【００３１】図４には、図２のメモリアレイＭＡＲＹに
含まれる正常なメモリセルの通常モードにおける読み出
し信号波形図が示され、図５には、電荷リーク量の多い
異常なメモリセルの通常モードにおける読み出し信号波
形図が示されている。また、図６には、図２のメモリア
レイＭＡＲＹに含まれる正常なメモリセルのリークテス
トモードにおける読み出し信号波形図が示され、図７に
は、電荷リーク量の多い異常なメモリセルのリークテス
トモードにおける読み出し信号波形図が示されている。
これらの図をもとに、この実施例の擬似スタティック型
ＲＡＭのリークテストモードの概要とその特徴について
説明する。なお、図４〜図７では、相補ビット線Ｂ０＊
に結合されるメモリセルが正常なメモリセルとして例示
され、相補ビット線Ｂｎ＊に結合されるメモリセルが電
荷リーク量の多い異常なメモリセルとして例示される。
また、これらのメモリセルは、そのアドレス選択ＭＯＳ
ＦＥＴＱｍのドレインが対応する相補ビット線の非反転
信号線に結合されるものとされ、情報蓄積キャパシタＣ
ｓの電位ＶＣｓが回路の電源電圧ＶＣＣのようなハイレ
ベルとされる論理“１”の記憶データを保持するものと
される。

【００３２】図４において、正常なメモリセルの情報蓄
積キャパシタＣｓの蓄積ノードにおける電位ＶＣｓは、
時間Ｔ０で論理“１”の記憶データが書き込まれること
によって回路の電源電圧ＶＣＣのようなハイレベルにチ
ャージされた後、比較的遅い速度でディスチャージさ
れ、徐々に低下する。周知のように、相補ビット線Ｂ０
＊の非反転及び反転信号線は、擬似スタティック型ＲＡ
Ｍが非選択状態とされ内部制御信号ＰＣがハイレベルと
されることよって、基準プレート電圧ＨＶＣのような所
定のイコライズレベルとされる。また、情報蓄積キャパ
シタＣｓの蓄積電荷は、対応するワード線が選択状態と
されることによって非反転ビット線Ｂ０等に出力され、
情報蓄積キャパシタＣｓの容量と非反転ビット線Ｂ０等
の寄生容量との容量比に応じてチャージシェアされる。
その結果、メモリセルの情報蓄積キャパシタＣｓの電位
ＶＣｓと非反転ビット線Ｂ０等の電位が、ともに所定の
微小読み出し信号レベルＶＲ１又はＶＲ２となる。

【００３３】前述のように、正常なメモリセルの電荷リ
ーク量は少なく、情報蓄積キャパシタＣｓの電位ＶＣｓ
はゆっくりと低下する。このため、書き込み動作が終了
して間もない時間Ｔ１で行われる読み出し動作によって
非反転ビット線Ｂ０に得られる微小読み出し信号レベル
ＶＲ１と、比較的長い時間が経過した後の時間Ｔ２で行
われる読み出し動作によって非反転ビット線Ｂ０に得ら
れる微小読み出し信号ＶＲ２の絶対値は、ともにセンス
アンプＳＡの不感動域を超える大きさとなる。非反転ビ
ット線Ｂ０及び反転ビット線Ｂ０Ｂの微小レベル差は、
センスアンプＳＡの対応する単位増幅回路の増幅作用に
よってハイレベル又はロウレベルの２値読み出し信号と
され、選択されたメモリセルに再書き込みされる。

【００３４】一方、電荷リーク量の多い異常なメモリセ
ルの情報蓄積キャパシタＣｓに蓄積された電荷は、図５
に示されるように、比較的速い速度でディスチャージさ
れ、情報蓄積キャパシタＣｓの蓄積ノードにおける電位
ＶＣｓは、図４の場合に比較して高速裏に低下する。こ
のため、書き込み動作が終了して間もない時間Ｔ１で行
われる読み出し動作によって非反転ビット線Ｂ０に得ら
れる微小読み出し信号レベルＶＲ３の絶対値は、センス
アンプＳＡの不感動域を超えるが、比較的長い時間が経
過した後の時間Ｔ２で行われる読み出し動作によって非
反転ビット線Ｂ０に得られる微小読み出し信号ＶＲ４の
絶対値は、センスアンプＳＡの不感動域を超えない。し
かるに、非反転ビット線Ｂ０及び反転ビット線Ｂ０Ｂの
微小レベル差は、センスアンプＳＡの対応する単位増幅
回路が動作状態とされても増幅されず、選択されたメモ
リセルにも再書き込みされない。言い換えるならば、書
き込み動作が終了してから充分に長い時間が経過した時
間Ｔ２においてメモリセルの保持データを読み出すこと
で通常の動作モードによるリークテストを実現すること
ができるものであるが、これには比較的長い時間経過を
必要とし、いわゆるロングサイクルテストとなって膨大
な所要時間が必要となる。

【００３５】次に、この実施例の擬似スタティック型Ｒ
ＡＭがリークテストモードとされるとき、メモリセルの
情報蓄積キャパシタＣｓのプレート電極に供給されるプ
レート電圧ＶＰＬは、前述のように、所定の微小レベル
ΔＶだけ選択的に高く又は低くしうるものとされ、この
微小レベルΔＶは、通常の読み出し動作モードにおいて
正常なメモリセルが選択状態とされることで非反転ビッ
ト線Ｂ０等に得られる微小読み出し信号レベルＶＲ１及
びＶＲ２に近くかつこれを超えることのない所定の値と
される。プレート電圧ＶＰＬのレベル変化は、情報蓄積
キャパシタＣｓの蓄積電荷量を変化させ、非反転ビット
線Ｂ０等における微小読み出し信号レベルを変化させ
る。このため、プレート電圧ＶＰＬの電位を意図的に変
化させることで、情報蓄積キャパシタＣｓの電荷リーク
量を等価的に多くし、擬似スタティック型ＲＡＭのリー
クテストを効率的に実施できるものとなる。

【００３６】すなわち、プレート電圧ＶＰＬを微小レベ
ルΔＶだけ高い試験プレート電圧ＨＶＣ＋ΔＶとして正
常なメモリセルに対する書き込み動作を実行し、書き込
み動作が終了して間もない時間Ｔ１において読み出し動
作を実行した場合、非反転ビット線Ｂ０に得られる微小
読み出し信号レベルＶＲ１Ｔは、図６に示されるよう
に、センスアンプＳＡの不感動域を超え、正常に読み出
され選択されたメモリセルに再書き込みされる。ところ
が、このとき、選択されたメモリセルが電荷リーク量の
多い異常なメモリセルである場合、非反転ビット線Ｂｎ
に得られる微小読み出し信号レベルＶＲ３Ｔは、図７に
示されるように、読み出し動作が書き込み終了後間もな
いい時間Ｔ１で実行されるにもかかわらず、センスアン
プＳＡの不感動域を超えず、正常な読み出し・再書き込
みが実現されない。

【００３７】一般的な擬似スタティック型ＲＡＭにおい
て、上記時間Ｔ２は、時間Ｔ１の約２０倍程度に達す
る。しかるに、プレート電圧ＶＰＬを微小レベルΔＶだ
け高くしてリークテストを行い、さらに論理“０”の試
験データに対応するためにプレート電圧ＶＰＬを微小レ
ベルΔＶだけ低くしてリークテストを行ったとしても、
すべてのリークテストに要する所要時間は、従来の擬似
スタティック型ＲＡＭのように通常の動作モードによっ
てリークテストを実施する場合に比較して、約十分の一
に短縮され、これによってプレート電圧発生回路ＶＰＬ
Ｇを備える擬似スタティック型ＲＡＭの試験工数を大幅
に縮小できるものとなる。なお、プレート電圧発生回路
ＶＰＬＧの電位変化量すなわち微小レベルΔＶは、擬似
スタティック型ＲＡＭの内部回路として設けられる電圧
発生回路ＶＧ２の出力信号すなわち基準プレート電圧Ｈ
ＶＣを基準にして、ともに内部回路として設けられる電
圧発生回路ＶＧ１又はＶＧ３によって設定される。この
ため、微小レベルΔＶを正常なメモリセルの微小読み出
し信号と対応して精度良く制御でき、これによってリー
クテストの精度を充分に高めることができる。

【００３８】以上の本実施例に示されるように、この発
明をプレート電圧発生回路を備える擬似スタティック型
ＲＡＭ等の半導体記憶装置に適用することで、次のよう
な作用効果が得られる。すなわち、 （１）ダイナミック型メモリセルの情報蓄積キャパシタ
のプレート電極にプレート電圧を供給するプレート電圧
発生回路に、所定の基準プレート電圧を形成する第１の
電圧発生回路と、基準プレート電圧をもとに基準プレー
ト電圧より微小レベルだけ高い第１の試験プレート電圧
を形成する第２の電圧発生回路ならびに基準プレート電
圧より微小レベルだけ低い第２の試験プレート電圧を形
成する第３の電圧発生回路と、外部から供給される第１
及び第２のテスト制御信号に従って選択的に上記基準プ
レート電圧あるいは第１又は第２の試験プレート電圧を
伝達するプレート電圧選択回路とを設けることで、情報
蓄積キャパシタのプレート電極に供給されるプレート電
圧を、その微小読み出し信号に匹敵する微小レベルで選
択的にかつ精度良く切り換えることができるという効果
が得られる。 （２）上記（１）項により、メモリセル又はビット線等
の層間又は線間リークに関するリークテストの検出率を
高めつつ、その所要時間を縮小することができるという
効果が得られる。 （３）上記（１）項及び（２）項により、プレート電圧
発生回路を備える擬似スタティック型ＲＡＭ等の試験工
数を大幅に削減できるという効果が得られる。

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、テスト制御信号ＴＦ１及びＴＦ２
は、データ入力端子Ｄｉｎ，データ出力端子Ｄｏｕｔ，
アドレス入力端子ＡＸ０〜ＡＸｉ又はＡＹ０〜ＡＹｊの
いずれかを兼用してもよい。また、これらのテスト制御
信号は、外部端子に結合されないテストパッドから供給
してもよい。擬似スタティック型ＲＡＭは、複数ビット
の記憶データを同時に入力又は出力するいわゆる多ビッ
ト構成を採ることができるし、そのブロック構成や起動
制御信号及びテスト制御信号ならびにアドレス信号の名
称及び組み合わせ等は、この実施例による制約を受けな
い。図２において、メモリアレイＭＡＲＹは、複数のサ
ブアレイに分割できるし、いわゆるシェアドセンス方式
を採ることもできる。図３において、プレート電圧発生
回路ＶＰＬＧは、リークテストモードにおいてもプレー
ト電圧ＶＰＬとして基準プレート電圧ＨＶＣを選択・供
給できるようにしてもよい。また、例えばプレート電圧
発生回路ＶＰＬＧに５個以上の電圧発生回路を設けるこ
とで、プレート電圧ＶＰＬの電位を４段階以上に切り換
えることもできる。さらに、図２に示されるメモリアレ
イＭＡＲＹ及びセンスアンプＳＡと図３に示されるプレ
ート電圧発生回路ＶＰＬＧの具体的な構成及びＭＯＳＦ
ＥＴの導電型等は、種々の実施形態を採りうる。

【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、通常のダ
イナミック型ＲＡＭやダイナミック型ＲＡＭを基本構成
とする各種のメモリ集積回路装置ならびにこのようなメ
モリ集積回路装置を内蔵するディジタル集積回路装置等
にも適用できる。この発明は、少なくともプレート電圧
発生回路を備える半導体記憶装置ならびにこのような半
導体記憶装置を含む半導体装置に広く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
の情報蓄積キャパシタのプレート電極にプレート電圧を
供給するためのプレート電圧発生回路に、所定の基準プ
レート電圧を形成する第１の電圧発生回路と、この基準
プレート電圧をもとに基準プレート電圧より微小レベル
だけ高い第１の試験プレート電圧を形成する第２の電圧
発生回路ならびに基準プレート電圧より微小レベルだけ
低い第２の試験プレート電圧を形成する第３の電圧発生
回路と、外部から供給される第１及び第２のテスト制御
信号に従って選択的に上記基準プレート電圧あるいは第
１又は第２の試験プレート電圧を伝達するプレート電圧
選択回路とを設けることで、ダイナミック型メモリセル
の情報蓄積キャパシタのプレート電極に供給されるプレ
ート電圧を、その微小読み出し信号に匹敵する微小レベ
ルで選択的にかつ精度良く切り換えることができる。そ
の結果、メモリセル又はビット線等の層間又は線間リー
クに関するリークテストの検出率を高めつつ、その所要
時間を縮小できるため、プレート電圧発生回路を備える
ダイナミック型ＲＡＭ及び擬似スタティック型ＲＡＭ等
の試験工数を大幅に削減できる。

【図面の簡単な説明】

【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。

【図２】図１の擬似スタティック型ＲＡＭに含まれるメ
モリアレイ及びセンスアンプの一実施例を示す回路図で
ある。

【図３】図１の擬似スタティック型ＲＡＭに含まれるプ
レート電圧発生回路の一実施例を示す回路ブロック図で
ある。

【図４】図２のメモリアレイに含まれる正常なメモリセ
ルの通常モードにおける読み出し信号波形図である。

【図５】図２のメモリアレイに含まれる電荷リーク量の
多いメモリセルの通常モードにおける読み出し信号波形
図である。

【図６】図２のメモリアレイに含まれる正常なメモリセ
ルのリークテストモードにおける読み出し信号波形図で
ある。

【図７】図２のメモリアレイに含まれる電荷リーク量の
多いメモリセルのリークテストモードにおける読み出し
信号波形図である。

【符号の説明】

ＰＳＲＡＭ・・・擬似スタティック型ＲＡＭ、ＭＡＲＹ
・・・メモリアレイ、ＳＡ・・・センスアンプ、ＸＤ・
・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・・・Ｙアド
レスバッファ、ＩＯ・・・データ入出力回路、ＴＧ・・
・タイミング発生回路、ＶＰＬＧ・・・プレート電圧発
生回路。 Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補
ビット線、Ｃｓ・・・情報蓄積キャパシタ、Ｑｍ・・・
アドレス選択ＭＯＳＦＥＴ。 ＶＧ１〜ＶＧ３・・・電圧発生回路、ＶＰＳＬ・・・プ
レート電圧選択回路、Ｇ１〜Ｇ３・・・ナンドゲート。 Ｑ１〜Ｑ７・・・ＮチャンネルＭＯＳＦＥＴ、Ｑ１１〜
Ｑ１５・・・ＰチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/11 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ 8728−4Ｍ ３８１ (72)発明者 国戸 総一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 野坂 寿雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 白石 伊織 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 情報蓄積キャパシタ及びアドレス選択Ｍ
   ＯＳＦＥＴからなるダイナミック型メモリセルが格子状
   に配置されてなるメモリアレイと、通常の動作モードに
   おいて所定の基準プレート電圧を上記情報蓄積キャパシ
   タのプレート電極に供給し所定のテストモードにおいて
   上記基準プレート電圧より所定レベルだけ高い第１の試
   験プレート電圧あるいは所定レベルだけ低い第２の試験
   プレート電圧を選択的に上記情報蓄積キャパシタのプレ
   ート電極に供給しうるプレート電圧発生回路とを具備す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 上記プレート電圧発生回路は、上記基準
   プレート電圧を形成する第１の電圧発生回路と、上記基
   準プレート電圧をもとに上記第１又は第２の試験プレー
   ト電圧をそれぞれ形成する第２及び第３の電圧発生回路
   と、外部端子から供給される所定のテスト制御信号に従
   って上記基準プレート電圧あるいは第１又は第２の試験
   プレート電圧を選択的に伝達するプレート電圧選択回路
   とを含むものであることを特徴とする請求項１の半導体
   記憶装置。
3. 【請求項３】 上記基準プレート電圧は、上記メモリア
   レイを構成する相補ビット線のイコライズ電位として併
   用されるものであって、上記基準プレート電圧と第１又
   は第２の試験プレート電圧とのレベル差は、ともに選択
   された正常なダイナミック型メモリセルによって上記相
   補ビット線に得られる微小読み出し信号の絶対値に近く
   かつこれを超えることのない所定の値とされるものであ
   ることを特徴とする請求項１又は請求項２の半導体記憶
   装置。