KR100301051B1

KR100301051B1 - 효율이높은전압펌핑회로

Info

Publication number: KR100301051B1
Application number: KR1019980052859A
Authority: KR
Inventors: 문병식
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2001-09-06
Also published as: US6326833B1; TW417145B; KR20000038012A; DE19923397A1

Abstract

본 발명은 효율이 높은 전압 펌핑 회로에 관한 것으로서, 펄스 신호를 발생하는 펄스 발생부; 제1 고전압을 발생하는 제1 전압 펌핑부; 제2 고전압을 발생하는 제2 전압 펌핑부; 및 출력 트랜지스터를 구비하는 전송부를 구비하고, 상기 제1 및 제2 전압 펌핑부들은 각각, 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제1 노드에 연결된 제1 트랜지스터; 일단은 상기 제1 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 전원 전압을 충전하는 제1 캐패시터; 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제2 노드에 연결된 제2 트랜지스터; 일단은 상기 제2 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 소정 전압을 충전하는 제2 캐패시터; 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제3 노드에 연결된 제3 트랜지스터; 일단은 상기 제3 노드에 연결되며 타단은 상기 펄스 신호 및 상기 제어 신호의 조합된 결과를 입력하여 상기 조합된 결과에 응답하여 상기 전원 전압을 충전하는 제3 캐패시터; 및 게이트는 상기 제1 노드에 연결되고 드레인은 상기 제2 노드에 연결되며 소오스는 상기 제3 노드에 연결된 제4 트랜지스터를 구비함으로써 NMOS 트랜지스터의 문턱 전압에 의한 전압 손실 없이 높은 전압을 얻을 수 있도록 하는 것이다.

Description

효율이 높은 전압 펌핑 회로{High efficient voltage pumping circuit}

본 발명은 전기 회로에 관한 것으로서, 특히 반도체 메모리 장치의 내부 회로를 구동하는데 필요한 고전압을 발생하는 전압 펌핑 회로에 관한 것이다.

반도체 메모리 장치, 특히 디램(DRAM;Dynamic Random Access Memory) 반도체 장치의 사용량이 늘어나면서 디램의 집적도가 증가하고 디램을 제어하기 위한 제어기능도 함께 향상되어왔다. 그러다 보니 반도체 메모리 장치를 구동하는데 필요한 전력의 소모도 증가하고 있다. 반도체 메모리 장치는 휴대용 시스템에 많이 사용되는데 반도체 메모리 장치를 구동하는데 전력 소모가 많게되면 휴대용 시스템에 필요한 전지의 소모량이 많게 되므로 결국 휴대용 시스템의 사용 시간이 짧아진다는 문제점이 대두된다. 이를 해결하기 위하여 반도체 메모리 장치의 전원 전압은 점점 낮아져 왔다. 그 예로 초기에는 반도체 메모리 장치의 전원 전압으로서 5.0볼트를 사용하다가 지금은 3.3볼트를 사용하기에 이르렀다. 그러나 전력 소모를 감소시키기 위하여 3.3볼트보다 낮은 전원 전압을 사용하기 위한 연구가 계속되고 있다.

반도체 메모리 장치의 내부 회로에는 많은 모스(MOS;Metal Oxide Semiconductor) 트랜지스터들이 사용된다. 전원 전압이 상기 모스 트랜지스터를 통과할 경우 상기 모스 트랜지스터의 문턱 전압만큼 전압 손실이 발생한다. 즉, 전원 전압이 모스 트랜지스터에 인가될 경우 상기 문턱 전압을 뺀 나머지 전압이 상기 모스 트랜지스터로부터 출력된다. 때문에 상기 모스 트랜지스터의 문턱 전압 손실을 보충하기 위한 고전압이 필요하게 된다.

일반적으로 상기 고전압을 발생하는 전압 펌핑 회로에는 고전압을 생성하는 과정에서 상기 고전압을 출력단으로 전달하기 위하여 복수개의 모스 트랜지스터들이 사용되고 있다. 상기 모스 트랜지스터들로 인하여 상기 고전압은 모스 트랜지스터의 문턱 전압만큼 전압 손실이 발생하게 된다. 이와 같이, 상기 고전압을 출력단으로 전달하는데 있어서 모스 트랜지스터들의 문턱 전압에 의한 전압 손실을 줄일 수 있다면 보다 높은 전압을 얻을 수가 있다. 특히, 2.5볼트 이하의 저전압에서 동작되는 반도체 메모리 장치에 있어서 상기와 같은 전압 펌핑 회로의 필요성이 절실하게 대두되고 있다.

본 발명이 이루고자하는 기술적 과제는 모스 트랜지스터의 문턱 전압 손실을 감소시켜서 보다 높은 전압을 발생할 수 있는 전압 펌핑 회로를 제공하는 것이다.

본 발명이 이루고자하는 기술적 과제는 저전원 전압을 이용하는 반도체 메모리 장치를 위한 높은 전압을 발생하는 반도체 메모리 장치의 전압 펌핑 회로를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 전압 펌핑 회로의 블록도.

도 2는 상기 도 1에 도시된 펄스 발생부의 회로도.

도 3은 상기 도 1에 도시된 제1 전압 펌핑부의 회로도.

도 4는 상기 도 1에 도시된 제2 전압 펌핑부의 회로도.

도 5는 상기 도 1에 도시된 펌핑 전압 전송부의 회로도.

도 6은 상기 도 1에 도시된 신호들의 파형도.

상기 기술적 과제를 이루기 위하여 본 발명은,

외부로부터 입력되는 제어 신호에 응답하여 펄스 신호를 발생하는 펄스 발생부; 상기 제어 신호와 상기 펄스 신호에 응답하여 전원 전압보다 높은 제1 고전압을 발생하는 제1 전압 펌핑부; 상기 제어 신호와 상기 펄스 신호에 응답하여 상기 제1 고전압과 적어도 동일한 레벨의 제2 고전압을 발생하는 제2 전압 펌핑부; 및 출력 트랜지스터를 구비하는 전송부를 구비하고,

상기 출력 트랜지스터의 드레인에 상기 제1 고전압이 인가되고 상기 출력 트랜지스터의 게이트에 상기 제2 고전압이 인가되며 상기 출력 트랜지스터의 소오스로부터 상기 제1 고전압이 상기 전송부의 출력으로써 출력되며,

상기 제1 및 제2 전압 펌핑부들은 각각, 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제1 노드에 연결된 제1 트랜지스터; 일단은 상기 제1 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 전원 전압을 충전하는 제1 캐패시터; 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제2 노드에 연결된 제2 트랜지스터; 일단은 상기 제2 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 소정 전압을 충전하는 제2 캐패시터; 드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제3 노드에 연결된 제3 트랜지스터; 일단은 상기 제3 노드에 연결되며 타단은 상기 펄스 신호 및 상기 제어 신호의 조합된 결과를 입력하여 상기 조합된 결과에 응답하여 상기 전원 전압을 충전하는 제3 캐패시터; 및 게이트는 상기 제1 노드에 연결되고 드레인은 상기 제2 노드에 연결되며 소오스는 상기 제3 노드에 연결된 제4 트랜지스터를 구비하는 전압 펌핑 회로를 제공한다.

바람직하기는, 상기 제1 내지 제4 트랜지스터는 각각 NMOS 트랜지스터이다.

바람직하기는 또한, 상기 제1 캐패시터의 타단과 상기 펄스 신호 사이에 제1 인버터를 더 구비하며, 상기 제1 인버터는 상기 펄스 신호를 반전시켜서 상기 제1 캐패시터의 타단에 인가한다.

바람직하기는 또한, 상기 제2 캐패시터의 타단과 상기 펄스 신호 사이에 제2 인버터를 더 구비하며, 상기 제2 인버터는 상기 펄스 신호를 반전시켜서 상기 제2 캐패시터의 타단에 인가한다.

바람직하기는 또한, 상기 제3 캐패시터의 타단에는 낸드 게이트와 제3 인버터가 연결되며, 상기 낸드 게이트 및 제3 인버터는 상기 펄스 신호 및 제어신호를 논리곱하여 상기 제3 캐패시터의 타단에 인가한다.

바람직하기는 또한, 상기 전압 전송부는 NMOS 트랜지스터를 구비하며, 상기 전압 펌핑 회로는 반도체 메모리 장치에 사용된다.

상기 본 발명에 의하여 NMOS 트랜지스터의 문턱 전압에 의한 전압 손실 없이 높은 전압을 얻을 수 있다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명에 따른 반도체 메모리 장치의 전압 펌핑 회로의 블록도이다. 도 1을 참조하면, 전압 펌핑 회로는 펄스 발생부(101), 제1 전압 펌핑부(111), 제2 전압 펌핑부(121) 및 전압 전송부(131)를 구비한다.

펄스 발생부(101)는 외부로부터 입력되는 제어 신호(POSC)에 응답하여 펄스 신호(P1)를 발생한다. 제어 신호(POSC)는 대기 상태에서는 제1 레벨 즉, 논리 로우(logic low)로 유지되고, 외부 전원 전압(Vdd)보다 높은 고전압(VPP)을 발생하고자할 경우에는 제2 레벨 즉, 논리 하이(high)로 천이된다. 펄스 신호(P1)는 제어 신호(POSC)가 논리 로우일 때는 제2 레벨 즉, 논리 하이로 유지되다가 제어 신호(POSC)가 논리 로우에서 논리 하이로 천이되는 순간 제1 레벨 즉, 논리 로우로 소정 시간 낮아졌다가 다시 논리 하이로 높아진다. 펄스 신호(P1)는 제어신호(POSC)와 그 반전 신호()가 모두 논리 하이인 동안에만 논리 로우로 낮아졌다가 논리 하이로 높아지며, 제어 신호의 반전 신호()가 논리 로우로 되면 계속 논리 하이로 유지된다.

제1 전압 펌핑부(111)는 펄스 신호(P1)와 제어 신호(POSC)에 응답하여 제1 고전압(VPP1)을 발생한다. 제1 고전압(VPP1)은 모스 트랜지스터의 문턱 전압에 의한 영향을 적게 받으므로 전압 펌핑 회로(100)에 공급되는 전원 전압보다 월등히 높은 전압으로써 발생된다. 따라서, 상기 전원 전압이 낮아지더라도 제1 고전압(VPP1)은 높은 전압으로써 발생될 수가 있다.

제2 전압 펌핑부(121)는 펄스 신호(P1)와 제어 신호(POSC)에 응답하여 제2 고전압(VPP2)을 발생한다. 제2 고전압(VPP2)은 제1 고전압(VPP1)과 동일한 전압으로서 발생된다.

전압 전송부(131)는 제1 고전압(VPP1)과 제2 고전압(VPP2)을 입력하고 전압 펌핑 회로의 출력인 고전압(VPP)을 발생한다. 고전압(VPP)은 제1 고전압(VPP1)과 동등한 전압으로써 발생된다.

도 2는 상기 도 1에 도시된 펄스 발생부(101)의 회로도이다. 도 2를 참조하면, 펄스 발생부(101)는 낸드 게이트(NAND Gate)(211)와 인버터 체인(221)을 구비한다. 인버터 체인(221)은 도 1에서는 3개의 인버터들을 구비하고 있으나 특성에 따라 홀수개이고 다수개인 인버터들을 구비할 수 있다. 인버터 체인(221)은 제어 신호(POSC)가 입력되면 제어 신호(POSC)를 소정 시간 지연 및 반전시킨 신호()를 출력한다. 상기 소정의 지연 시간은 인버터 체인(221)에 구비되는 인버터들의 수에 따라 결정된다. 즉, 인버터 체인(221)에 구비되는 인버터들의 수가 많으면 많을수록 상기 소정의 지연 시간은 길어진다. 상기 소정의 지연 시간은 곧 상기 펄스 신호(P1)가 논리 로우로 유지되는 시간과 동일하다.

펄스 발생부(101)가 펄스 신호(P1)를 발생하는 동작을 설명하기로 한다. 제어 신호(POSC)는 대기 상태에서는 논리 로우(logic low) 레벨로 유지된다. 따라서, 인버터 체인(221)의 출력()은 논리 하이(logic high)로 유지되고, 낸드 게이트(211)는 인버터 체인(221)의 출력에 관계없이 논리 하이 레벨의 신호를 출력(P1)으로써 발생한다. 제어 신호(POSC)가 논리 하이로 천이되는 순간 낸드 게이트(211)의 출력(P1)은 논리 하이에서 논리 로우로 토글(toggle)된다. 그러다가 상기 소정 시간이 지나면 인버터 체인(221)의 출력이 논리 하이에서 논리 로우로 토글되며, 그로 인하여 낸드 게이트(211)의 출력(P1)은 다시 논리 하이로 토글된다. 따라서, 펄스 발생부(101)로부터 상기 소정 시간의 길이(도 6의 td)를 갖는 로우 펄스가 발생한다.

도 3은 상기 도 1에 도시된 제1 전압 펌핑부(111)의 회로도이다. 도 3을 참조하면, 제1 전압 펌핑부(111)는 인버터들(311∼313), 캐패시터들(321∼323), NMOS 트랜지스터들(331∼334) 및 낸드 게이트(341)를 구비한다. NMOS 트랜지스터들(331∼333)은 각각 드레인에 전원 전압(Vdd)이 인가되며 드레인과 게이트가 상호 연결되어서 다이오드 역할을 한다. 즉, NMOS 트랜지스터들(331∼333)의 각 소오스에는 전원 전압(Vdd)에서 문턱 전압(Vtn)을 뺀 전압(Vdd-Vtn)이 프리차지(precharge) 전압으로 나타난다.

제1 전압 펌핑부(111)가 제1 고전압(VPP1)을 발생하는 방법을 설명하기로 한다. 대기 상태에서 펄스 발생부(101)의 출력(P1)은 논리 하이로 유지되므로 인버터들(311∼313)의 출력들은 논리 로우로 유지된다. 따라서, 캐패시터들(321,322)에는 아무런 전압도 충전되지 않으므로 노드들(N1,N2,N3)은 각각 프리차지 전압(Vdd-Vtn)으로 프리차지되어있다. 또, 대기 상태에서 제어 신호(POSC)는 논리 로우이므로 인버터(313)의 출력도 논리 로우가 되어 캐패시터(323)에도 전압이 충전되지 않는다. 펄스 발생부(101)로부터 로우 펄스가 발생하면, 인버터들(311,312)의 출력들은 모두 논리 하이로 되고, 그로 인하여 캐패시터들(321,322)은 전원 전압(Vdd)으로 충전된다. 그러면, 노드들(N1,N2)에 발생하는 노드 전압들(VN1,VN2)은 모두 (2Vdd-Vtn)로 된다. NMOS 트랜지스터(334)의 게이트에 인가되는 노드 전압(VN2)이 (2Vdd-Vtn)이므로 노드 전압(VN1)은 그대로 노드(N3)로 전달되므로 제1 고전압(VPP1)은 프리차지 전압(Vdd-Vtn)에서 (2Vdd-Vtn)로 상승한다. 펄스 신호(P1)가 논리 로우인 동안 낸드 게이트(341)는 펄스 신호(P1)에 의해 논리 하이를 출력하므로 캐패시터(323)에는 전압이 충전되지 않는다. 펄스 신호(P1)가 논리 로우에서 논리 하이로 천이되면, 인버터들(311,312)은 모두 논리 로우를 출력하므로 캐패시터들(321,322)들에 충전된 전압들은 모두 방전된다. 펄스 발생부(101)의 출력(P1)이 논리 로우에서 논리 하이로 천이될 때 제어 신호(POSC)는 논리 하이 상태이므로 낸드 게이트(341)는 논리 로우를 출력한다. 따라서, 인버터(313)는 논리 하이를 출력하므로 캐패시터(323)는 전원 전압(Vdd)으로 충전된다. 그러면, 노드(N3)에 발생하는 전압 즉, 제1 고전압(VPP1)은 (2Vdd-Vtn)에서 (3Vdd-Vtn)로상승하게 된다.

이와 같이, NMOS 트랜지스터(334)의 게이트와 드레인에 동일한 높은 전압이 인가되므로 NMOS 트랜지스터(334)가 사용됨에도 불구하고 노드 전압(VN1)은 NMOS 트랜지스터(334)의 문턱 전압(Vtn)에 의한 손실 없이 그대로 노드(N3)로 전달된다. 따라서, 제1 고전압(VPP1)은 높은 전압(3Vdd-Vtn)으로써 발생된다.

도 4는 상기 도 1에 도시된 제2 전압 펌핑부(121)의 회로도이다. 도 4를 참조하면, 제2 전압 펌핑부(121)는 인버터들(411∼413), 캐패시터들(421∼423), NMOS 트랜지스터들(431∼434) 및 낸드 게이트(441)를 구비한다. 제2 전압 펌핑부(121)의 동작은 제1 전압 펌핑부(111)의 동작과 동일하므로 중복 설명을 생략하기로 한다.

도 5는 상기 도 1에 도시된 전압 전송부(131)의 회로도이다. 도 5를 참조하면, 전압 전송부(131)는 NMOS 트랜지스터(511)를 구비한다. NMOS 트랜지스터(511)는 드레인에 제1 고전압(VPP1)이 인가되고 게이트에는 제2 고전압(VPP2)이 인가되며 소오스로 전압 펌핑 회로(100)의 출력인 고전압(VPP)을 출력한다. 전압 전송부(131)는 제1 고전압(VPP1)이 (3Vdd-Vtn)이고, 제2 고전압(VPP2)이 (3Vdd-Vtn)이면 소오스로부터 제1 고전압(VPP1)을 고전압(VPP)으로써 그대로 출력한다.

도 6은 상기 도 1에 도시된 신호들의 파형도이다. 도 6을 참조하여 도 1 내지 도 5에 도시된 전압 펌핑 회로(100)의 동작을 설명하기로 한다. 대기 상태에서 제어 신호(POSC)가 논리 로우이고 펄스 신호(P1)는 논리 하이이며 노드들(N1,N2,N3)은 각각 (Vdd-Vtn)으로 프리차지되어있다. 그러다가 고전압(VPP)을 발생하기 위하여 제1 시점(T1)에서 제어 신호(POSC)가 논리 하이로 되면 펄스신호(P1)는 논리 로우로 된다. 그러면, 캐패시터들(321,322)이 전원 전압(Vdd)으로 충전되어 노드 전압들(VN1,VN2)은 (2Vdd-Vtn)으로 높아진다. 노드 전압(VN2)이 NMOS 트랜지스터(334)의 게이트에 인가되므로 노드 전압(VN1)은 NMOS 트랜지스터(334)의 문턱 전압(Vtn)에 의한 전압 손실 없이 그대로 노드(N3)로 전달되고, 그로 인하여 제1 고전압(VPP1)은 (Vdd-Vtn)에서 (2Vdd-Vtn)로 높아진다. 제2 시점(T2)이 되면 펄스 신호(P1)는 논리 로우에서 논리 하이로 토글되고, 노드 전압들(VN1,VN2)은 프리차지 전압(Vdd-Vtn)으로 낮아진다. 그 대신 캐패시터(323)가 전원 전압(Vdd)으로 충전되므로 제1 고전압(VPP1)은 (2Vdd-Vtn)에서 (3Vdd-Vtn)로 높아진다. 이 때, 제2 전압 펌핑부(121)도 제1 전압 펌핑부(111)와 동일한 동작을 하므로 제2 고전압(VPP2)도 (3Vdd-Vtn)로 발생된다. 전압 전송부(131)에 구비되는 NMOS 트랜지스터(511)의 게이트와 드레인에 인가되는 전압이 모두 (3Vdd-Vtn)이므로 제1 고전압(VPP1)이 NMOS 트랜지스터(511)를 통과하더라도 제1 고전압(VPP1)은 NMOS 트랜지스터(511)의 문턱 전압(Vtn)에 의한 전압 손실 없이 그대로 상기 NMOS 트랜지스터(511)의 소오스로 전달된다. 따라서, 제3 시점(T3)에서 고전압(VPP)은 제1 고전압(VPP1)과 동일한 전압(3Vdd-Vtn)으로써 발생된다.

상술한 전압 펌핑 회로(100)는 반도체 메모리 장치, 특히 디램 반도체 장치의 워드라인 드라이버, 비트라인 격리(isolation) 회로 및 데이터 출력 버퍼를 구동하는데 필요한 고전압을 제공할 수 있다. 또한, 반도체 메모리 장치에 공급되는 외부 전원 전압이 낮을 경우에도 필요한 고전압을 제공할 수 있다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명의 전압 펌핑 회로(100)에 따르면, NMOS 트랜지스터의 문턱 전압에 의한 전압 손실이 발생하지 않음으로써 외부 전원 전압보다 훨씬 높은 고전압(VPP)을 얻을 수 있다.

Claims

외부로부터 입력되는 제어 신호에 응답하여 펄스 신호를 발생하는 펄스 발생부;

상기 제어 신호와 상기 펄스 신호에 응답하여 전원 전압보다 높은 제1 고전압을 발생하는 제1 전압 펌핑부;

상기 제어 신호와 상기 펄스 신호에 응답하여 상기 제1 고전압과 적어도 동일한 레벨의 제2 고전압을 발생하는 제2 전압 펌핑부; 및

출력 트랜지스터를 구비하는 전송부를 구비하고,

상기 출력 트랜지스터의 드레인에 상기 제1 고전압이 인가되고 상기 출력 트랜지스터의 게이트에 상기 제2 고전압이 인가되며 상기 출력 트랜지스터의 소오스로부터 상기 제1 고전압이 상기 전송부의 출력으로써 출력되며,

상기 제1 및 제2 전압 펌핑부들은 각각,

드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제1 노드에 연결된 제1 트랜지스터;

일단은 상기 제1 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 전원 전압을 충전하는 제1 캐패시터;

드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제2 노드에 연결된 제2 트랜지스터;

일단은 상기 제2 노드에 연결되고 타단은 상기 펄스 신호를 입력하며 상기 펄스 신호에 응답하여 상기 소정 전압을 충전하는 제2 캐패시터;

드레인과 게이트로 상기 전원전압을 입력하고 소오스는 제3 노드에 연결된 제3 트랜지스터;

일단은 상기 제3 노드에 연결되며 타단은 상기 펄스 신호 및 상기 제어 신호의 조합된 결과를 입력하여 상기 조합된 결과에 응답하여 상기 전원 전압을 충전하는 제3 캐패시터; 및

게이트는 상기 제1 노드에 연결되고 드레인은 상기 제2 노드에 연결되며 소오스는 상기 제3 노드에 연결된 제4 트랜지스터를 구비하는 것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 제1 내지 제4 트랜지스터는 각각 NMOS 트랜지스터인것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 제1 캐패시터의 타단과 상기 펄스 신호 사이에 제1 인버터를 더 구비하며, 상기 제1 인버터는 상기 펄스 신호를 반전시켜서 상기 제1 캐패시터의 타단에 인가하는 것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 제2 캐패시터의 타단과 상기 펄스 신호 사이에 제2 인버터를 더 구비하며, 상기 제2 인버터는 상기 펄스 신호를 반전시켜서 상기 제2 캐패시터의 타단에 인가하는 것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 제3 캐패시터의 타단에는 낸드 게이트와 제3 인버터가 연결되며, 상기 낸드 게이트 및 제3 인버터는 상기 펄스 신호 및 제어신호를 논리곱하여 상기 제3 캐패시터의 타단에 인가하는 것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 전압 전송부는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전압 펌핑 회로.
제1항에 있어서, 상기 전압 펌핑 회로는 반도체 메모리 장치에 사용되는 것을 특징으로 하는 전압 펌핑 회로.