JPS589289A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
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- JPS589289A JPS589289A JP56108735A JP10873581A JPS589289A JP S589289 A JPS589289 A JP S589289A JP 56108735 A JP56108735 A JP 56108735A JP 10873581 A JP10873581 A JP 10873581A JP S589289 A JPS589289 A JP S589289A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は基板電位発生回路を内蔵したｌトランジスタ
形＋２）Ｍｏ８ ダイナンツクメモリに関するｔのであ
る。
形＋２）Ｍｏ８ ダイナンツクメモリに関するｔのであ
る。
第１図（ａ）、第１図（荀および第１図（ｃ）は従来の
基本電位発生回路内蔵の輩０１１′ダイナミックメモリ
のメモリアレイ管示す構成図、その回路図訃よびそＯ等
価回路を示す図÷ある。同図において、（１）は左側を
よυ右側にそれぞれ！トリックス状に配置したメモリセ
ルであ！、その詳細な断面を嬉２図（婦に示し、その等
価回路を第２開−）に示すように、そのメモリ容量鉱容
量Ｃ・めＭｏｌ容量（１ム）と容量ＣＯＯ空乏層容□量
（１ｍ） ０並列容量となる０（１）は！トリックス状
に配置し九メモリセル（１）の各 ′行ごとに設け
たセンスアンプ、（支）はこのメモリセル（１）の各行
ごとに設けると共にそのセンスアンプａ）をはさんで左
側および右側に設けたダミーセルであＪ）、その詳細な
断面を第１図（ａ）Ｋ示し、その等価回路を第３図（ｂ
）に示すように、そのダ建−容量は容量Ｃ，ＤｏＭＯＢ
容量（３ム）と容量ＣＤＤ Ｏ空乏層容量（３１ｍ）４
Ｄ並列容量となハ前記メモリセル（１）のメモリ容量の
ほぼ１／２ Ｋ設定されているっ゛（４）はメモリセル
（１）シよびダンーセル０）の行ととに設けられ、セン
スアンプａＤをはさんで左側および右側にそれぞれ配置
したビット線、藝）は左側および右側Ｏメ゛モリセル（
１）の各列ごとに配置したワード線％―）は左側および
右側のダミーセル０）にそれぞれ配置したダミー９−ド
纏、のは左側および右側のメモリセル（１）およびダミ
ーセル＊）ＫｌｉｋｌｌＴる電圧ｖｏ＠の電源−１（２
）線左儒および右側０ｆｔ−セル０）にそれぞれ接続し
、第４図−）に示すφ。
基本電位発生回路内蔵の輩０１１′ダイナミックメモリ
のメモリアレイ管示す構成図、その回路図訃よびそＯ等
価回路を示す図÷ある。同図において、（１）は左側を
よυ右側にそれぞれ！トリックス状に配置したメモリセ
ルであ！、その詳細な断面を嬉２図（婦に示し、その等
価回路を第２開−）に示すように、そのメモリ容量鉱容
量Ｃ・めＭｏｌ容量（１ム）と容量ＣＯＯ空乏層容□量
（１ｍ） ０並列容量となる０（１）は！トリックス状
に配置し九メモリセル（１）の各 ′行ごとに設け
たセンスアンプ、（支）はこのメモリセル（１）の各行
ごとに設けると共にそのセンスアンプａ）をはさんで左
側および右側に設けたダミーセルであＪ）、その詳細な
断面を第１図（ａ）Ｋ示し、その等価回路を第３図（ｂ
）に示すように、そのダ建−容量は容量Ｃ，ＤｏＭＯＢ
容量（３ム）と容量ＣＤＤ Ｏ空乏層容量（３１ｍ）４
Ｄ並列容量となハ前記メモリセル（１）のメモリ容量の
ほぼ１／２ Ｋ設定されているっ゛（４）はメモリセル
（１）シよびダンーセル０）の行ととに設けられ、セン
スアンプａＤをはさんで左側および右側にそれぞれ配置
したビット線、藝）は左側および右側Ｏメ゛モリセル（
１）の各列ごとに配置したワード線％―）は左側および
右側のダミーセル０）にそれぞれ配置したダミー９−ド
纏、のは左側および右側のメモリセル（１）およびダミ
ーセル＊）ＫｌｉｋｌｌＴる電圧ｖｏ＠の電源−１（２
）線左儒および右側０ｆｔ−セル０）にそれぞれ接続し
、第４図−）に示すφ。
信号が送られるφ、！Ｉである。またｂｊｌｘ図伽）に
示す回路図において、―）は第４図伽）に示すリチャー
ジ用信号φ１の入力によりセンスアンプ■によるセンス
完了後に％Ｈ＃′儒のビット線ｆｆ１Ｖｎｎレベルにリ
チャージするアクティブリストアｌＩＭ、（ｔｏ）は左
側および右側のビット線（４）を等しい電位Ｖ。
示す回路図において、―）は第４図伽）に示すリチャー
ジ用信号φ１の入力によりセンスアンプ■によるセンス
完了後に％Ｈ＃′儒のビット線ｆｆ１Ｖｎｎレベルにリ
チャージするアクティブリストアｌＩＭ、（ｔｏ）は左
側および右側のビット線（４）を等しい電位Ｖ。
にプリチャージするトランジスタ、（Ｈ）は第４図（ｄ
Ｋ示すφ、傷信号入力するととにより導通状態になシ、
クロスカップルしたセンスアンプａ）ｔラッチするセン
シング用トランジスタ、（１２）ａコモンラッチノード
、（１３）ｉｆ容量Ｃ烏のコンデンサである◎また、第
１開切に示す等価回路にかいて、（１４）はコモンラッ
チノード（１２ンかも下記のシリコン基＠（１４り （
第２図−）参ｊ１１）への等価的な容量２ ’ Ｃｍ
ｔもつ等価容量、（ｔＳ）は基板電位発生回路内蔵のダ
イナミックＲＡＭ ′ｃは下記のシリコン基板（ｌｌｉ
） （第２図−）参照）はメモリサイクルにおいて近似
的に７０−ティングと考えられるので、下記のシリコン
基板（１＠）とＶｌｌの間て形成される容量Ｃ，，Ｏコ
ンデンサでＴｏ為◎まえ、第２図−）に示すメモリセル
Ｏ断両図および第２ｉ図（転）に示すその等価回路にお
いて、 （１＠）紘電圧ｖｌ烏が印加するｐＨのシリコ
ン！ＩＫ、ＣＩ？）はビットツイン（４）を構成するＮ
十拡散領域、Ｃｌ８）紘ワードツイン（５）を構成する
１１１２層ポリシリコンゲート、（１ｓ）は第１層ポリ
シリコンゲート、αＯ）はゲート酸化膜、（２１）Ｆ１
分−周の厚いフィールド酸化膜、 （２２）はチャネル
ストップＰ 領域、（２３ンはメモリノード、（２４〕
はＭＯＳ ）ランジスタである。また、第３図（ａ）
に示すダミーセルおよび菖３図（ｂ）に示す等価回路に
おいて、 （２５）はダミーノード、（２６）はＭＯＳ
）ランジスタ、（２Ｄ Ｆｉｒミー””）Ｋｖｓｓ
レベルを書ｔｋ込ｔｒためのＭ２Ｓ トランジスタで
ある。
Ｋ示すφ、傷信号入力するととにより導通状態になシ、
クロスカップルしたセンスアンプａ）ｔラッチするセン
シング用トランジスタ、（１２）ａコモンラッチノード
、（１３）ｉｆ容量Ｃ烏のコンデンサである◎また、第
１開切に示す等価回路にかいて、（１４）はコモンラッ
チノード（１２ンかも下記のシリコン基＠（１４り （
第２図−）参ｊ１１）への等価的な容量２ ’ Ｃｍ
ｔもつ等価容量、（ｔＳ）は基板電位発生回路内蔵のダ
イナミックＲＡＭ ′ｃは下記のシリコン基板（ｌｌｉ
） （第２図−）参照）はメモリサイクルにおいて近似
的に７０−ティングと考えられるので、下記のシリコン
基板（１＠）とＶｌｌの間て形成される容量Ｃ，，Ｏコ
ンデンサでＴｏ為◎まえ、第２図−）に示すメモリセル
Ｏ断両図および第２ｉ図（転）に示すその等価回路にお
いて、 （１＠）紘電圧ｖｌ烏が印加するｐＨのシリコ
ン！ＩＫ、ＣＩ？）はビットツイン（４）を構成するＮ
十拡散領域、Ｃｌ８）紘ワードツイン（５）を構成する
１１１２層ポリシリコンゲート、（１ｓ）は第１層ポリ
シリコンゲート、αＯ）はゲート酸化膜、（２１）Ｆ１
分−周の厚いフィールド酸化膜、 （２２）はチャネル
ストップＰ 領域、（２３ンはメモリノード、（２４〕
はＭＯＳ ）ランジスタである。また、第３図（ａ）
に示すダミーセルおよび菖３図（ｂ）に示す等価回路に
おいて、 （２５）はダミーノード、（２６）はＭＯＳ
）ランジスタ、（２Ｄ Ｆｉｒミー””）Ｋｖｓｓ
レベルを書ｔｋ込ｔｒためのＭ２Ｓ トランジスタで
ある。
なお、コモンラッチノード（１２〕から下記のシリコン
基板（１６）への等価的容量について、φν信号により
充電されるのは左側および右側のビット線（４）のうち
％ＬＩ偶のものだけであるから、センス時にφ、傷信
号より放電されるのも左側および右側のぢット線（４）
のうち％Ｌ＃側のみである次に、上記構成に係るＭＯＢ
ダイナミックメモリの動作について第４図（−〜第４図
（呻、第５図、３４６図（ａ） 〜ｊｌＥ ６図（・）
および第７図（ａ） 〜第７図（・）全参照して説明す
る０ まず、１）ランジスタ形のＭＯＳ ダイナ叱ツクーメモ
リはＭＯ８キャパシタに蓄積された電荷Ｏ有無を情報の
％１’ 、’Ｏ’に対応させている。メモリセル（１）
からの電荷をビットＩｉ１Ｍ）に出力し、メモ９−ｔ
ル（１）（Ｄ？’！？′ｌ′”／２の容量を持つダミー
セルＣ）からの基準電荷を等しい電圧にプリチャージさ
れたセンスアンプＱ）に対して反対側のピッ）＃（４）
に出力し、左側のピッ）ＩＩ（４）と右側のビット線間
の微少電圧をセンスアンプＱ）でセンスするものである
。そして、φＰ信号が％ＨＩレベルの期間、左側および
右側のビット線（４を等電位プリチャージすると共にダ
ミーセル（３）にｖｌ、レベルを書！込む。次に、第４
ｆｆｌＲ（ａ）に示すように、ダミーライトの時間ｔ１
においてφ？倍信号％Ｌｌレベルになると、ビット１ｌ
（４）が７ｑ−ティングになったのちに、ワード＊（５
）か％Ｈ１レベルにな９、メモリセル（１）の情報を左
側のビット線（４）に転送し、ダミーセルｅ）の情報ｔ
：ｔ５＠のビット＊（４）に転送する０次に、リードの
時間ｔ、におｉで、薦４図（Ｑに示すように、φ、傷信
号立ち上け、左側のビット−〇）と右側のビット線（４
）との微少電位差を検出し、％Ｌ＃ ＩＩのビット線を
ＷａＳレベルまで放電させる（第４図６１）参照〕０こ
のとき、近似的に７０−ティングであるシリコン基［Ｃ
１６）の電位Ｖｌｌは第４ｖＡ（・）に示すように、負
方向へ容量結合によ）変動する。この大きさは第１図（
ｅ） Ｋ示す等何回路から明らかなように％ ”ＣＢ
農とＣ１ｌ の比によ〕決定する◇そして、センス動作
が完了し良のち、第４開缶）に示すようにリチャージ用
パルスφ凰が高レベルになると、％ＨＩレベル偶のビッ
ト線（４）はＶＤＤＶベルまで上昇する。この時、ワー
ド１２１１Ｘｖ勝Ｄレベルでアレばメモリセル（１）に
はワード膿信号が印加するトランス７アトランジスタの
Ｌ［い値電圧Ｖ！だ妙低ｉ電圧ＶＤＤ−Ｖｔか伝達され
る。そして、％ＬＩ側のビット線（４）はＳ Ｌ ルベ
ルのｔｔなのて、メモリセル（１）Ｋはｖｌ、レベルが
伝達されるにの状態で、ワード！Ｉ（１）が％Ｌルベル
になると、メモリセル（１）のメモリノード（２ｓ）に
は３１１４図（ｆ）Ｋ示すように％Ｈｚ 、 ｖへｈｔ
ｖ トｔｋ ＶＤＩ）−■！ボルトが書き込まれ ％
Ｌ Ｉ レベルのときｖ、、ボルトが書き込まれる。
基板（１６）への等価的容量について、φν信号により
充電されるのは左側および右側のビット線（４）のうち
％ＬＩ偶のものだけであるから、センス時にφ、傷信
号より放電されるのも左側および右側のぢット線（４）
のうち％Ｌ＃側のみである次に、上記構成に係るＭＯＢ
ダイナミックメモリの動作について第４図（−〜第４図
（呻、第５図、３４６図（ａ） 〜ｊｌＥ ６図（・）
および第７図（ａ） 〜第７図（・）全参照して説明す
る０ まず、１）ランジスタ形のＭＯＳ ダイナ叱ツクーメモ
リはＭＯ８キャパシタに蓄積された電荷Ｏ有無を情報の
％１’ 、’Ｏ’に対応させている。メモリセル（１）
からの電荷をビットＩｉ１Ｍ）に出力し、メモ９−ｔ
ル（１）（Ｄ？’！？′ｌ′”／２の容量を持つダミー
セルＣ）からの基準電荷を等しい電圧にプリチャージさ
れたセンスアンプＱ）に対して反対側のピッ）＃（４）
に出力し、左側のピッ）ＩＩ（４）と右側のビット線間
の微少電圧をセンスアンプＱ）でセンスするものである
。そして、φＰ信号が％ＨＩレベルの期間、左側および
右側のビット線（４を等電位プリチャージすると共にダ
ミーセル（３）にｖｌ、レベルを書！込む。次に、第４
ｆｆｌＲ（ａ）に示すように、ダミーライトの時間ｔ１
においてφ？倍信号％Ｌｌレベルになると、ビット１ｌ
（４）が７ｑ−ティングになったのちに、ワード＊（５
）か％Ｈ１レベルにな９、メモリセル（１）の情報を左
側のビット線（４）に転送し、ダミーセルｅ）の情報ｔ
：ｔ５＠のビット＊（４）に転送する０次に、リードの
時間ｔ、におｉで、薦４図（Ｑに示すように、φ、傷信
号立ち上け、左側のビット−〇）と右側のビット線（４
）との微少電位差を検出し、％Ｌ＃ ＩＩのビット線を
ＷａＳレベルまで放電させる（第４図６１）参照〕０こ
のとき、近似的に７０−ティングであるシリコン基［Ｃ
１６）の電位Ｖｌｌは第４ｖＡ（・）に示すように、負
方向へ容量結合によ）変動する。この大きさは第１図（
ｅ） Ｋ示す等何回路から明らかなように％ ”ＣＢ
農とＣ１ｌ の比によ〕決定する◇そして、センス動作
が完了し良のち、第４開缶）に示すようにリチャージ用
パルスφ凰が高レベルになると、％ＨＩレベル偶のビッ
ト線（４）はＶＤＤＶベルまで上昇する。この時、ワー
ド１２１１Ｘｖ勝Ｄレベルでアレばメモリセル（１）に
はワード膿信号が印加するトランス７アトランジスタの
Ｌ［い値電圧Ｖ！だ妙低ｉ電圧ＶＤＤ−Ｖｔか伝達され
る。そして、％ＬＩ側のビット線（４）はＳ Ｌ ルベ
ルのｔｔなのて、メモリセル（１）Ｋはｖｌ、レベルが
伝達されるにの状態で、ワード！Ｉ（１）が％Ｌルベル
になると、メモリセル（１）のメモリノード（２ｓ）に
は３１１４図（ｆ）Ｋ示すように％Ｈｚ 、 ｖへｈｔ
ｖ トｔｋ ＶＤＩ）−■！ボルトが書き込まれ ％
Ｌ Ｉ レベルのときｖ、、ボルトが書き込まれる。
つづいて、ライトの時間ｔｍにおいて、φ１信号が籐４
図（ａ）に示すよ５に、％Ｈ＃レベルになると、％Ｌ＃
レベル側のビットｍ（４）がｖＰまでプリチャージされ
るので、近似的に７０−ティングであるシリコン基板（
１６）の電位Ｖ１ｍは篤４図Ｇ）に示すように正方向へ
容量結合により変動する。このシリコ／基ｆＥ（１＠）
の電位Ｖ１ｍの正方向への変動はメモリノード（２３）
に正方向の変動を与える。この大きさは基板電位Ｖｌｌ
の変動の大きさに依存し、電源電圧ｖ＠Ｑが高インピー
ダンスて、基板電位Ｖ１ｍの変動と共に変動する場合は
さらに大きくなる０すなわち、第５図は第１図（−にお
ける電位Ｖｌｌｌ Ｏ変動ｊＶ１ｍｓコモンラッテノー
ド−ｖｓｓ間の容量ｃ＠ｓのシリコン基板−７１１間容
量Ｃａｌ依存性を示す図である。すなわち、 この第Ｓ図から、基板電位ｖＩＩ１１の変動１Ｖｌｌを
小さくするために１シリコンｆｉＩ板−ｖ８１間容量Ｃ
，、を大きくすると、クモンラッチノードーＶｌｌ１間
の容量Ｃｅｌが大きくな９、ビット線（４）のプリチャ
ージに時間がかかると共に、センスアンプａ）による；
モンラッチノード（１２）の放電に時間がかかるのて、
高速動作に適さｅｈｏ−また、電源電圧ｖ＠Ｑが高イン
ピーダンス（内戚電源など）の場合、第６図−）〜第６
図（・）に示すように、電源電圧ｖＱＧが基板電位ｖＢ
■と共に振動している。一方、電源電圧Ｗｏ＠が低イン
ピーダンスの場合ｊ１７ｒｌ！Ｊも）〜票７図ム）に示
すように、メモリ容量が基板電位Ｖｌｌｌのデカップル
容量（Ｃｓ５）の成分として働いて−る。
図（ａ）に示すよ５に、％Ｈ＃レベルになると、％Ｌ＃
レベル側のビットｍ（４）がｖＰまでプリチャージされ
るので、近似的に７０−ティングであるシリコン基板（
１６）の電位Ｖ１ｍは篤４図Ｇ）に示すように正方向へ
容量結合により変動する。このシリコ／基ｆＥ（１＠）
の電位Ｖ１ｍの正方向への変動はメモリノード（２３）
に正方向の変動を与える。この大きさは基板電位Ｖｌｌ
の変動の大きさに依存し、電源電圧ｖ＠Ｑが高インピー
ダンスて、基板電位Ｖ１ｍの変動と共に変動する場合は
さらに大きくなる０すなわち、第５図は第１図（−にお
ける電位Ｖｌｌｌ Ｏ変動ｊＶ１ｍｓコモンラッテノー
ド−ｖｓｓ間の容量ｃ＠ｓのシリコン基板−７１１間容
量Ｃａｌ依存性を示す図である。すなわち、 この第Ｓ図から、基板電位ｖＩＩ１１の変動１Ｖｌｌを
小さくするために１シリコンｆｉＩ板−ｖ８１間容量Ｃ
，、を大きくすると、クモンラッチノードーＶｌｌ１間
の容量Ｃｅｌが大きくな９、ビット線（４）のプリチャ
ージに時間がかかると共に、センスアンプａ）による；
モンラッチノード（１２）の放電に時間がかかるのて、
高速動作に適さｅｈｏ−また、電源電圧ｖ＠Ｑが高イン
ピーダンス（内戚電源など）の場合、第６図−）〜第６
図（・）に示すように、電源電圧ｖＱＧが基板電位ｖＢ
■と共に振動している。一方、電源電圧Ｗｏ＠が低イン
ピーダンスの場合ｊ１７ｒｌ！Ｊも）〜票７図ム）に示
すように、メモリ容量が基板電位Ｖｌｌｌのデカップル
容量（Ｃｓ５）の成分として働いて−る。
このように、従来の基板電位発生回路内蔵のＭＯ８ダイ
ナミックメモリでは基板−ｖ１１間容量ＣＳＳが小さけ
れば基板電位Ｖｓｍ Ｅ）ｌｌ！ＩｍＫ伴うメモリ電圧
の変動が大きくなり、基板−７８１間容量Ｃ１，が大き
ければ基板電位Ｖｌｌｌｌ Ｏ変動は小さく逢るかわ１
（コモンラッチノード−Ｖ□間の容量Ｃｅｓが大きくな
）、高速動作に適しなくなるなどの欠点があった。
ナミックメモリでは基板−ｖ１１間容量ＣＳＳが小さけ
れば基板電位Ｖｓｍ Ｅ）ｌｌ！ＩｍＫ伴うメモリ電圧
の変動が大きくなり、基板−７８１間容量Ｃ１，が大き
ければ基板電位Ｖｌｌｌｌ Ｏ変動は小さく逢るかわ１
（コモンラッチノード−Ｖ□間の容量Ｃｅｓが大きくな
）、高速動作に適しなくなるなどの欠点があった。
したがって、この発明の目的はメモリ動作の高速性を損
なうことなく、基板電位Ｖｉｔ８の変動に伴ｅ５メモリ
電圧の変ｗｋを４１減することが可能な基板電位発生回
路を内蔵するＭＯ８ダイナミックメモリを提供するもの
である。
なうことなく、基板電位Ｖｉｔ８の変動に伴ｅ５メモリ
電圧の変ｗｋを４１減することが可能な基板電位発生回
路を内蔵するＭＯ８ダイナミックメモリを提供するもの
である。
このような目的を達成するため、この発明はメモリセル
からの情報ｔセンスアンプでセンスする直前に高インピ
ーダンスＫｔす、センス動作完了後に低インピーダンス
になる可変インピーダンス手段と、この可変インピーダ
ンス手Ｒ［１！ 列に＃絖するデカップリング容量と會
備え、この直列に接続した可変インピーダンス手段とデ
カップリング容量とを電源端子とメモリセルの基板との
間に接続するもので６９、以下実施例を用いて詳細に説
明する。
からの情報ｔセンスアンプでセンスする直前に高インピ
ーダンスＫｔす、センス動作完了後に低インピーダンス
になる可変インピーダンス手段と、この可変インピーダ
ンス手Ｒ［１！ 列に＃絖するデカップリング容量と會
備え、この直列に接続した可変インピーダンス手段とデ
カップリング容量とを電源端子とメモリセルの基板との
間に接続するもので６９、以下実施例を用いて詳細に説
明する。
第８図線この発明に係るＭＯＳ ダイナミックメモリ
の一奥ｊｌｉｉｔ！ａを示すメモリアレイの、構成図で
ある。同図において、（２８）は一端が電圧Ｗｏｏの電
極線ＣｎＫ接続し、他端がメモリアレイの内部電源端子
（２１） Ｋ接続する可変インピーダンス手段で６９、
センスアンプ（２）の動作開始直前に高インピー／ンス
状態にな）、動作完了後に低インピーダンス状態になる
ように制御される。なお、通常拡第９図に示すように１
町変インピ一ダンス手段（２８） Ｋデカツブ９ｙ／容
量（３０） ＹｔＩ！絖すルカ、この−１例の場合ＫＩ
Ｉｉこのデカップリング容量（＄０）の代Ｇにメそす容
量を用いるものである。
の一奥ｊｌｉｉｔ！ａを示すメモリアレイの、構成図で
ある。同図において、（２８）は一端が電圧Ｗｏｏの電
極線ＣｎＫ接続し、他端がメモリアレイの内部電源端子
（２１） Ｋ接続する可変インピーダンス手段で６９、
センスアンプ（２）の動作開始直前に高インピー／ンス
状態にな）、動作完了後に低インピーダンス状態になる
ように制御される。なお、通常拡第９図に示すように１
町変インピ一ダンス手段（２８） Ｋデカツブ９ｙ／容
量（３０） ＹｔＩ！絖すルカ、この−１例の場合ＫＩ
Ｉｉこのデカップリング容量（＄０）の代Ｇにメそす容
量を用いるものである。
そして、この可変インピーダンス手段（２＄）とデカッ
プリング容量（３０）との接続点をノード（３１）とす
る。
プリング容量（３０）との接続点をノード（３１）とす
る。
次に、上記構成によるＭＯｇダイナンツクメモリの動作
について５ｊｌｌＯ図（−〜第１θ図（ｆ）を参照して
説明する０まず、リード時の時間ｔｍにおいてはＭ２Ｏ
図（４）Ｋ示すφ。信号が低レベルであ夛、ノード（３
１）Ｙｔ７０−テイングにし、デカップリング容量（３
・）を実質的に切シ離し、シリ；ン基板−ｖｓａ間容量
Ｃａｌを小さくするため、基板電位Ｖｌｌｌの変動は第
１０図（・）に示すように大き（な）、コモンラッチノ
ード−７１，間容量Ｃ軸が小さくなるため高速動作に適
するようになる。
について５ｊｌｌＯ図（−〜第１θ図（ｆ）を参照して
説明する０まず、リード時の時間ｔｍにおいてはＭ２Ｏ
図（４）Ｋ示すφ。信号が低レベルであ夛、ノード（３
１）Ｙｔ７０−テイングにし、デカップリング容量（３
・）を実質的に切シ離し、シリ；ン基板−ｖｓａ間容量
Ｃａｌを小さくするため、基板電位Ｖｌｌｌの変動は第
１０図（・）に示すように大き（な）、コモンラッチノ
ード−７１，間容量Ｃ軸が小さくなるため高速動作に適
するようになる。
このとき、ノード（３１）の電位は第１０図（ｆ）に示
すように１基板電位Ｖ１ｍの変動と共に大きく変動する
。
すように１基板電位Ｖ１ｍの変動と共に大きく変動する
。
次に、センス動作完了後に、第１０図（旬に示すφＣ信
号を高レベルにすると、ノード（３１）社外部電源レベ
ルまで再充電される。その結果、デカップリング容量（
３０） ｔ−通して基板電位Ｖ１ｍレベルに正の変動を
与える。その後、ワード線（５）か低し／ヘルｇすｌ）
、メモリセル（１）へＯ％Ｈ１レベルおよび％Ｌｌ レ
ベルの書き込みが行なわれるので、基板電位Ｖｌｌｌの
変動に伴なうメモリ電圧の変−を軽減することができる
。
号を高レベルにすると、ノード（３１）社外部電源レベ
ルまで再充電される。その結果、デカップリング容量（
３０） ｔ−通して基板電位Ｖ１ｍレベルに正の変動を
与える。その後、ワード線（５）か低し／ヘルｇすｌ）
、メモリセル（１）へＯ％Ｈ１レベルおよび％Ｌｌ レ
ベルの書き込みが行なわれるので、基板電位Ｖｌｌｌの
変動に伴なうメモリ電圧の変−を軽減することができる
。
第１１図はこの発明に係るＭｏ８ダイナミツクメモリの
他の実施例を示すメモリアレイの構成図である。同図に
おいて、可変インピーダンス手段（２＄）としてＭｏ８
）ランジスタ（３２ンを用い良ものである。なお、通常
は第１２図に示すように％このＭｏ８ ）ランジスタ（
３２ンにデカップリング容量（３０）を接続するが、こ
の実施例の場合にはデカップリング容量（３ｏ）の代９
にメモリ容量を用いるものである。そして、Ｍｏ８．）
ランジスタ（３２）のソースとデカップリング容量（３
ｏ）との接続点を（３１）とする。
他の実施例を示すメモリアレイの構成図である。同図に
おいて、可変インピーダンス手段（２＄）としてＭｏ８
）ランジスタ（３２ンを用い良ものである。なお、通常
は第１２図に示すように％このＭｏ８ ）ランジスタ（
３２ンにデカップリング容量（３０）を接続するが、こ
の実施例の場合にはデカップリング容量（３ｏ）の代９
にメモリ容量を用いるものである。そして、Ｍｏ８．）
ランジスタ（３２）のソースとデカップリング容量（３
ｏ）との接続点を（３１）とする。
なお、動作については第８図と同様であることはもちろ
んである。
んである。
また、可変インピーダンス手段を固定抵抗にし、この固
定抵抗の抵抗値とコンデンサの容量値の積がセンスアン
プの動作速度（ｌｅｎｓＱ度）よ〕十分大きく、メモリ
動作のサイクルタイム（１００ｍｓ程度）よ〕小さくし
ても、同様にできることはもちろんである。
定抵抗の抵抗値とコンデンサの容量値の積がセンスアン
プの動作速度（ｌｅｎｓＱ度）よ〕十分大きく、メモリ
動作のサイクルタイム（１００ｍｓ程度）よ〕小さくし
ても、同様にできることはもちろんである。
以上詳細に説明したように、この発明に係るＭＯＢＩイ
ナ電ツクメックメモリばメ螢す電圧の変動を軽減するこ
とができるので、高速動作が可能になる効果がある。
ナ電ツクメックメモリばメ螢す電圧の変動を軽減するこ
とができるので、高速動作が可能になる効果がある。
＠ ｌ ＩＱ（ａ） ａ第１図（ｂ）および第１図（ｅ
）は従来の基本電位発生囲路内蔵のＭｏｌダイナ々ツタ
メモリのメモリアレイを示す構成図、第２図（ａ）およ
び絡２開缶）は第１図のメモリセルの詳細な断面図およ
びその等価回路、第３図（ａ）ｓｉ−よび第３図（ｂ）
線第１図のダミーセルの詳細な断面図およびその等価回
路、第４図（ａ）〜第４図（荀は第１図の各部の動作波
形を示す図、第５図は第１図のＶ、、 Ｏ変動、容量ｃ
ｅｓの容量Ｃａ１ｌ依存性を示す図、第６図（ａ）〜第
６図Ｇ）および第７図（ａ）〜第７図←）は第１図の各
部の波形管示す図、第８図はこの発明に係るＭｏ８ダイ
チヤツクメモリの一実施例を示すメモリアレイの構成図
、第９図は第８図の可変インピーダンス手段にデカップ
リング容量を接続した１ｌｌｌｌ１％ 第１０図・（１
）〜第１Ｏ図（ｆ）は第８図の各部の波形を示す図、第
１１図はこの発明に係るＭＯＳダイナζツクメモリの他
の実施例を示すメモリアレイの構成図、第１２図は第１
１図０ＭＯ８）ランジスタにデカップリング容量を接続
したｉｕｉ図である０（１）・・・・メモリセル、（１
ム）・・・・Ｍｏ８容量、 （ＩＢ）・・・・空乏層容
量、Ｑ）・・・・センスアンプ、（３）・・・・ダン−
セル、（３ム）・・・・ＭＯ８容量％ （３１１） 働
−−・空乏層容量、（４）・龜・・ビット纏、５）・・
・・ワード艙、帽＠＠・・ダミーワード艙、の・＃壷−
電Ｉ！線、ω）・・拳・φｐＨｌ、ｅ）参〇・・アクテ
ィブリストア回路、（１０）・・ｅ・トランジスタ、（
１１）−・・・令ンシンク用トランジスタ、（１２）・
・・・コそンラツチノード、 （１３）・・・・コンデ
ンサ％ （１４）＊ｅ・・等価容景ｓ （Ｃ５）・・
・・コンデンサ、（１Ｂ）す１」シリコ／基板、（Ｃ７
）・−・・Ｎ＋拡散領域、 （ｔＳ）・・ａａ第２層ポ
リシリコングー）、（１＠） −・拳・第１ポリシリコ
ンゲート。 （２０）−−・−ゲート酸化Ｍ％ （２１）・・・・厚
いフィールド酸化膜、（２２）・・・・−ヤネルストッ
プＰ十領域％ （２３）・・・・メモリノード、（２４
）”−６ＭＯ８）ランジ、＊／、 （２５） ＊ ＃
・轡ダミーノード、Ｃ２Ｍ）および（２７）・Ｏ・・Ｍ
ＯＳ）ｊンジスタ、（２８）−・Ｏ・可変インピーダン
ス手段％ （２１）・・・拳内部電源端子。 （３０〕・・書・デカップリング容量、（ｓＤ ＠・１
６２、！−・ノード、（３２）・拳・・Ｍｏｓ ）ラン
ジスタ〇なお、図中、同一符号は同一または相当部分を
示す〇 代理人 葛 ｋＪＪ 侶 −（外１名ン第２図 （
０） （１）） ■＠８ 第３図 （０） （ｂ） ■８日 第４図 （ｊｄ）Ｓコク 第６１１ 會−會２ 會３手続補
正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ８６−１０８７１５号
２、発明の名称 Ｍｏｌメイナζツクメ毫す ３、補正をする者 ５、補正の対象 （１１明細書の発明の詳細な説明の欄 （２１明細書の図面の簡単な説明の欄 （３１図 面 ６、補正の内容 ＋ＩＩ 明細書第２頁第７〜８行の「基本電位発生回
路」を「基板電位発生回路」と補正する。 （２）同書第４頁第４〜５行の「容量ｃｌのコンデンサ
」を「ビット線容量ＣｍＪと補正する。 （３）同書第６ｊｉ第１１〜１２行の「ダミーライト」
を「プリチャージ」と補正する。 （４） 同書第７頁第５行のｒｃｍｍＪを「０勝」と
補正する。 （５） 同書同頁第１９行の「ライト」を「プリチャ
ージ」と補正する。 （６）同書第８頁第１０−１１行の「すなわち、」を削
除する。 （７）同書第１３頁第１６行の「できるので」を「でき
るとともに」と補正する。 （８） 同書同頁第１９〜２０行の「基本電位発生回
路」を「基板電位発生回路」と補正する。 （９１図面の第５図を別紙のとおり補正する。 以 上
）は従来の基本電位発生囲路内蔵のＭｏｌダイナ々ツタ
メモリのメモリアレイを示す構成図、第２図（ａ）およ
び絡２開缶）は第１図のメモリセルの詳細な断面図およ
びその等価回路、第３図（ａ）ｓｉ−よび第３図（ｂ）
線第１図のダミーセルの詳細な断面図およびその等価回
路、第４図（ａ）〜第４図（荀は第１図の各部の動作波
形を示す図、第５図は第１図のＶ、、 Ｏ変動、容量ｃ
ｅｓの容量Ｃａ１ｌ依存性を示す図、第６図（ａ）〜第
６図Ｇ）および第７図（ａ）〜第７図←）は第１図の各
部の波形管示す図、第８図はこの発明に係るＭｏ８ダイ
チヤツクメモリの一実施例を示すメモリアレイの構成図
、第９図は第８図の可変インピーダンス手段にデカップ
リング容量を接続した１ｌｌｌｌ１％ 第１０図・（１
）〜第１Ｏ図（ｆ）は第８図の各部の波形を示す図、第
１１図はこの発明に係るＭＯＳダイナζツクメモリの他
の実施例を示すメモリアレイの構成図、第１２図は第１
１図０ＭＯ８）ランジスタにデカップリング容量を接続
したｉｕｉ図である０（１）・・・・メモリセル、（１
ム）・・・・Ｍｏ８容量、 （ＩＢ）・・・・空乏層容
量、Ｑ）・・・・センスアンプ、（３）・・・・ダン−
セル、（３ム）・・・・ＭＯ８容量％ （３１１） 働
−−・空乏層容量、（４）・龜・・ビット纏、５）・・
・・ワード艙、帽＠＠・・ダミーワード艙、の・＃壷−
電Ｉ！線、ω）・・拳・φｐＨｌ、ｅ）参〇・・アクテ
ィブリストア回路、（１０）・・ｅ・トランジスタ、（
１１）−・・・令ンシンク用トランジスタ、（１２）・
・・・コそンラツチノード、 （１３）・・・・コンデ
ンサ％ （１４）＊ｅ・・等価容景ｓ （Ｃ５）・・
・・コンデンサ、（１Ｂ）す１」シリコ／基板、（Ｃ７
）・−・・Ｎ＋拡散領域、 （ｔＳ）・・ａａ第２層ポ
リシリコングー）、（１＠） −・拳・第１ポリシリコ
ンゲート。 （２０）−−・−ゲート酸化Ｍ％ （２１）・・・・厚
いフィールド酸化膜、（２２）・・・・−ヤネルストッ
プＰ十領域％ （２３）・・・・メモリノード、（２４
）”−６ＭＯ８）ランジ、＊／、 （２５） ＊ ＃
・轡ダミーノード、Ｃ２Ｍ）および（２７）・Ｏ・・Ｍ
ＯＳ）ｊンジスタ、（２８）−・Ｏ・可変インピーダン
ス手段％ （２１）・・・拳内部電源端子。 （３０〕・・書・デカップリング容量、（ｓＤ ＠・１
６２、！−・ノード、（３２）・拳・・Ｍｏｓ ）ラン
ジスタ〇なお、図中、同一符号は同一または相当部分を
示す〇 代理人 葛 ｋＪＪ 侶 −（外１名ン第２図 （
０） （１）） ■＠８ 第３図 （０） （ｂ） ■８日 第４図 （ｊｄ）Ｓコク 第６１１ 會−會２ 會３手続補
正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ８６−１０８７１５号
２、発明の名称 Ｍｏｌメイナζツクメ毫す ３、補正をする者 ５、補正の対象 （１１明細書の発明の詳細な説明の欄 （２１明細書の図面の簡単な説明の欄 （３１図 面 ６、補正の内容 ＋ＩＩ 明細書第２頁第７〜８行の「基本電位発生回
路」を「基板電位発生回路」と補正する。 （２）同書第４頁第４〜５行の「容量ｃｌのコンデンサ
」を「ビット線容量ＣｍＪと補正する。 （３）同書第６ｊｉ第１１〜１２行の「ダミーライト」
を「プリチャージ」と補正する。 （４） 同書第７頁第５行のｒｃｍｍＪを「０勝」と
補正する。 （５） 同書同頁第１９行の「ライト」を「プリチャ
ージ」と補正する。 （６）同書第８頁第１０−１１行の「すなわち、」を削
除する。 （７）同書第１３頁第１６行の「できるので」を「でき
るとともに」と補正する。 （８） 同書同頁第１９〜２０行の「基本電位発生回
路」を「基板電位発生回路」と補正する。 （９１図面の第５図を別紙のとおり補正する。 以 上
Claims (1)
- 【特許請求の範囲】 ０） 基板電位発生回ａｔ−内蔵したｌトラン・ジスタ
・９ 形メモリ管有するＭｏｌダイナンツタメ毫すにおｉて、
メモリセルからの情報をセンスアンプてセンスする直前
に高インピーダンスにな９、センス動作完了１１に低イ
ンピーダンスになる町変インピーダンス手段と、ζ０可
変インピ一ダンス手ＲＫ直列Ｋｍ続されたデカップリン
グ容量とを備え、前記直列に接続された町変インピーダ
ンス手段とデカップリング容量とを電源端子とメモリセ
ルの基板と０間に＠続すること七畳徴とするＭｏｌダイ
ナミックメモリ◇（２）前記町責インピーダンス手段社
Ｍｏ１ｔ ）ッンジスタであることを特徴とする特許請
求ａＳＳＳＳ第１一記ＭＯ１ｔダイナミックメそり。 （２）前記メモリセルのメモリ容量をデカップリング容
量として用いることを特徴とする特許請求の範囲第１項
または第２項記載のＭＯｇダイナ之ツクメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108735A JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108735A JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589289A true JPS589289A (ja) | 1983-01-19 |
| JPH0152835B2 JPH0152835B2 (ja) | 1989-11-10 |
Family
ID=14492191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108735A Granted JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589289A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284490A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPH02276088A (ja) * | 1989-01-18 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
-
1981
- 1981-07-09 JP JP56108735A patent/JPS589289A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284490A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPH02276088A (ja) * | 1989-01-18 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| US6222223B1 (en) | 1996-06-21 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0152835B2 (ja) | 1989-11-10 |
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