JPS6113500A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＣＭＯＳインバータを用いてメモリセル會構
成する半導体メモリ装置に関する。

〔発明の技術的背景とその問題点〕

半導体メモリ装置のメモリセルとしてＣＭＯＳインバー
タ金用いたものが知られている。その従来例を第一図に
示す。ｐチャネルＭＯ８ＦＥＴ　１とｎチャネルＭＯ８
ＦＥＴ　２からなるＣＭＯＳインバータと、ｐチャネ＃
　ＭＯＳＦＥＴ　３とｎチャネルＭＯ３ＦＥＴ　４から
なるＣＭＯＳインバータを対として、これらの入出力を
交差接続してメモリセルを＃４成している。

５．６ｆ−Ｊ、トランスファゲートとしてのｎチャネル
ＭＯ８ＦＥＴであり、７，８はデータ線、９１ｄ：、ワ
ード線である。

このメモリセルの書込み動作は、データ線７゜８にそれ
ぞれ°゛１″、・０・又は・Ｏ・、・・ｌ−を与え、ワ
ード線９に高電位を与えて、トランスファグー）　ＭＯ
ＳＦＥＴ　５　＋−６ｆオンにすることで行われる。読
出しは、予めデータ線７，８を電碑電圧■ＤＤまでプリ
チャージしておき、ワード線９に高電位？与える。これ
により、トランスファグー　）　ＭＯＳＦＥＴ　５　、
６を介して情報内容がデータ線７．８に出力される。

第一図はこのようなＣＭＯＳメモリセル全用いたメモリ
装置の全体構成を示す。書込みデータ１３’す書込み回
路１０ｆ介してメモリセルアレイのデータ線に加えられ
、メモリセルアレイからの読出しデータ１４はセンスア
ンプ等から構成される読出し回路１１ｔ−通して出力さ
れる。書込ミ、読出しアドレスデータ１５はアドレスデ
コーダ１２ケ介して一つのワード線を選択することにな
る。

このようなメモリを用いたシステムにおいて、短時間に
メモリ内容全リセットすることが要求される場合がある
。従来のメモリではその全内容をリセットする場合、ひ
とつのアドレスに０”を畳込む動作を全アドレスに対し
て繰返す必要があった。これでは短時間にメモリ内容を
リセットするという要求に応えられない。

〔発明の目的〕

本発明は上記事情全考慮してなされたもので、全メモリ
セルの情報内容を短時間にリセットする機能を備えた半
導体メモリ装置を提供することを目的とする。

〔発明の概要〕 本発明は、各メモリセルを構成する２個のＣＭＯＳイン
バータのうち一方について、その一つのＭＯＳＦＥＴ　
、即ち第１導電型基板に形成された第２導電型ウエル内
のＭＯＳＦＥＴのソース奮、この第２の導電型ウェルと
共に外部に共通リセット端子として導出したこｔを特徴
とする。

〔発明の効果〕

本発明によれば、メモリ内容を短時間にリセットするこ
とができる、ＣＭＯＳインバータを用いた半導体メモリ
装置を実現することができる。

〔発明の実施例〕

本発明の一実施例のメモリセル構成を第１図に示し、第
２図にメモリ全体の構成を示す。基を 本釣な構成は従来と変らないので、第旭図、第態図と対
応する部分には同符号を付しである・従来と異なる点は
、各メモリセル全構成するＣＭＯＳインバータのうち一
方、第１図ではｐチャネ＃　ＭＯＳＦＥＴ　１とｎチャ
ネルＭＯ８ＦＥＴ　２からなるインバータのｎチャネル
ＭＯ８ＦＥＴ　２のソースを、これが崩゛゛成されたｐ
ウェルと共にリセット端子１６として外部に導出してい
ることである。本実施例では、第２図に示すように、全
てのメモリセルについてリセット端子１６は共通となっ
ているＯ 第３図（ａ）　ｒ　（ｂ）は、第１図の２つのＣＭＯＳ
イア／ぐ一夕部分の模式的構造を示している。図示のよ
うにｎ型ＳＩ基板２１に、ウニに２２．．２２゜を形成
し、ｎ型Ｓｔ基板２ノ内にｐチャネルＭＯ８ＦＥＴ　１
　、３　（ｉ−、ｐウェル２２．．２２．内にｎチャネ
ルＭＯ８ＦＥＴ　２　、４　ｋ形成している。ｐチャネ
ルＭＯ８ＦＥＴ　３とｎチャネルＭＯ８ＦＥＴ　４から
なるＣＭＯＳインバータ側は、（ｂ）に示ずようにｎチ
ャネルＭＯ８ＦＥＴ　４のソースをｐウェル２２□と共
に従か 来と同様接地している。こ＾に対し、ｐチャネ１ルＭＯ
８ＦＥＴ　１とｎチャネルＭＯ８ＦＥＴ　２からなるＣ
ＭＯＳインバータ側は、（ａ）に示すようにｎチャネル
ＭＯ８ＦＥＴ　、？のソースとｐウェル２２．と全共通
にリセット端子１６に接続している。

このように構成されたＣＭＯＳメモリ装置の読出し、書
込み動作は従来と変らない。これらの通常動作時は、リ
セット端子１６は接地電位に保たれる。

リセット動作はリセット端子１６に高電位、例えば電源
電圧ｖＤＤヲ与えることにより行われる。第１図の１つ
のメモリセルに着目してその動作を詳しく説明する。リ
セット端子１６の電位上昇により、第３図から明らかな
ようにＰウェル２２□の電位が上昇する結果、ｎチャネ
ルＭＯ８ＦＥＴ　２のドレイン、即ち一方のインノ々−
夕の出力ノードＮ、の電位が上昇する。このノードＮ１
の電圧が他方のインバータのしきい値を越えるとその出
力ノードＮ２の電位が下がる。これによりｐチャネルＭ
Ｏ８ＦＥＴ　１がオンとなり、ノードＮ、の電位は更に
電源電圧ｖＤＤに近づく。

即ち正帰還によってノードＮ１が高レベル、ノードＮ、
が低レベルの安定状態にリセットされる。

リセット動作終了後、リセット端子１６は接地電位に戻
される。このときＭＯＳＦＥＴ　２はダート電圧がＱＶ
でオフとなってお９、リセット端子１６の電圧降下につ
れてノードＮ１の電位が引き下げられるが、リセット状
態が破壊されることはない。

以上のようなリセット動作が°、第２図から明らかなよ
うに全メモリセルについて同時に行われることになる。

第４゛図は別の実施例のＣＭＯＳメモリセル構成を示し
、第５図はそのメモリセルを用いたメモリの全体構ｉｔ
示す。先の実施例と対応する部分には同符号を付し−で
ある。この実施例のＣＭＯＳメモリセルは、書込み動作
と読出し動作が独立に行い得る、いわゆる２デートメモ
リセルであり、書込み用のワード線９□と読出し用のワ
ード線９２１に独立にしている。第５図に示すように、
書込み用アドレスデータ１５．は書込み用アドレスデコ
ーダ１２．ｔ−介して、また読出し用アドレスデータ１
５．は読出し用アドレスデコーダ１２．を介して、それ
ぞれ独立にメモリセルアレイに供給できるようにりって
いる。この実施例の場合も、メモリセルの一万のＣＭＯ
ＳインバータのｎチャネルＭＯ８ＦＥＴ　２のソースを
、これが形成されたｐウェルと共にリセット端子ノロと
して全メモリセルに共通に外部に導出している。

従ってこの実施例のＣＭＯＳメモリにおいても、メモリ
内容のリセットｉ短時間に行うことができる。

なお、以上の実施例では、リセット端子全全メモリセル
に共通としたが、メモリ領域を適宜分割して、各分割領
域毎に別々にリセット端子を引出すようにしてもよい。

またｐ型基板を用いたｎウェル構造を利用する場合には
、ｐチャネルトランジスタから上記実施例と同様にして
リセット端子を引出せばよい。

【図面の簡単な説明】

第１図は本発明の一実施例のＣＭＯＳメモリセル構成を
示す図、第２図はそのメモリセルを用いたメモリの全体
構成を、示す図、第３図は同じくそのメモリセルのＭＯ
Ｓインバータ部の構造を示す図、第４図は他の実施例の
ＣＭＯＳメモリセル構成を示す図、第５図はそのメモリ
セルを用いたメモリの全体構成金示す図、第６図は従来
のＣＭＯＳメモリセル構底ヲ水底図、第７図はそのメモ
リセルを用いたメモリの全体構成を示す図である。 １．３−−−ｐチャネルＭＯ８ＦＥＴ　、　２　、４　
・・−ｎチャネｋ　ＭＯＳＦＥＴ　、　５　、６　・−
ｎチャネルｖ　ＭＯＳＦＥＴ　、　７　。 ８・・・データ線、９，９□、９２・・・ワード線、１
ｏ・・・書込み回路、１１・・・読出し回路、１５，１
５□。 １５、・・・アドレスデコーダ、１６・・・リセット端
子、２１・・・ｎ型ｓ１基板、２２．．２２□・・ｐウ
ェル。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 　２個のＣＭＯＳインバータの入出力を交差接続して構
   成されるメモリセルの配列を有する半導体メモリ装置に
   おいて、複数のメモリセルのそれぞれ一方のインバータ
   を構成するＭＯＳＦＥＴのうち、第１導電型基板に形成
   された第２導電型ウエル内のＭＯＳＦＥＴのソースを、
   この第２導電型ウエルと共に外部に共通リセット端子と
   して導出したことを特徴とする半導体メモリ装置。