JP3151298B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3151298B2 JP3151298B2 JP20525492A JP20525492A JP3151298B2 JP 3151298 B2 JP3151298 B2 JP 3151298B2 JP 20525492 A JP20525492 A JP 20525492A JP 20525492 A JP20525492 A JP 20525492A JP 3151298 B2 JP3151298 B2 JP 3151298B2
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- Japan
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- memory cell
- voltage signal
- transistor
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Description
【０００１】
【産業上の利用分野】本発明はマスクＲＯＭからなる半
導体集積回路装置に関するものである。
導体集積回路装置に関するものである。
【０００２】
【従来の技術】周知のように、マスクＲＯＭはマスク工
程で情報の書き込みを行って、情報を固定してしまうＲ
ＯＭである。この種、マスクＲＯＭにはＭＯＳ形とバイ
ポーラ形がある。図２はＭＯＳ形ＲＯＭの一例を示す回
路図で、Ｑ１、Ｑ２はＭＯＳトランジスタで、このトラ
ンジスタＱ１、Ｑ２のゲート電極はそれぞれワード線Ｗ
１、Ｗ２に接続される。トランジスタＱ１のドレイン電
極はビット線Ｂ１に接続されるが、トランジスタＱ２の
ドレイン電極はビット線Ｂ１に図示×印の位置で切り離
されている。なお、トランジスタＱ１、Ｑ２のソース電
極は接地する。このように構成すると、トランジスタＱ
１は“０”に、トランジスタＱ２は“１”の値に保持さ
れることになる。
程で情報の書き込みを行って、情報を固定してしまうＲ
ＯＭである。この種、マスクＲＯＭにはＭＯＳ形とバイ
ポーラ形がある。図２はＭＯＳ形ＲＯＭの一例を示す回
路図で、Ｑ１、Ｑ２はＭＯＳトランジスタで、このトラ
ンジスタＱ１、Ｑ２のゲート電極はそれぞれワード線Ｗ
１、Ｗ２に接続される。トランジスタＱ１のドレイン電
極はビット線Ｂ１に接続されるが、トランジスタＱ２の
ドレイン電極はビット線Ｂ１に図示×印の位置で切り離
されている。なお、トランジスタＱ１、Ｑ２のソース電
極は接地する。このように構成すると、トランジスタＱ
１は“０”に、トランジスタＱ２は“１”の値に保持さ
れることになる。
【０００３】
【発明が解決しようとする課題】図２に示したＭＯＳ形
ＲＯＭにおいては、１つのＭＯＳトランジスタで“１”
と“０”の２つの値しか記憶できない。すなわち、１つ
のメモリセル当たり２つの情報しか得られない問題があ
る。
ＲＯＭにおいては、１つのＭＯＳトランジスタで“１”
と“０”の２つの値しか記憶できない。すなわち、１つ
のメモリセル当たり２つの情報しか得られない問題があ
る。
【０００４】本発明は上記の事情に鑑みてなされたもの
で、同一面積のセルでも複数の情報を得ることができる
半導体集積回路装置を提供することを目的とする。
で、同一面積のセルでも複数の情報を得ることができる
半導体集積回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するために、互いに異なる電位を有する複数の電圧信
号線と、ゲートがワード線に接続された、メモリセル用
トランジスタと、前記メモリセル用トランジスタの一方
の電極に接続され、電源電位にプリチャージされるビッ
ト線とを備え、前記メモリセル用トランジスタの他方の
電極は、何処にも接続されない開放状態か、もしくは、
前記複数の電圧信号線のいずれか一個に接続されてお
り、前記ワード線上の信号によって前記メモリセル用ト
ランジスタをＯＮ状態にすると、前記複数の電圧信号線
のいずれか一個の電位か、もしくは電源電位そのものが
前記ビット線に出力されることを特徴とする。
成するために、互いに異なる電位を有する複数の電圧信
号線と、ゲートがワード線に接続された、メモリセル用
トランジスタと、前記メモリセル用トランジスタの一方
の電極に接続され、電源電位にプリチャージされるビッ
ト線とを備え、前記メモリセル用トランジスタの他方の
電極は、何処にも接続されない開放状態か、もしくは、
前記複数の電圧信号線のいずれか一個に接続されてお
り、前記ワード線上の信号によって前記メモリセル用ト
ランジスタをＯＮ状態にすると、前記複数の電圧信号線
のいずれか一個の電位か、もしくは電源電位そのものが
前記ビット線に出力されることを特徴とする。
【０００６】
【作用】メモリセル用のトランジスタの他方の電極に電
位の異なる複数の電圧信号線のうち一本を接続すること
で、複数の値を保持させることができる。また、メモリ
セル用のトランジスタの他方の電極を複数の電圧信号線
のいずれにも接続しないことで１つの値を保持させるこ
とができる。
位の異なる複数の電圧信号線のうち一本を接続すること
で、複数の値を保持させることができる。また、メモリ
セル用のトランジスタの他方の電極を複数の電圧信号線
のいずれにも接続しないことで１つの値を保持させるこ
とができる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１において、Ｑはプログラム用のトランジスタ
で、このトランジスタＱはＭＯＳ形トランジスタから構
成され、トランジスタＱのゲート電極Ｇはワード線Ｗに
接続される。トランジスタＱの一方の電極であるドレイ
ン電極Ｄはビット線Ｂに接続され、他方の電極であるソ
ース電極Ｓはそれぞれ電位の異なるｎ本の電圧信号線Ｖ
１、Ｖ２、…Ｖｎのうちの１本に接続される。なお、各
電極とワード線あるいはビット線との接続にはコンタク
トホール等が用いられる。また、電圧信号線Ｖ１、Ｖ
２、…Ｖｎに供給される電圧としては、例えば、ＮＭＯ
Ｓトランジスタを使用することが好適である。これは、
ＮＭＯＳトランジスタの電圧降下を利用したもので、複
数のトランジスタを直列に接続してそれぞれのトランジ
スタ間の接続点からそれぞれ電位を取り出すことが可能
である。
する。図１において、Ｑはプログラム用のトランジスタ
で、このトランジスタＱはＭＯＳ形トランジスタから構
成され、トランジスタＱのゲート電極Ｇはワード線Ｗに
接続される。トランジスタＱの一方の電極であるドレイ
ン電極Ｄはビット線Ｂに接続され、他方の電極であるソ
ース電極Ｓはそれぞれ電位の異なるｎ本の電圧信号線Ｖ
１、Ｖ２、…Ｖｎのうちの１本に接続される。なお、各
電極とワード線あるいはビット線との接続にはコンタク
トホール等が用いられる。また、電圧信号線Ｖ１、Ｖ
２、…Ｖｎに供給される電圧としては、例えば、ＮＭＯ
Ｓトランジスタを使用することが好適である。これは、
ＮＭＯＳトランジスタの電圧降下を利用したもので、複
数のトランジスタを直列に接続してそれぞれのトランジ
スタ間の接続点からそれぞれ電位を取り出すことが可能
である。
【０００８】上記のようにメモリセル用のトランジスタ
Ｑのドレイン電極Ｄにはビット線Ｂを接続し、ソース電
極Ｓには例えば電圧信号線Ｖ２を接続すれば、Ｖ２の電
位の情報が得られ、電圧信号線Ｖｎに接続すれば、Ｖｎ
の電位の情報が得られる。すなわち、ｎ種類の情報を記
憶させることが可能である。例えば、ｎ＝３とすること
で４進数に対応し、この場合の記憶容量は従来の２倍に
なり、ｎ＝７とすることで８進数に対応して、記憶容量
は従来の４倍になる。
Ｑのドレイン電極Ｄにはビット線Ｂを接続し、ソース電
極Ｓには例えば電圧信号線Ｖ２を接続すれば、Ｖ２の電
位の情報が得られ、電圧信号線Ｖｎに接続すれば、Ｖｎ
の電位の情報が得られる。すなわち、ｎ種類の情報を記
憶させることが可能である。例えば、ｎ＝３とすること
で４進数に対応し、この場合の記憶容量は従来の２倍に
なり、ｎ＝７とすることで８進数に対応して、記憶容量
は従来の４倍になる。
【０００９】なお、上記実施例において、トランジスタ
Ｑのソース電極Ｓとビット線Ｂとを接続しないことでも
１つの値を記憶することができる。また、トランジスタ
Ｑのソース電極Ｓと電圧信号線Ｖ１、Ｖ２、…Ｖｎのい
づれとも接続しないことでも１つの値を記憶することが
できる。
Ｑのソース電極Ｓとビット線Ｂとを接続しないことでも
１つの値を記憶することができる。また、トランジスタ
Ｑのソース電極Ｓと電圧信号線Ｖ１、Ｖ２、…Ｖｎのい
づれとも接続しないことでも１つの値を記憶することが
できる。
【００１０】電圧信号線の数が多くなると、メモリ回路
は、一般に大きくなるけれども、電圧信号線は単なる配
線であるため、それほど面積を必要としない。なお、こ
の実施例の用途としては、例えば階段状の電圧を得るよ
うな装置とか、基準となる電圧信号の発生装置等に適用
するのが好適である。上記実施例ではメモリセル用のト
ランジスタは１個の場合について述べてきたが、複数の
トランジスタを使用してワンチップに構成してもよい。
は、一般に大きくなるけれども、電圧信号線は単なる配
線であるため、それほど面積を必要としない。なお、こ
の実施例の用途としては、例えば階段状の電圧を得るよ
うな装置とか、基準となる電圧信号の発生装置等に適用
するのが好適である。上記実施例ではメモリセル用のト
ランジスタは１個の場合について述べてきたが、複数の
トランジスタを使用してワンチップに構成してもよい。
【００１１】
【発明の効果】以上述べたように、本発明によれば、そ
れぞれ電位の異なるｎ本の電圧信号線を設けて、メモリ
セル用のトランジスタの他方の電極に電圧信号線の一本
を接続するか、あるいは、いずれにも接続しないように
したことにより、（ｎ＋１）種類の情報を１つのトラン
ジスタで保持することができるようになり、記憶容量の
増大を図ることができる。
れぞれ電位の異なるｎ本の電圧信号線を設けて、メモリ
セル用のトランジスタの他方の電極に電圧信号線の一本
を接続するか、あるいは、いずれにも接続しないように
したことにより、（ｎ＋１）種類の情報を１つのトラン
ジスタで保持することができるようになり、記憶容量の
増大を図ることができる。
【図１】本発明の実施例の回路構成図である。
【図２】従来例の回路構成図である。
Ｑ トランジスタ Ｇ ゲート電極 Ｓ ソース電極 Ｄ ドレイン電極 Ｂ ビット線 Ｗ ワード線 Ｖ１、Ｖ２…Ｖｎ 電位の異なる電圧信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 16/04 H01L 27/112
Claims (1)
- 【請求項１】 互いに異なる電位を有する複数の電圧信
号線と、 ゲートがワード線に接続された、メモリセル用トランジ
スタと、 前記メモリセル用トランジスタの一方の電極に接続さ
れ、電源電位にプリチャージされるビット線と、 を備え、 前記メモリセル用トランジスタの他方の電極は、何処に
も接続されない開放状態か、もしくは、前記複数の電圧
信号線のいずれか一個に接続されており、前記ワード線
上の信号によって前記メモリセル用トランジスタをＯＮ
状態にすると、前記複数の電圧信号線のいずれか一個の
電位か、もしくは電源電位そのものが前記ビット線に出
力されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20525492A JP3151298B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20525492A JP3151298B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653446A JPH0653446A (ja) | 1994-02-25 |
| JP3151298B2 true JP3151298B2 (ja) | 2001-04-03 |
Family
ID=16503946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20525492A Expired - Fee Related JP3151298B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151298B2 (ja) |
-
1992
- 1992-07-31 JP JP20525492A patent/JP3151298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653446A (ja) | 1994-02-25 |
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