JPS5843839B2 - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JPS5843839B2 JPS5843839B2 JP54158774A JP15877479A JPS5843839B2 JP S5843839 B2 JPS5843839 B2 JP S5843839B2 JP 54158774 A JP54158774 A JP 54158774A JP 15877479 A JP15877479 A JP 15877479A JP S5843839 B2 JPS5843839 B2 JP S5843839B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- diodes
- memory element
- transistor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Description
【発明の詳細な説明】
本発明はフィールドで書込可能な破壊ダイオードメモリ
に関するものである。
に関するものである。
情報機器が普及するにつれ、電源が切れても情報が失な
われない不揮発性メモリの要望が高まりつつあるが、書
換可能な不揮発性メモリはまだ研究段階であり、実用時
期には至っていない。
われない不揮発性メモリの要望が高まりつつあるが、書
換可能な不揮発性メモリはまだ研究段階であり、実用時
期には至っていない。
書換不要であればヒユーズメモリ又はダイオード破壊メ
モリが知られている。
モリが知られている。
これらを実際に使用する場合、メモリ素子の構造と併せ
て、書込、読出しの機能が出来るだけ簡単な回路構成で
出来ることが好ましい。
て、書込、読出しの機能が出来るだけ簡単な回路構成で
出来ることが好ましい。
本発明はこの点に鑑みて、書込、読出し回路を含めて、
ビット当りの素子数を従来方式に比べ少なくしたもので
ある。
ビット当りの素子数を従来方式に比べ少なくしたもので
ある。
以下図面により詳述する。
第１図は１ビツトセルの構成図である。
第１図で相補性電界効果トランジスタ（以後ＣＭＯ８と
称す）１の一端と、スイッチングＭＯ８Ｔｒ２の、一端
は電源７に接続され、スイッチングＭ ＯＳ Ｔ ｒ
２の他端は電源γに対して逆バイアス方向に直列接続さ
れた２個のダイオード３，４にされ、ダイオード４の他
端はアースに接地されている。
称す）１の一端と、スイッチングＭＯ８Ｔｒ２の、一端
は電源７に接続され、スイッチングＭ ＯＳ Ｔ ｒ
２の他端は電源γに対して逆バイアス方向に直列接続さ
れた２個のダイオード３，４にされ、ダイオード４の他
端はアースに接地されている。
更にバイポーラトランジスタ５の一端を前記ダイオード
３，４の中間点と、前記ＣＭＯ８Ｉのゲートに接続する
。
３，４の中間点と、前記ＣＭＯ８Ｉのゲートに接続する
。
バイポーラＴγ５の他端は電源６を介してアースに接地
されている。
されている。
第１図は低電圧例えば１．５ｖで動作可能を前提に構成
したものである。
したものである。
次に書込時の動作原理を述べる。
ダイオード４の特性として、出来るだけ逆耐圧特性が低
くなるように設計しておき、電源６はこの逆耐圧電圧よ
りも高い電圧に設定しておく。
くなるように設計しておき、電源６はこの逆耐圧電圧よ
りも高い電圧に設定しておく。
スイッチングＴｒ２をＯＦＦにする信号をゲート端子１
０に加えたままの状態で、バイポーラＴｒ５をＯＮにす
る信号をベース端子に加える。
０に加えたままの状態で、バイポーラＴｒ５をＯＮにす
る信号をベース端子に加える。
この状態では、電源６はダイオード４に対し、逆バイア
スになりダイオード４は破壊され導通状態になる。
スになりダイオード４は破壊され導通状態になる。
ダイオード４が破壊されたならばバイポーラＴｒ５をＯ
ＦＦにする。
ＦＦにする。
以上で書込操作は終了である。
次に読出し方法について述べる。
スイッチングＴｒ２をＯＮすると、ダイオード３．４に
逆方向電圧力切口わるが、ＣＭＯ８のゲートに加わる電
圧は、ダイオード４が導通しているので、はぼアース電
位になり、ＣＭＯ８の出力１１はほぼ電源７の電圧にな
る。
逆方向電圧力切口わるが、ＣＭＯ８のゲートに加わる電
圧は、ダイオード４が導通しているので、はぼアース電
位になり、ＣＭＯ８の出力１１はほぼ電源７の電圧にな
る。
すなわちダイオード４が破壊され、導通状態になってい
れば０ＭＯ８出力１１は必ず電源７の電圧となり情報を
出力する。
れば０ＭＯ８出力１１は必ず電源７の電圧となり情報を
出力する。
ダイオード４が破壊されていない状態で、読出を行った
場合について説明する。
場合について説明する。
この時バイポーラＴｒ５はＯＦＦで、スイッチングＴｒ
２はＯＮなので、ＣＭＯ８１のゲート電圧はダイオード
３とダイオード４の特性により決まってしまう。
２はＯＮなので、ＣＭＯ８１のゲート電圧はダイオード
３とダイオード４の特性により決まってしまう。
ダイオード３とダイオード４の各々に逆バイアスが加わ
った時、ダイオード３のインピーダンスがダイオード４
のインピーダンスに比べ１／１０位になる様設計してお
けば、ＣＩＶＩＯ８のゲート電圧はほぼ電源７の電圧に
なるので、０ＭＯ８１１の出力はほぼアース電位になる
。
った時、ダイオード３のインピーダンスがダイオード４
のインピーダンスに比べ１／１０位になる様設計してお
けば、ＣＩＶＩＯ８のゲート電圧はほぼ電源７の電圧に
なるので、０ＭＯ８１１の出力はほぼアース電位になる
。
すなわちダイオード４を破壊しなげればＣＭＯＳ １の
出力１１はいつもほぼ電源７の電圧である。
出力１１はいつもほぼ電源７の電圧である。
メモリに記憶させる場合論理信号として“１″か“′Ｏ
″なので、各々を前述のいずれかの場合に対応させるの
で、メモリアレイに情報を書込む場合、各メモリセルの
ダイオード４を破壊する数の確率は半分である。
″なので、各々を前述のいずれかの場合に対応させるの
で、メモリアレイに情報を書込む場合、各メモリセルの
ダイオード４を破壊する数の確率は半分である。
バイポーラＴｒ５をバイポーラにする理由は、ダイオー
ド４を破壊するために、ＩＯＶ前後の電圧を加え、破壊
するとｍＡオーダの電流が流れるため、バイポーラＴｒ
５をＭＯＳで構成すると、チップ面積を大きくしなげれ
ばならないためである。
ド４を破壊するために、ＩＯＶ前後の電圧を加え、破壊
するとｍＡオーダの電流が流れるため、バイポーラＴｒ
５をＭＯＳで構成すると、チップ面積を大きくしなげれ
ばならないためである。
電源６は書込時のみ使用し、書込が終了すれば取外し、
以後は使用しない。
以後は使用しない。
書込時、スイッチングＴｒ２をＯＦＦにするのは、ＣＭ
Ｏ８１に悪影響を及ぼさないためである。
Ｏ８１に悪影響を及ぼさないためである。
以上述べたのがダイオード破壊メモリの構成で、ダイオ
ード破壊時に流れる大電流用のＴｒをいかに少なくする
かが重要な点で、本発明の方法によれば１ビット当り僅
か１個（バイポーラＴｒ５ ）ですむ。
ード破壊時に流れる大電流用のＴｒをいかに少なくする
かが重要な点で、本発明の方法によれば１ビット当り僅
か１個（バイポーラＴｒ５ ）ですむ。
第２図は第１図の１ビツトセルをもとに、メモリアレイ
した図である。
した図である。
第１図の点線のカッコ内の構造を、第２図の１２ａ〜１
２ｄの四角形の簡略化しである。
２ｄの四角形の簡略化しである。
第１図の電源６を除いて、信号線９．１０，１１は第２
図で同じ番号に対応して描いである。
図で同じ番号に対応して描いである。
第２図で、メモリセル１２ａ〜１２ｄのいずれのダイオ
ードを破壊するか選択する選択回路１１．この選択回路
１１より９ａ〜９ｄの信号線より、メモリセル１２ａ〜
１２ｄが選択書込みされる（すなわちダイオードが破壊
される）。
ードを破壊するか選択する選択回路１１．この選択回路
１１より９ａ〜９ｄの信号線より、メモリセル１２ａ〜
１２ｄが選択書込みされる（すなわちダイオードが破壊
される）。
書込みが終れば、選択回路１１はメモリセル１２ａ〜１
２ｄの第１図のバイポーラＴｒ５をＯＦＦにする信号で
固定し、電源６を取り去ることにより、書込み機能が不
能になる。
２ｄの第１図のバイポーラＴｒ５をＯＦＦにする信号で
固定し、電源６を取り去ることにより、書込み機能が不
能になる。
読出し時は読出し線１０に、第１図のスイッチングＴｒ
２をＯＮにする信号を加えたまま以後この状態を保持す
る。
２をＯＮにする信号を加えたまま以後この状態を保持す
る。
各々のメモリセル１２ａ〜１２ｄの出力信号が１１ａ〜
１１ｄで表わしであるもので、メモリバッファ１３に転
送される。
１１ｄで表わしであるもので、メモリバッファ１３に転
送される。
システムの展開は必要に応じ、種々考えられるがいまま
で述べた動きが、本質的な動作である。
で述べた動きが、本質的な動作である。
本発明の回路構成は、現在では容易に１チツプＩＣ化可
能であり、従来の方法に比べ簡単化されているので、実
用化に適するものである。
能であり、従来の方法に比べ簡単化されているので、実
用化に適するものである。
第１図は１ビツトメモリの回路図、第２図は第１図のメ
モリセルを用いたメモリアレー図である。
モリセルを用いたメモリアレー図である。
Claims (1)
- 【特許請求の範囲】 １ 記憶情報を出力する為の相補性電界効果トランジス
タ１と、一端が前記相補性電界効果トランジスタ１及び
電源７に接続されたスイッチングトランジスタ２と、前
記スイッチングトランジスタ２の他端とアース間に、前
記電源７に対して逆バイアス方向となるように直列接続
された２個のダイオード３，４と、一端が前記相補性電
界効果トランジスタ１のゲート及び前記ダイオード３と
４の中間点に接続されたバイポーラトランジスタ５とに
より構成される記憶素子であって、書込時前記バイポー
ラトランジスタ５の他端に電源６を接続し、前記バイポ
ーラトランジスタ５を選択的に導通させ、前記複数のダ
イオード３，４の一方を破壊する記憶素子。 ２２個のダイオード逆方向インピーダンス比が著しく異
なる事を特徴とする特許請求の範囲第１項の記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54158774A JPS5843839B2 (ja) | 1979-12-07 | 1979-12-07 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54158774A JPS5843839B2 (ja) | 1979-12-07 | 1979-12-07 | 記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680886A JPS5680886A (en) | 1981-07-02 |
| JPS5843839B2 true JPS5843839B2 (ja) | 1983-09-29 |
Family
ID=15679040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54158774A Expired JPS5843839B2 (ja) | 1979-12-07 | 1979-12-07 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843839B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112438A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | 記憶装置、その情報読出し方法、情報書込み方法および記憶装置の製造方法 |
-
1979
- 1979-12-07 JP JP54158774A patent/JPS5843839B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5680886A (en) | 1981-07-02 |
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