JP3094916B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3094916B2 JP3094916B2 JP19472696A JP19472696A JP3094916B2 JP 3094916 B2 JP3094916 B2 JP 3094916B2 JP 19472696 A JP19472696 A JP 19472696A JP 19472696 A JP19472696 A JP 19472696A JP 3094916 B2 JP3094916 B2 JP 3094916B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、同一チップ内にＲＡＭ及びＲＯＭを有する
半導体記憶装置に関する。
関し、特に、同一チップ内にＲＡＭ及びＲＯＭを有する
半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、一般的なメモリセルアレイの一
構成例を示すブロック図である。
構成例を示すブロック図である。
【０００３】本従来例は図５に示すように、複数のワー
ド線Ｗ１〜Ｗｎのそれぞれとビット線Ｂ，バーＢとの間
に接続されたＲＡＭセル１０１及びＲＯＭセル１０３
と、複数のワード線Ｗ１〜Ｗｎのうち１つのワード線を
選択して高電位状態にするアドレスデーコーダ１１１
と、ＲＡＭセル１０１及びＲＯＭセル１０３に記憶され
ているデータをラッチ出力するリードラッチ１１２と、
ＲＡＭセル１０３に対してデータが入力されるライトバ
ッファ１１３と、ソース端子が接地されたＰ型トランジ
スタ１０９とから構成されている（特開平５−３１４７
７６号公報参照）。
ド線Ｗ１〜Ｗｎのそれぞれとビット線Ｂ，バーＢとの間
に接続されたＲＡＭセル１０１及びＲＯＭセル１０３
と、複数のワード線Ｗ１〜Ｗｎのうち１つのワード線を
選択して高電位状態にするアドレスデーコーダ１１１
と、ＲＡＭセル１０１及びＲＯＭセル１０３に記憶され
ているデータをラッチ出力するリードラッチ１１２と、
ＲＡＭセル１０３に対してデータが入力されるライトバ
ッファ１１３と、ソース端子が接地されたＰ型トランジ
スタ１０９とから構成されている（特開平５−３１４７
７６号公報参照）。
【０００４】図６は、図５に示したＲＯＭセル１０３の
構成を示す回路図である。
構成を示す回路図である。
【０００５】本従来例におけるＲＯＭセルは図６に示す
ように、２つの選択用Ｎ型トランジスタ１２１，１２２
からなり、一方のＮ型トランジスタのソース端子が電源
に接続され、他方のＮ型トランジスタのソース端子が接
地されている。
ように、２つの選択用Ｎ型トランジスタ１２１，１２２
からなり、一方のＮ型トランジスタのソース端子が電源
に接続され、他方のＮ型トランジスタのソース端子が接
地されている。
【０００６】上記のように構成されたメモリセルにおい
ては、アドレスデコーダ１１１によって、複数のワード
線Ｗ１〜Ｗｎの中から１つのワード線が選択されて“Ｈ
ｉ”にされると、選択されたワード線に接続されたＲＯ
Ｍセル内の選択用Ｎ型トランジスタ１２１，１２２が共
にＯＮし、各ソース電位即ち記憶データがビット線Ｂ，
バーＢにそれぞれ出力される。そして、ビット線Ｂ，バ
ーＢに出力された記憶データが、リードラッチ１１２を
介して外部に出力される。また、ＲＡＭセルに関しても
同様にして、ＲＡＭセルに記憶されたデータが外部に出
力される。
ては、アドレスデコーダ１１１によって、複数のワード
線Ｗ１〜Ｗｎの中から１つのワード線が選択されて“Ｈ
ｉ”にされると、選択されたワード線に接続されたＲＯ
Ｍセル内の選択用Ｎ型トランジスタ１２１，１２２が共
にＯＮし、各ソース電位即ち記憶データがビット線Ｂ，
バーＢにそれぞれ出力される。そして、ビット線Ｂ，バ
ーＢに出力された記憶データが、リードラッチ１１２を
介して外部に出力される。また、ＲＡＭセルに関しても
同様にして、ＲＡＭセルに記憶されたデータが外部に出
力される。
【０００７】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置においては、同一ワード線（同一アドレ
ス）にＲＡＭセル及びＲＯＭセルが接続されている場
合、ＲＡＭセルに対してデータを書き込む際に、ＲＯＭ
セルとライトバッファとの間で貫通電流が流れてしまう
という問題点がある。
半導体記憶装置においては、同一ワード線（同一アドレ
ス）にＲＡＭセル及びＲＯＭセルが接続されている場
合、ＲＡＭセルに対してデータを書き込む際に、ＲＯＭ
セルとライトバッファとの間で貫通電流が流れてしまう
という問題点がある。
【０００８】以下に、上記問題点について詳細に説明す
る。
る。
【０００９】図７は、図６に示したＲＯＭセルの等価回
路を示す図である。
路を示す図である。
【００１０】ライトバッファ１１３（図５参照）によっ
てビット線Ｂに“Ｌｏｗ”が出力され、ビット線バーＢ
に“Ｈｉ”が出力されている時、トランジスタは機械的
にスイッチと等価であるため、選択されたワード線に接
続されたＲＯＭセルは、図７に示すように表わせる。
てビット線Ｂに“Ｌｏｗ”が出力され、ビット線バーＢ
に“Ｈｉ”が出力されている時、トランジスタは機械的
にスイッチと等価であるため、選択されたワード線に接
続されたＲＯＭセルは、図７に示すように表わせる。
【００１１】ここで、図７に示すように、ビット線Ｂは
電源電位に接続されるが、同時にビット線Ｂはライトバ
ッファ１１３（図５参照）に上り、“Ｌｏｗ”即ちＧＮ
Ｄ電位となっている。そのため、ＲＯＭセルとライトバ
ッファ１１３（図５参照）との間で貫通電流が流れるこ
とになる。
電源電位に接続されるが、同時にビット線Ｂはライトバ
ッファ１１３（図５参照）に上り、“Ｌｏｗ”即ちＧＮ
Ｄ電位となっている。そのため、ＲＯＭセルとライトバ
ッファ１１３（図５参照）との間で貫通電流が流れるこ
とになる。
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、貫通電流が
流れることなくＲＡＭセルに書き込みを行うことができ
る半導体記憶装置を提供することを目的とする。
する問題点に鑑みてなされたものであって、貫通電流が
流れることなくＲＡＭセルに書き込みを行うことができ
る半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のワード線と２本で１組となる複数の
ビット線との間に書き換え可能なＲＡＭセル及び書き換
え不能なＲＯＭセルが接続されてなるメモリセルアレイ
を有する半導体記憶装置において、前記ＲＯＭセルは、
ゲート端子が前記ワード線に接続され、ドレイン端子が
前記２本のビット線のうち一方に接続された第１のトラ
ンジスタと、ゲート端子が前記ワード線に接続され、ド
レイン端子が前記２本のビット線のうち他方に接続され
た第２のトランジスタと、ソース端子が接地され、ゲー
ト端子が前記第１及び第２のトランジスタのうち一方の
トランジスタのソース端子に接続され、ドレイン端子が
前記第１及び第２のトランジスタのうち他方のトランジ
スタのソース端子に接続された第３のトランジスタとか
らなり、前記第３のトランジスタは、前記ＲＡＭセルに
対する書き込み時に、前記第１及び第２のトランジスタ
のうち該第３のトランジスタのドレイン端子に接続され
たトランジスタに接続されたビット線がＨ状態である場
合にＯＦＦ状態となることを特徴とする。
に本発明は、複数のワード線と２本で１組となる複数の
ビット線との間に書き換え可能なＲＡＭセル及び書き換
え不能なＲＯＭセルが接続されてなるメモリセルアレイ
を有する半導体記憶装置において、前記ＲＯＭセルは、
ゲート端子が前記ワード線に接続され、ドレイン端子が
前記２本のビット線のうち一方に接続された第１のトラ
ンジスタと、ゲート端子が前記ワード線に接続され、ド
レイン端子が前記２本のビット線のうち他方に接続され
た第２のトランジスタと、ソース端子が接地され、ゲー
ト端子が前記第１及び第２のトランジスタのうち一方の
トランジスタのソース端子に接続され、ドレイン端子が
前記第１及び第２のトランジスタのうち他方のトランジ
スタのソース端子に接続された第３のトランジスタとか
らなり、前記第３のトランジスタは、前記ＲＡＭセルに
対する書き込み時に、前記第１及び第２のトランジスタ
のうち該第３のトランジスタのドレイン端子に接続され
たトランジスタに接続されたビット線がＨ状態である場
合にＯＦＦ状態となることを特徴とする。
【００１４】また、前記ＲＯＭセルは、前記ＲＡＭセル
の配線の一部を削除するのみで形成されることを特徴と
する。
の配線の一部を削除するのみで形成されることを特徴と
する。
【００１５】（作用）上記のように構成された本発明に
おいては、書き込み時において、１つのワード線のみが
“Ｈｉ”となり、それにより、ワード線に接続されたメ
モリセルの第１及び第２のトランジスタがＯＮとなる。
その際、一方のビット線に“Ｈｉ”、他方のビット線に
“Ｌｏｗ”のデータがそれぞれから出力されており、こ
の時、他方のビット線は“Ｌｏｗ”であるため、第３の
トランジスタがＯＦＦとなり、一方のビット線は“Ｈ
ｉ”のままであり、どこにも電流は流れない。また、一
方のビット線に“Ｌｏｗ”、他方のビット線に“Ｈｉ”
のデータがそれぞれ出力されている場合は、他方のビッ
ト線は“Ｈｉ”であるため、第３のトランジスタがＯＮ
となり、一方のビット線はＧＮＤに接続されている。し
かし、ＧＮＤは“Ｌｏｗ”と同電位であるため、この時
も電流は流れない。同様に、２本のビット線が入れ換わ
った時も電流は流れない。
おいては、書き込み時において、１つのワード線のみが
“Ｈｉ”となり、それにより、ワード線に接続されたメ
モリセルの第１及び第２のトランジスタがＯＮとなる。
その際、一方のビット線に“Ｈｉ”、他方のビット線に
“Ｌｏｗ”のデータがそれぞれから出力されており、こ
の時、他方のビット線は“Ｌｏｗ”であるため、第３の
トランジスタがＯＦＦとなり、一方のビット線は“Ｈ
ｉ”のままであり、どこにも電流は流れない。また、一
方のビット線に“Ｌｏｗ”、他方のビット線に“Ｈｉ”
のデータがそれぞれ出力されている場合は、他方のビッ
ト線は“Ｈｉ”であるため、第３のトランジスタがＯＮ
となり、一方のビット線はＧＮＤに接続されている。し
かし、ＧＮＤは“Ｌｏｗ”と同電位であるため、この時
も電流は流れない。同様に、２本のビット線が入れ換わ
った時も電流は流れない。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】図１は、本発明の半導体記憶装置の実施の
一形態を示すＲＯＭセルの回路図である。
一形態を示すＲＯＭセルの回路図である。
【００１８】本形態は図１に示すように、ゲート端子が
ワード線Ｗに接続され、ドレイン端子がビット線Ｂに接
続された第１のトランジスタである選択用Ｎ型トランジ
スタ１と、ゲート端子がワード線Ｗに接続され、ドレイ
ン端子がビット線バーＢに接続された第２のトランジス
タである選択用Ｎ型トランジスタ２と、ゲート端子が選
択用Ｎ型トランジスタ２のソース端子に接続され、ドレ
イン端子が選択用Ｎ型トランジスタ１のソース端子に接
続され、ソース端子が接地された第３のトランジスタで
あるＮ型トランジスタ３とから構成されている。
ワード線Ｗに接続され、ドレイン端子がビット線Ｂに接
続された第１のトランジスタである選択用Ｎ型トランジ
スタ１と、ゲート端子がワード線Ｗに接続され、ドレイ
ン端子がビット線バーＢに接続された第２のトランジス
タである選択用Ｎ型トランジスタ２と、ゲート端子が選
択用Ｎ型トランジスタ２のソース端子に接続され、ドレ
イン端子が選択用Ｎ型トランジスタ１のソース端子に接
続され、ソース端子が接地された第３のトランジスタで
あるＮ型トランジスタ３とから構成されている。
【００１９】ここで、図１及び図５を用いて本発明の半
導体記憶装置の動作について説明する。
導体記憶装置の動作について説明する。
【００２０】まず、読み出し時について説明する。
【００２１】読み出し時は図５において、バーＰｒｅ信
号が“Ｌｏｗ”となり、それによりＰ型トランジスタ１
０９がＯＮとなり、ビット線Ｂ，バーＢはともに“Ｈ
ｉ”にプリチャージされる。その後、バーＰｒｅ信号が
“Ｈｉ”になるとアドレスデコーダ１１１において選択
されたワード線のみが“Ｈｉ”となる。
号が“Ｌｏｗ”となり、それによりＰ型トランジスタ１
０９がＯＮとなり、ビット線Ｂ，バーＢはともに“Ｈ
ｉ”にプリチャージされる。その後、バーＰｒｅ信号が
“Ｈｉ”になるとアドレスデコーダ１１１において選択
されたワード線のみが“Ｈｉ”となる。
【００２２】図１において、ワード線Ｗが“Ｈｉ”にな
ると、選択用Ｎ型トランジスタ１，２はＯＮとなる。ま
た、選択用Ｎ型トランジスタ２を介して“Ｈｉ”がＮ型
トランジスタ３のゲートに入力され、Ｎ型トランジスタ
３もＯＮする。
ると、選択用Ｎ型トランジスタ１，２はＯＮとなる。ま
た、選択用Ｎ型トランジスタ２を介して“Ｈｉ”がＮ型
トランジスタ３のゲートに入力され、Ｎ型トランジスタ
３もＯＮする。
【００２３】図２は、図１に示した各トランジスタをス
イッチに置換えたものであり、（ａ）は読み出し時の状
態を示す図、（ｂ），（ｃ）は書き込み時の状態を示す
図である。
イッチに置換えたものであり、（ａ）は読み出し時の状
態を示す図、（ｂ），（ｃ）は書き込み時の状態を示す
図である。
【００２４】図２（ａ）に示すように、ビット線Ｂには
ＧＮＤが接続され、“Ｌｏｗ”がリードラッチ１１２
（図５参照）に出力されて外部に“Ｌｏｗ”が出力され
る。また、ビット線Ｂ，バーＢを入れ換えると、ビット
線バーＢ側に“Ｌｏｗ”が出力され、リードラッチ１１
２（図５参照）において反転されて外部に“Ｈｉ”が出
力される。
ＧＮＤが接続され、“Ｌｏｗ”がリードラッチ１１２
（図５参照）に出力されて外部に“Ｌｏｗ”が出力され
る。また、ビット線Ｂ，バーＢを入れ換えると、ビット
線バーＢ側に“Ｌｏｗ”が出力され、リードラッチ１１
２（図５参照）において反転されて外部に“Ｈｉ”が出
力される。
【００２５】次に、書き込み時について説明する。
【００２６】書き込み時は図５において、バーＰｒｅ信
号によってビット線Ｂ，バーＢがプリチャージされた
後、ライトバッファ１１３によりビット線に書き込みデ
ータが出力される。この時、ビット線ＢとバーＢは反転
関係にある。また、プリチャージ後、アドレスデコーダ
１１１によって１つのワード線のみが“Ｈｉ”となり、
そのワード線に接続されたメモリセルの選択用Ｎ型トラ
ンジスタ１，２はＯＮとなる。
号によってビット線Ｂ，バーＢがプリチャージされた
後、ライトバッファ１１３によりビット線に書き込みデ
ータが出力される。この時、ビット線ＢとバーＢは反転
関係にある。また、プリチャージ後、アドレスデコーダ
１１１によって１つのワード線のみが“Ｈｉ”となり、
そのワード線に接続されたメモリセルの選択用Ｎ型トラ
ンジスタ１，２はＯＮとなる。
【００２７】図２（ｂ）においては、ビット線Ｂに“Ｈ
ｉ”、ビット線バーＢに“Ｌｏｗ”のデータがそれぞれ
ライトバッファ１１３から出力されており、この時、ビ
ット線バーＢは“Ｌｏｗ”であるため、Ｎ型トランジス
タ３がＯＦＦとなり、ビット線Ｂは“Ｈｉ”のままであ
り、どこにも電流は流れない。
ｉ”、ビット線バーＢに“Ｌｏｗ”のデータがそれぞれ
ライトバッファ１１３から出力されており、この時、ビ
ット線バーＢは“Ｌｏｗ”であるため、Ｎ型トランジス
タ３がＯＦＦとなり、ビット線Ｂは“Ｈｉ”のままであ
り、どこにも電流は流れない。
【００２８】また、図２（ｃ）においては、ビット線Ｂ
に“Ｌｏｗ”、ビット線バーＢに“Ｈｉ”のデータがそ
れぞれライトバッファ１１３から出力されており、この
時、ビット線バーＢは“Ｈｉ”であるため、Ｎ型トラン
ジスタ３がＯＮとなり、ビット線ＢはＧＮＤに接続され
ている。しかし、ＧＮＤは“Ｌｏｗ”と同電位であるた
め、この時も電流は流れない。同様に、ビット線Ｂ，バ
ーＢが入れ換わった時も、電流が流れないことは明白で
ある。
に“Ｌｏｗ”、ビット線バーＢに“Ｈｉ”のデータがそ
れぞれライトバッファ１１３から出力されており、この
時、ビット線バーＢは“Ｈｉ”であるため、Ｎ型トラン
ジスタ３がＯＮとなり、ビット線ＢはＧＮＤに接続され
ている。しかし、ＧＮＤは“Ｌｏｗ”と同電位であるた
め、この時も電流は流れない。同様に、ビット線Ｂ，バ
ーＢが入れ換わった時も、電流が流れないことは明白で
ある。
【００２９】次に、本発明におけるＲＯＭセルの実現方
法について説明する。
法について説明する。
【００３０】図３は、本発明におけるＲＯＭセルの実現
方法を説明するための図であり、（ａ）は実現されたＲ
ＯＭセルの一例を示す図、（ｂ）はＲＡＭセルの一例を
示す図である。
方法を説明するための図であり、（ａ）は実現されたＲ
ＯＭセルの一例を示す図、（ｂ）はＲＡＭセルの一例を
示す図である。
【００３１】図３（ｂ）に示すようなＲＡＭセルに対し
て、Ｐ型トランジスタ５とＮ型トランジスタ４との間の
配線と、Ｐ型トランジスタ６とＮ型トランジスタ３との
間の配線との２本の配線を削除すると（図３（ａ））、
図１に示した回路と等価な回路となる。
て、Ｐ型トランジスタ５とＮ型トランジスタ４との間の
配線と、Ｐ型トランジスタ６とＮ型トランジスタ３との
間の配線との２本の配線を削除すると（図３（ａ））、
図１に示した回路と等価な回路となる。
【００３２】このように、本発明のＲＯＭセルは、ＲＡ
Ｍセルから配線の削除のみで容易に実現することができ
る。
Ｍセルから配線の削除のみで容易に実現することができ
る。
【００３３】図４は、図３に示した回路図をブロック図
化した図である。
化した図である。
【００３４】
【発明の効果】以上説明したように本発明においては、
ビット線のデータによって開閉するトランジスタを設け
たため、貫通電流が流れることなく、メモリセルアレイ
中のＲＡＭセルに書き込みを行うことができる。
ビット線のデータによって開閉するトランジスタを設け
たため、貫通電流が流れることなく、メモリセルアレイ
中のＲＡＭセルに書き込みを行うことができる。
【図１】本発明の半導体記憶装置の実施の一形態を示す
ＲＯＭセルの回路図である。
ＲＯＭセルの回路図である。
【図２】図１に示した各トランジスタをスイッチに置換
えたものであり、（ａ）は読み出し時の状態を示す図、
（ｂ），（ｃ）は書き込み時の状態を示す図である。
えたものであり、（ａ）は読み出し時の状態を示す図、
（ｂ），（ｃ）は書き込み時の状態を示す図である。
【図３】本発明におけるＲＯＭセルの実現方法を説明す
るための図であり、（ａ）は実現されたＲＯＭセルの一
例を示す図、（ｂ）はＲＡＭセルの一例を示す）図であ
る。
るための図であり、（ａ）は実現されたＲＯＭセルの一
例を示す図、（ｂ）はＲＡＭセルの一例を示す）図であ
る。
【図４】図３に示した回路図をブロック図化した図であ
る。
る。
【図５】一般的なメモリセルアレイの一構成例を示すブ
ロック図である。
ロック図である。
【図６】図５に示したＲＯＭセルの構成を示す回路図で
ある。
ある。
【図７】図６に示したＲＯＭセルの等価回路を示す図で
ある。
ある。
【符号の説明】 １，２ 選択用Ｎ型トランジスタ ３，４ Ｎ型トランジスタ ５，６ Ｐ型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/40
Claims (2)
- 【請求項１】 複数のワード線と２本で１組となる複数
のビット線との間に書き換え可能なＲＡＭセル及び書き
換え不能なＲＯＭセルが接続されてなるメモリセルアレ
イを有する半導体記憶装置において、 前記ＲＯＭセルは、 ゲート端子が前記ワード線に接続され、ドレイン端子が
前記２本のビット線のうち一方に接続された第１のトラ
ンジスタと、 ゲート端子が前記ワード線に接続され、ドレイン端子が
前記２本のビット線のうち他方に接続された第２のトラ
ンジスタと、 ソース端子が接地され、ゲート端子が前記第１及び第２
のトランジスタのうち一方のトランジスタのソース端子
に接続され、ドレイン端子が前記第１及び第２のトラン
ジスタのうち他方のトランジスタのソース端子に接続さ
れた第３のトランジスタとからなり、 前記第３のトランジスタは、前記ＲＡＭセルに対する書
き込み時に、前記第１及び第２のトランジスタのうち該
第３のトランジスタのドレイン端子に接続されたトラン
ジスタに接続されたビット線がＨ状態である場合にＯＦ
Ｆ状態となる ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記ＲＯＭセルは、前記ＲＡＭセルの配線の一部を削除
するのみで形成されることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19472696A JP3094916B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19472696A JP3094916B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040690A JPH1040690A (ja) | 1998-02-13 |
| JP3094916B2 true JP3094916B2 (ja) | 2000-10-03 |
Family
ID=16329228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19472696A Expired - Fee Related JP3094916B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094916B2 (ja) |
-
1996
- 1996-07-24 JP JP19472696A patent/JP3094916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1040690A (ja) | 1998-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |