JP2944348B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2944348B2 JP2944348B2 JP1715493A JP1715493A JP2944348B2 JP 2944348 B2 JP2944348 B2 JP 2944348B2 JP 1715493 A JP1715493 A JP 1715493A JP 1715493 A JP1715493 A JP 1715493A JP 2944348 B2 JP2944348 B2 JP 2944348B2
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- JP
- Japan
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- output
- circuit
- nmos transistor
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- potential
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関する。
【０００２】
【従来の技術】従来、半導体メモリにおいては、微細加
工技術の進展に伴ない、記憶容量の少ない半導体メモリ
のチップに占めるセル占有率が低下し、パッド領域の割
合が大きくなってきている。この結果、例えば、２メガ
ビットの半導体メモリと４メガビットの半導体メモリの
チップ面積が変らないという状況になってきている。チ
ップ面積が変らないために、４メガビットと２メガビッ
トの二つの半導体メモリを製造することをせず、４メガ
ビットの半導体メモリを製造して、最上位アドレスのア
ドレス・バッファ回路の出力を、電源電圧の電位または
接地電位に固定することにより、２メガビットの半導体
メモリを製造することが行われている。図３は、従来の
アドレス・バッファ回路を示す回路図であるが、この従
来のアドレス・バッファ回路を用いた場合に、入力ＩＮ
の電位レベルに関係なくＢＡＲおよびＴＲＵＥの出力電
圧レベルを固定するためには、インバータ２７の入力の
電位レベルを電源電位または接地電位に固定することが
必要となり、このために、金属配線等を用いて、電源線
または接地線に当該インバータ２７の入力側を接続する
ことが行われている。
工技術の進展に伴ない、記憶容量の少ない半導体メモリ
のチップに占めるセル占有率が低下し、パッド領域の割
合が大きくなってきている。この結果、例えば、２メガ
ビットの半導体メモリと４メガビットの半導体メモリの
チップ面積が変らないという状況になってきている。チ
ップ面積が変らないために、４メガビットと２メガビッ
トの二つの半導体メモリを製造することをせず、４メガ
ビットの半導体メモリを製造して、最上位アドレスのア
ドレス・バッファ回路の出力を、電源電圧の電位または
接地電位に固定することにより、２メガビットの半導体
メモリを製造することが行われている。図３は、従来の
アドレス・バッファ回路を示す回路図であるが、この従
来のアドレス・バッファ回路を用いた場合に、入力ＩＮ
の電位レベルに関係なくＢＡＲおよびＴＲＵＥの出力電
圧レベルを固定するためには、インバータ２７の入力の
電位レベルを電源電位または接地電位に固定することが
必要となり、このために、金属配線等を用いて、電源線
または接地線に当該インバータ２７の入力側を接続する
ことが行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、アドレス・バッファ回路の入力電位
に依存することなく出力電位を固定するために、金属配
線等を用いて電源線または接地線に接続し直すことが必
要となるが、このために、金属配線等が新たに付与され
たマスクパターンを作らなければならないという欠点が
ある。
メモリにおいては、アドレス・バッファ回路の入力電位
に依存することなく出力電位を固定するために、金属配
線等を用いて電源線または接地線に接続し直すことが必
要となるが、このために、金属配線等が新たに付与され
たマスクパターンを作らなければならないという欠点が
ある。
【０００４】
【課題を解決するための手段】本発明の半導体メモリ
は、アドレス・バッファ回路を含む半導体メモリにおい
て、前記アドレス・バッファ回路の出力電位レベルを、
入力電位レベルに関係なく所定電位レベルに固定するこ
とを目的として、予め設定される第１および第２の電位
レベルを出力する出力電位決定回路と、所定の入力電位
レベルと前記第１の電位レベルとの論理和をとって出力
する第１のＮＯＲ回路と、前記第１のＮＯＲ回路の出力
レベルと、前記第２の電位レベルとの論理積をとって出
力する第１のＮＡＮＤ回路と、前記第１のＮＯＲ回路の
出力レベルと、前記第２の電位レベルとの論理和をとっ
て出力する第２のＮＯＲ回路と、前記第２のＮＯＲ回路
の出力レベルを反転して出力する第１のインバータと、
前記第１のＮＡＮＤ回路の出力レベルと、前記第１のイ
ンバータの出力レベルとの論理積をとって出力する第２
のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力レベ
ルを反転して出力する第２のインバータと、をアドレス
・バッファ回路として備えることを特徴としている。
は、アドレス・バッファ回路を含む半導体メモリにおい
て、前記アドレス・バッファ回路の出力電位レベルを、
入力電位レベルに関係なく所定電位レベルに固定するこ
とを目的として、予め設定される第１および第２の電位
レベルを出力する出力電位決定回路と、所定の入力電位
レベルと前記第１の電位レベルとの論理和をとって出力
する第１のＮＯＲ回路と、前記第１のＮＯＲ回路の出力
レベルと、前記第２の電位レベルとの論理積をとって出
力する第１のＮＡＮＤ回路と、前記第１のＮＯＲ回路の
出力レベルと、前記第２の電位レベルとの論理和をとっ
て出力する第２のＮＯＲ回路と、前記第２のＮＯＲ回路
の出力レベルを反転して出力する第１のインバータと、
前記第１のＮＡＮＤ回路の出力レベルと、前記第１のイ
ンバータの出力レベルとの論理積をとって出力する第２
のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力レベ
ルを反転して出力する第２のインバータと、をアドレス
・バッファ回路として備えることを特徴としている。
【０００５】なお、前記出力電圧決定回路は、ドレイン
に電源電圧が供給され、ゲートおよびソースが前記第１
の電位レベルの出力点として設定される第１のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ゲートおよびソースが接地
点に接続される第２のＮＭＯＳトランジスタと、ドレイ
ンに電源電圧が供給され、ゲートおよびソースが前記第
２の電位レベルの出力点として設定される第３のＮＭＯ
Ｓトランジスタと、ドレインが前記第３のＮＭＯＳトラ
ンジスタのソースに接続され、ゲートおよびソースが接
地点に接続される第４のＮＭＯＳトランジスタとを備え
て構成してもよく、或はまたドレインに電源電圧が供給
され、ソースが前記第１の電位レベルの出力点として設
定される第１のＮＭＯＳトランジスタと、ドレインが前
記第１のＮＭＯＳトランジスタのソースに接続され、ソ
ースがそれぞれ接地点に接続される第１および第２のＰ
ＲＯＭセルトランジスタと、ドレインに電源電圧が供給
され、ソースが前記第２の電位レベルの出力点として設
定される第２のＮＭＯＳトランジスタと、ドレインが前
記第２のＮＭＯＳトランジスタのソースに接続され、ソ
ースがそれぞれ接地点に接続される第３および第４のＰ
ＲＯＭセルトランジスタとを備えて構成してもよい。
に電源電圧が供給され、ゲートおよびソースが前記第１
の電位レベルの出力点として設定される第１のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ゲートおよびソースが接地
点に接続される第２のＮＭＯＳトランジスタと、ドレイ
ンに電源電圧が供給され、ゲートおよびソースが前記第
２の電位レベルの出力点として設定される第３のＮＭＯ
Ｓトランジスタと、ドレインが前記第３のＮＭＯＳトラ
ンジスタのソースに接続され、ゲートおよびソースが接
地点に接続される第４のＮＭＯＳトランジスタとを備え
て構成してもよく、或はまたドレインに電源電圧が供給
され、ソースが前記第１の電位レベルの出力点として設
定される第１のＮＭＯＳトランジスタと、ドレインが前
記第１のＮＭＯＳトランジスタのソースに接続され、ソ
ースがそれぞれ接地点に接続される第１および第２のＰ
ＲＯＭセルトランジスタと、ドレインに電源電圧が供給
され、ソースが前記第２の電位レベルの出力点として設
定される第２のＮＭＯＳトランジスタと、ドレインが前
記第２のＮＭＯＳトランジスタのソースに接続され、ソ
ースがそれぞれ接地点に接続される第３および第４のＰ
ＲＯＭセルトランジスタとを備えて構成してもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例におけるアド
レス・バッファ回路を示す回路図であり、イオン注入に
よりＲＯＭデータが書込まれているマスクＲＯＭのアド
レス・バッファ回路である。図１に示されるように、本
実施例は、ＮＯＲ回路１および８と、ＮＭＯＳトランジ
スタ３、４、５および６より成る出力電圧決定回路２
と、ＮＡＮＤ回路７および１０と、インバータ９および
１１とを備えて構成される。
レス・バッファ回路を示す回路図であり、イオン注入に
よりＲＯＭデータが書込まれているマスクＲＯＭのアド
レス・バッファ回路である。図１に示されるように、本
実施例は、ＮＯＲ回路１および８と、ＮＭＯＳトランジ
スタ３、４、５および６より成る出力電圧決定回路２
と、ＮＡＮＤ回路７および１０と、インバータ９および
１１とを備えて構成される。
【０００８】図１において、ＮＭＯＳトランジスタ３お
よび５にイオン注入を施してディプレッションＭＯＳト
ランジスタとし、またＮＭＯＳトランジスタ４および６
をインハンスメント型のＭＯＳトランジスタとすると、
ＮＭＯＳトランジスタ３および５のソース電位は、共に
ディプレッション型のＭＯＳトランジスタであるために
電源電圧レベルとなっており、ＮＯＲ回路１および８の
一方の入力端に入力される。これにより、これらのＮＯ
Ｒ回路１および８の出力電位は、入力ＩＮの電位レベル
に関係なく接地電位となって出力される。ＮＯＲ回路１
の出力はＮＡＮＤ回路７に入力され、またＮＯＲ回路８
の出力はインバータ９に入力される。ＮＡＮＤ回路７に
おいては、接地電位のＮＯＲ回路１の出力を受けて電源
電位が出力されて、ＮＡＮＤ回路１０の一方の入力端に
入力される。またインバータ９においては、接地電位の
ＮＯＲ回路８の出力を受けて電源電位が出力されて、同
様にＮＡＮＤ回路１０のもう一方の入力端に入力され
る。従って、ＮＡＮＤ回路１０の出力ＢＡＲの電位とし
ては接地電位が出力され、またインバータ１１を介し
て、出力ＴＲＵＥとしては電源電位が出力される。即
ち、ＢＡＲ出力を接地電位に固定し、ＴＲＵＥ出力を電
源電位に固定することが可能となる。
よび５にイオン注入を施してディプレッションＭＯＳト
ランジスタとし、またＮＭＯＳトランジスタ４および６
をインハンスメント型のＭＯＳトランジスタとすると、
ＮＭＯＳトランジスタ３および５のソース電位は、共に
ディプレッション型のＭＯＳトランジスタであるために
電源電圧レベルとなっており、ＮＯＲ回路１および８の
一方の入力端に入力される。これにより、これらのＮＯ
Ｒ回路１および８の出力電位は、入力ＩＮの電位レベル
に関係なく接地電位となって出力される。ＮＯＲ回路１
の出力はＮＡＮＤ回路７に入力され、またＮＯＲ回路８
の出力はインバータ９に入力される。ＮＡＮＤ回路７に
おいては、接地電位のＮＯＲ回路１の出力を受けて電源
電位が出力されて、ＮＡＮＤ回路１０の一方の入力端に
入力される。またインバータ９においては、接地電位の
ＮＯＲ回路８の出力を受けて電源電位が出力されて、同
様にＮＡＮＤ回路１０のもう一方の入力端に入力され
る。従って、ＮＡＮＤ回路１０の出力ＢＡＲの電位とし
ては接地電位が出力され、またインバータ１１を介し
て、出力ＴＲＵＥとしては電源電位が出力される。即
ち、ＢＡＲ出力を接地電位に固定し、ＴＲＵＥ出力を電
源電位に固定することが可能となる。
【０００９】また、ＮＭＯＳトランジスタ３および６に
イオン注入を施してディプレッション型ＭＯＳトランジ
スタとし、ＮＭＯＳトランジスタ４および５をインハン
スメント型ＭＯＳトランジスタとすると、ＮＭＯＳトラ
ンジスタ３のソース電位は電源電位となり、またＮＭＯ
Ｓトランジスタ５のソース電位は接地電位となってお
り、それぞれＮＯＲ回路１および８に入力される。これ
により、入力ＩＮの電位レベルに関係なく、これらのＮ
ＯＲ回路１よりは接地電位が出力され、またＮＯＲ回路
８からは電源電位が出力される。従って、ＮＡＮＤ回路
７においては、接地電位のＮＯＲ回路１の出力を受けて
電源電位が出力されて、ＮＡＮＤ回路１０の一方の入力
端に入力される。またインバータ９においては、電源電
位のＮＯＲ回路８の出力を受けて接地電位が出力され
て、同様にＮＡＮＤ回路１０のもう一方の入力端に入力
される。従って、ＮＡＮＤ回路１０の出力ＢＡＲの電位
としては電源電位が出力され、またインバータ１１を介
して、出力ＴＲＵＥとしては接地電位が出力される。即
ち、ＢＡＲ出力を電源電位に固定し、ＴＲＵＥ出力を接
地電位に固定することができる。
イオン注入を施してディプレッション型ＭＯＳトランジ
スタとし、ＮＭＯＳトランジスタ４および５をインハン
スメント型ＭＯＳトランジスタとすると、ＮＭＯＳトラ
ンジスタ３のソース電位は電源電位となり、またＮＭＯ
Ｓトランジスタ５のソース電位は接地電位となってお
り、それぞれＮＯＲ回路１および８に入力される。これ
により、入力ＩＮの電位レベルに関係なく、これらのＮ
ＯＲ回路１よりは接地電位が出力され、またＮＯＲ回路
８からは電源電位が出力される。従って、ＮＡＮＤ回路
７においては、接地電位のＮＯＲ回路１の出力を受けて
電源電位が出力されて、ＮＡＮＤ回路１０の一方の入力
端に入力される。またインバータ９においては、電源電
位のＮＯＲ回路８の出力を受けて接地電位が出力され
て、同様にＮＡＮＤ回路１０のもう一方の入力端に入力
される。従って、ＮＡＮＤ回路１０の出力ＢＡＲの電位
としては電源電位が出力され、またインバータ１１を介
して、出力ＴＲＵＥとしては接地電位が出力される。即
ち、ＢＡＲ出力を電源電位に固定し、ＴＲＵＥ出力を接
地電位に固定することができる。
【００１０】本実施例においては、予め、出力電圧決定
回路２を形成するＮＭＯＳトランジスタ３、４、５およ
び６のイオン注入状態を決定しておき、ユーザよりイオ
ン注入用ＲＯＭコードデータを受注した際に、同一マス
クパターン上にデータを作成することにより、アドレス
・バッファ回路の出力を新しくマスクパターンを作るこ
となく固定することが可能となる。
回路２を形成するＮＭＯＳトランジスタ３、４、５およ
び６のイオン注入状態を決定しておき、ユーザよりイオ
ン注入用ＲＯＭコードデータを受注した際に、同一マス
クパターン上にデータを作成することにより、アドレス
・バッファ回路の出力を新しくマスクパターンを作るこ
となく固定することが可能となる。
【００１１】図２は、本発明の第２の実施例におけるア
ドレス・バッファ回路を示す回路図であり、ＲＯＭセル
・トランジスタを利用して構成したアドレス・バッファ
回路である。図２に示されるように、本実施例は、ＮＯ
Ｒ回路１２および２１と、ＰＲＯＭセルトランジスタ１
４、１６、１７および１９、ＮＭＯＳトランジスタ１５
および１８より成る出力電圧決定回路１３と、ＮＡＮＤ
回路２０および２３と、インバータ２２および２４とを
備えて構成される。
ドレス・バッファ回路を示す回路図であり、ＲＯＭセル
・トランジスタを利用して構成したアドレス・バッファ
回路である。図２に示されるように、本実施例は、ＮＯ
Ｒ回路１２および２１と、ＰＲＯＭセルトランジスタ１
４、１６、１７および１９、ＮＭＯＳトランジスタ１５
および１８より成る出力電圧決定回路１３と、ＮＡＮＤ
回路２０および２３と、インバータ２２および２４とを
備えて構成される。
【００１２】図２において、本実施例においては、ＰＲ
ＯＭセルトランジスタ１４、１６、１７および１９は、
これらのＰＲＯＭセルトランジスタにデータを書込むこ
とにより、ゲートに外部から如何なる電位が与えられて
もオンしない状態となる。この状態においてＮＭＯＳト
ランジスタ１５および１８のゲートに電源電圧が供給さ
れると、入力ＩＮの電位レベルに関係なくＮＭＯＳトラ
ンジスタ１５および１８のソース電位は共に電源電位と
なり、前述の第１の実施例において、ＮＭＯＳトランジ
スタ３および５のソース電位が電源電位となった場合と
同様にして、ＮＯＲ回路１２および２１、ＮＡＮＤ回路
２０および２３、インバータ２２および２４を介して、
ＢＡＲ出力を接地電位に固定し、またＴＲＵＥ出力は電
源電位に固定することが可能となる。
ＯＭセルトランジスタ１４、１６、１７および１９は、
これらのＰＲＯＭセルトランジスタにデータを書込むこ
とにより、ゲートに外部から如何なる電位が与えられて
もオンしない状態となる。この状態においてＮＭＯＳト
ランジスタ１５および１８のゲートに電源電圧が供給さ
れると、入力ＩＮの電位レベルに関係なくＮＭＯＳトラ
ンジスタ１５および１８のソース電位は共に電源電位と
なり、前述の第１の実施例において、ＮＭＯＳトランジ
スタ３および５のソース電位が電源電位となった場合と
同様にして、ＮＯＲ回路１２および２１、ＮＡＮＤ回路
２０および２３、インバータ２２および２４を介して、
ＢＡＲ出力を接地電位に固定し、またＴＲＵＥ出力は電
源電位に固定することが可能となる。
【００１３】また、ＰＲＯＭセルトランジスタ１４およ
び１６のみにデータを書込み、ＰＲＯＭセルトランジス
タ１４、１６、１７および１９と、ＮＭＯＳトランジス
タ１５のゲートに電源電位を印加することにより、入力
ＩＮの電位レベルに関係なくＮＭＯＳトランジスタ１５
のソース電位が電源電位となり、ＮＭＯＳトランジスタ
１８のソース電位が接地電位となって、前述の第１の実
施例において、ＮＭＯＳトランジスタ３のソース電位が
電源電位となり、ＮＭＯＳトランジスタ５のソース電位
が接地電位となった場合と同様にして、ＮＯＲ回路１２
および２１、ＮＡＮＤ回路２０および２３、インバータ
２２および２４を介して、ＢＡＲ出力を電源電位に固定
し、またＴＲＵＥ出力を接地電位に固定することが可能
となる。
び１６のみにデータを書込み、ＰＲＯＭセルトランジス
タ１４、１６、１７および１９と、ＮＭＯＳトランジス
タ１５のゲートに電源電位を印加することにより、入力
ＩＮの電位レベルに関係なくＮＭＯＳトランジスタ１５
のソース電位が電源電位となり、ＮＭＯＳトランジスタ
１８のソース電位が接地電位となって、前述の第１の実
施例において、ＮＭＯＳトランジスタ３のソース電位が
電源電位となり、ＮＭＯＳトランジスタ５のソース電位
が接地電位となった場合と同様にして、ＮＯＲ回路１２
および２１、ＮＡＮＤ回路２０および２３、インバータ
２２および２４を介して、ＢＡＲ出力を電源電位に固定
し、またＴＲＵＥ出力を接地電位に固定することが可能
となる。
【００１４】
【発明の効果】以上説明したように、本発明は、アドレ
ス・バッファ回路の入力電位に依存することなく、出力
電位レベルを設定することのできる出力電位決定回路を
当該アドレス・バッファ回路の備えることにより、アド
レス・バッファ回路の出力レベルを任意に固定すること
が可能となり、これにより、容量の異なる２種類の半導
体メモリの作成に当り、金属配線等を含む工程を排除し
てマスクパターンを作成することができるという効果が
ある。
ス・バッファ回路の入力電位に依存することなく、出力
電位レベルを設定することのできる出力電位決定回路を
当該アドレス・バッファ回路の備えることにより、アド
レス・バッファ回路の出力レベルを任意に固定すること
が可能となり、これにより、容量の異なる２種類の半導
体メモリの作成に当り、金属配線等を含む工程を排除し
てマスクパターンを作成することができるという効果が
ある。
【図１】本発明の第１の実施例のアドレス・バッファ回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の第２の実施例のアドレス・バッファ回
路を示す回路図である。
路を示す回路図である。
【図３】従来例のアドレス・バッファ回路を示す回路図
である。
である。
１、８、１２、２１ ＮＯＲ回路 ２、１３ 出力電圧決定回路 ３〜６、１５、１８ ＮＭＯＳトランジスタ ７、１０、２０、２３ ＮＡＮＤ回路 ９、１１、２２、２４〜２８ インバータ １４、１６、１７、１９ ＰＲＯＭセルトランジスタ
Claims (3)
- 【請求項１】 アドレス・バッファ回路を含む半導体メ
モリにおいて、 前記アドレス・バッファ回路の出力電位レベルを、入力
電位レベルに関係なく所定電位レベルに固定することを
目的として、予め設定される第１および第２の電位レベ
ルを出力する出力電位決定回路と、 所定の入力電位レベルと前記第１の電位レベルとの論理
和をとって出力する第１のＮＯＲ回路と、 前記第１のＮＯＲ回路の出力レベルと、前記第２の電位
レベルとの論理積をとって出力する第１のＮＡＮＤ回路
と、 前記第１のＮＯＲ回路の出力レベルと、前記第２の電位
レベルとの論理和をとって出力する第２のＮＯＲ回路
と、 前記第２のＮＯＲ回路の出力レベルを反転して出力する
第１のインバータと、前記第１のＮＡＮＤ回路の出力レ
ベルと、前記第１のインバータの出力レベルとの論理積
をとって出力する第２のＮＡＮＤ回路と、 前記第２のＮＡＮＤ回路の出力レベルを反転して出力す
る第２のインバータと、をアドレス・バッファ回路とし
て備えることを特徴とする半導体メモリ。 - 【請求項２】 前記出力電圧決定回路が、ドレインに電
源電圧が供給され、ゲートおよびソースが前記第１の電
位レベルの出力点として設定される第１のＮＭＯＳトラ
ンジスタと、ドレインが前記第１のＮＭＯＳトランジス
タのソースに接続され、ゲートおよびソースが接地点に
接続される第２のＮＭＯＳトランジスタと、ドレインに
電源電圧が供給され、ゲートおよびソースが前記第２の
電位レベルの出力点として設定される第３のＮＭＯＳト
ランジスタと、ドレインが前記第３のＮＭＯＳトランジ
スタのソースに接続され、ゲートおよびソースが接地点
に接続される第４のＮＭＯＳトランジスタとを備えて構
成される請求項１記載の半導体メモリ。 - 【請求項３】 前記出力電圧決定回路が、ドレインに電
源電圧が供給され、ソースが前記第１の電位レベルの出
力点として設定される第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ソースがそれぞれ接地点に接続される第１お
よび第２のＰＲＯＭセルトランジスタと、ドレインに電
源電圧が供給され、ソースが前記第２の電位レベルの出
力点として設定される第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ソースがそれぞれ接地点に接続される第３お
よび第４のＰＲＯＭセルトランジスタとを備えて構成さ
れる請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715493A JP2944348B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715493A JP2944348B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06231584A JPH06231584A (ja) | 1994-08-19 |
| JP2944348B2 true JP2944348B2 (ja) | 1999-09-06 |
Family
ID=11936069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1715493A Expired - Lifetime JP2944348B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944348B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374781B1 (en) | 1998-09-02 | 2002-04-23 | Sanshin Kogyo Kabushiki Kaisha | Oil injection lubrication system for two-cycle engines |
| JP4169171B2 (ja) | 1998-11-13 | 2008-10-22 | ヤマハマリン株式会社 | ２サイクルエンジンのオイル供給制御装置 |
-
1993
- 1993-02-04 JP JP1715493A patent/JP2944348B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06231584A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |