JPS62295296A - 記憶回路 - Google Patents
記憶回路Info
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- JPS62295296A JPS62295296A JP61138529A JP13852986A JPS62295296A JP S62295296 A JPS62295296 A JP S62295296A JP 61138529 A JP61138529 A JP 61138529A JP 13852986 A JP13852986 A JP 13852986A JP S62295296 A JPS62295296 A JP S62295296A
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- Japan
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- words
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- circuit
- input terminal
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
産業上の利用分野
本発明は、電子回路に用いる記憶回路に関するものであ
る。
る。
従来の技術
従来、記憶回路には第5図に示したようにデータの有効
性を示すバリッドビット2があった。4はデータビット
セル、10はデータビット線Q。
性を示すバリッドビット2があった。4はデータビット
セル、10はデータビット線Q。
12はデータワード線、16はバリッドビット線v、1
8はバリッドビット線■である。第4図では不必要とな
ったデータが複数生じた場合、すべてについてデータの
アクセスを行い、バリッドビットの書き換えを行い、デ
ータの無効化を行っていた。
8はバリッドビット線■である。第4図では不必要とな
ったデータが複数生じた場合、すべてについてデータの
アクセスを行い、バリッドビットの書き換えを行い、デ
ータの無効化を行っていた。
発明が解決しようとする問題点
上記の方式では、不要になったデータの数が多い場合、
消去すべきすべてのワードについてアクセスを行うこと
が必要なため、記憶回路を含むシステムに対し、非常な
オーバーヘッドとなる。
消去すべきすべてのワードについてアクセスを行うこと
が必要なため、記憶回路を含むシステムに対し、非常な
オーバーヘッドとなる。
本発明は、以上のような従来の記憶回路の問題点に鑑み
、不要になったデータの消去を一括して容易に行う記憶
回路を提供することを目的とする。
、不要になったデータの消去を一括して容易に行う記憶
回路を提供することを目的とする。
問題点を解決するための手段
本発明は、複数ワードからなる各ワード中に設けたデー
タの有効性を示す情報を格納するバリッドビットに、こ
のバリッドビットの情報を消去することを目的とするリ
セット回路を付加し、このリセット回路の入力端子を全
ワードにわたって共通接続し、バリッドビットの一括ク
リア信号入力端子とするものである。
タの有効性を示す情報を格納するバリッドビットに、こ
のバリッドビットの情報を消去することを目的とするリ
セット回路を付加し、このリセット回路の入力端子を全
ワードにわたって共通接続し、バリッドビットの一括ク
リア信号入力端子とするものである。
作 用
一括クリア信号入力端子を設けたため、データの一括消
去が行え、今までの記憶回路に比べ、データ消去が容易
になる。
去が行え、今までの記憶回路に比べ、データ消去が容易
になる。
実施例
以下に、本発明の実施例を示す。
第1図に本発明にかかる第1実施例を示す。ここで記憶
回路は各ワード12中に、ランダムアクセスメモリによ
るデータの有効性を示すバリッドビットの記憶回路要素
2を複数のデータビット4と同時に持ち、さらに上記各
ワード中のバリッドビットの記憶回路要素2にリセット
用のNch )ランジスタロを付加し、このNch ト
ランジスタ6のゲートを全ワード12にわたり共通接続
を行い、これをリセット用一括クリア信号入力端子14
とする。すなわち、記憶回路のすべての→−→→データ
が不要になった場合、一括クリア信号人力14をセット
し、Nch)ランジスタロを、ON状態にすることによ
り、各ワードのバリッドビットを無効にでき、不要デー
タの一括消去を行うことができる。10はデータビット
線、12はデータワード線、14は一括リセット信号端
子、16゜18はバリッドビット線(■、■)である。
回路は各ワード12中に、ランダムアクセスメモリによ
るデータの有効性を示すバリッドビットの記憶回路要素
2を複数のデータビット4と同時に持ち、さらに上記各
ワード中のバリッドビットの記憶回路要素2にリセット
用のNch )ランジスタロを付加し、このNch ト
ランジスタ6のゲートを全ワード12にわたり共通接続
を行い、これをリセット用一括クリア信号入力端子14
とする。すなわち、記憶回路のすべての→−→→データ
が不要になった場合、一括クリア信号人力14をセット
し、Nch)ランジスタロを、ON状態にすることによ
り、各ワードのバリッドビットを無効にでき、不要デー
タの一括消去を行うことができる。10はデータビット
線、12はデータワード線、14は一括リセット信号端
子、16゜18はバリッドビット線(■、■)である。
なおリセット回路用トランジスタ6は、Nch )ラン
ジスタに限らず、Pch )ランジスタ1′も極性を変
えれば同様に行える。以下の実施例では、Nchを使っ
た場合について述べる。
ジスタに限らず、Pch )ランジスタ1′も極性を変
えれば同様に行える。以下の実施例では、Nchを使っ
た場合について述べる。
第2図は、本発明にかかる第2実施例を示す。
この記憶回路は、複数ワード12からなり、各ワード1
2中にランダムアクセスメモリによるデータを格納する
ビット4.データの状態を格納するビットST12 B
、5TO30,このデータの有効性を示す情報を格納
するバリッドビットの記憶回路要素2を持つ。さらに上
記各ワード中のバリッドビットの記憶回路要素2に2種
類の制御入力用のNChトランジスタ22,24を付加
し、このNchトランジスタの一方24を各ワードの同
様のNchトランジスタ24と共通接続を行い状態一括
クリア信号端子2oとする。また残るNch)ランジス
タ22には、各ワード12に設けた状態ピッ)ST12
B 、5T030からの出力をとり、ある状態のみこの
Nch)’ランジメタ22がONするように、論理26
を組みゲートに接続する。ここでは、ST12B 、5
TO30がともにON状態のワード12のバリッドビッ
ト2をクリアするために、論理回路26はAND 回路
をとっている。ここで、32゜34.36.38は状態
ビット線である。
2中にランダムアクセスメモリによるデータを格納する
ビット4.データの状態を格納するビットST12 B
、5TO30,このデータの有効性を示す情報を格納
するバリッドビットの記憶回路要素2を持つ。さらに上
記各ワード中のバリッドビットの記憶回路要素2に2種
類の制御入力用のNChトランジスタ22,24を付加
し、このNchトランジスタの一方24を各ワードの同
様のNchトランジスタ24と共通接続を行い状態一括
クリア信号端子2oとする。また残るNch)ランジス
タ22には、各ワード12に設けた状態ピッ)ST12
B 、5T030からの出力をとり、ある状態のみこの
Nch)’ランジメタ22がONするように、論理26
を組みゲートに接続する。ここでは、ST12B 、5
TO30がともにON状態のワード12のバリッドビッ
ト2をクリアするために、論理回路26はAND 回路
をとっている。ここで、32゜34.36.38は状態
ビット線である。
よって、状態一括リセット端子2 Ofセットすること
により、ある一定の状態(ここではS T 128がO
N、5TO30がON)のみのバリッドビット2をクリ
アすることができ、これがすべての同じ状態を持つワー
ド12について行われるため、同じ状態ビット(ここで
は5T128がOFF、S′R)30がON)を持つデ
ータの一括消去が行うことができる。
により、ある一定の状態(ここではS T 128がO
N、5TO30がON)のみのバリッドビット2をクリ
アすることができ、これがすべての同じ状態を持つワー
ド12について行われるため、同じ状態ビット(ここで
は5T128がOFF、S′R)30がON)を持つデ
ータの一括消去が行うことができる。
第3図は、第1実施例及び第2実施例にあげた一括クリ
ア信号入力端子14を状態一括クリア信号端子2oを設
けた記憶回路である。詳細な説明は、上記実施例1.実
施例2と同じであるので省略する。
ア信号入力端子14を状態一括クリア信号端子2oを設
けた記憶回路である。詳細な説明は、上記実施例1.実
施例2と同じであるので省略する。
第4図は、一般的なランダムアクセスメモリのかわりに
、連想メモリを使用し、それに対し一括クリア信号入力
端子14゛と状態一括クリア信号端子2oを設けた記憶
回路である。動作については上記実施例と同じであるの
で省略する。
、連想メモリを使用し、それに対し一括クリア信号入力
端子14゛と状態一括クリア信号端子2oを設けた記憶
回路である。動作については上記実施例と同じであるの
で省略する。
発明の効果
本発明による記憶回路は、以上のような構成を持ち本発
明を使用することにより、複数のデータ消去が容易に行
える。今後システム規模が増し、さらに記憶回路が大量
に使われる場合に特に有効となる。従って、本発明にか
かる記憶回路は、極めて産業上価値の高いものである。
明を使用することにより、複数のデータ消去が容易に行
える。今後システム規模が増し、さらに記憶回路が大量
に使われる場合に特に有効となる。従って、本発明にか
かる記憶回路は、極めて産業上価値の高いものである。
第1図は本発明の第1実施例の記憶回路を示す回路図、
第2図は同第2実施例の記憶回路を示す回路図、第3図
は同第3実施例の記憶回路を示す回路図、第4図は同第
4実施例の記憶回路を示す回路図、第5図は従来の記憶
回路を示す回路図である。 2・・・・・・バリッドビットの記憶回路要素(バリッ
ドビットセル)、4・・・・・・データビットセルq、
6・・・・・・リセット用トランジスタ(Nch)、
10・・・・・・データビット線、12・・・・・・デ
ータ・ワード線、14・・・・・・一括リセット信号端
子、16.18・・・・・・ノ(リッドビット線、2o
・・・・・・状態一括リセット信号端子、22124・
・・・・・Nch )ランジスタ、26・・・・・・論
理(AND 回路)、28・・・・・・状態ピットセル
(ST1)、30・・・・・・状態ビットセル(STo
)。 32.34.36.38・・・・・・状態ビット線、3
9・・・・・・連想メモリ(CAM)ピットワード線、
40・・・・・・連想メモリバリッドビットセル、42
・・・・・・連想メモリ状態ピットセル、44・・・・
・・連想メモリ状態ピットセル、46・・・・・・連想
メモリデータビットセル。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 ms図
第2図は同第2実施例の記憶回路を示す回路図、第3図
は同第3実施例の記憶回路を示す回路図、第4図は同第
4実施例の記憶回路を示す回路図、第5図は従来の記憶
回路を示す回路図である。 2・・・・・・バリッドビットの記憶回路要素(バリッ
ドビットセル)、4・・・・・・データビットセルq、
6・・・・・・リセット用トランジスタ(Nch)、
10・・・・・・データビット線、12・・・・・・デ
ータ・ワード線、14・・・・・・一括リセット信号端
子、16.18・・・・・・ノ(リッドビット線、2o
・・・・・・状態一括リセット信号端子、22124・
・・・・・Nch )ランジスタ、26・・・・・・論
理(AND 回路)、28・・・・・・状態ピットセル
(ST1)、30・・・・・・状態ビットセル(STo
)。 32.34.36.38・・・・・・状態ビット線、3
9・・・・・・連想メモリ(CAM)ピットワード線、
40・・・・・・連想メモリバリッドビットセル、42
・・・・・・連想メモリ状態ピットセル、44・・・・
・・連想メモリ状態ピットセル、46・・・・・・連想
メモリデータビットセル。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 ms図
Claims (2)
- (1)複数ワードからなり、各ワード中にデータを格納
する複数ビット、このデータの有効性を示す情報を格納
するバリッドビットを持ち、上記各ワード中のバリッド
ビットの記憶回路要素にリセット回路を付加し、このリ
セット回路の入力端子を、全ワードにわたり共通接続し
全ワードのバリッドビットの一括クリア信号入力端子と
してなる記憶回路。 - (2)複数のワードからなり、各ワード中にデータを格
納する複数ビット、このデータの状態を格納する状態ビ
ット、このデータの有効性を示す情報を格納したバリッ
ドビットを持ち、上記各ワード中のバリッドビットの記
憶回路要素に2種類の制御入力端子を持つリセット回路
を付加し、このリセット回路の第1種の入力端子を全ワ
ードにわたって共通接続し、上記状態ビットの格納情報
を入力とした記憶用ビット以外の論理回路を各ワードに
設け、この論理回路出力を、上記第2種入力端子に入力
し全ワードのうち上記論理回路からの出力がセットされ
ている共通の状態ビットを持つワードのみバリッドビッ
トの状態一括クリア信号入力端子としてなる記憶回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61138529A JPH0810553B2 (ja) | 1986-06-13 | 1986-06-13 | 記憶回路 |
US07/059,763 US4879687A (en) | 1986-06-13 | 1987-06-08 | Memory device having valid bit storage units to be reset in batch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61138529A JPH0810553B2 (ja) | 1986-06-13 | 1986-06-13 | 記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62295296A true JPS62295296A (ja) | 1987-12-22 |
JPH0810553B2 JPH0810553B2 (ja) | 1996-01-31 |
Family
ID=15224283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61138529A Expired - Lifetime JPH0810553B2 (ja) | 1986-06-13 | 1986-06-13 | 記憶回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4879687A (ja) |
JP (1) | JPH0810553B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01205789A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックram |
US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
JP2012256425A (ja) * | 2005-07-29 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5113515A (en) * | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
JP2547633B2 (ja) * | 1989-05-09 | 1996-10-23 | 三菱電機株式会社 | 半導体記憶装置 |
US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
EP0430101B1 (en) * | 1989-11-24 | 1996-01-17 | Nec Corporation | Semiconductor memory device having resettable memory cells |
US5018099A (en) * | 1990-01-08 | 1991-05-21 | Lockheed Sanders, Inc. | Comparison circuit |
SE9002558D0 (sv) * | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Processor |
US5384713A (en) * | 1991-10-23 | 1995-01-24 | Lecroy Corp | Apparatus and method for acquiring and detecting stale data |
JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5278793A (en) * | 1992-02-25 | 1994-01-11 | Yeh Tsuei Chi | Memory defect masking device |
US5373466A (en) * | 1992-03-25 | 1994-12-13 | Harris Corporation | Flash-clear of ram array using partial reset mechanism |
US5568415A (en) * | 1993-02-19 | 1996-10-22 | Digital Equipment Corporation | Content addressable memory having a pair of memory cells storing don't care states for address translation |
JPH07105689A (ja) * | 1993-10-04 | 1995-04-21 | Kawasaki Steel Corp | 連想メモリ |
US5553238A (en) * | 1995-01-19 | 1996-09-03 | Hewlett-Packard Company | Powerfail durable NVRAM testing |
US5995419A (en) * | 1998-06-25 | 1999-11-30 | Xilinx, Inc. | Repairable memory cell for a memory cell array |
DE69933600T2 (de) * | 1998-02-26 | 2007-08-23 | Altera Corp., San Jose | Kompakte, niederspannungs- und störungsunempfindliche Speicherzelle |
US6269020B1 (en) | 1998-02-26 | 2001-07-31 | Altera Corporation | FIFO configuration cell |
JP4288037B2 (ja) * | 2002-02-25 | 2009-07-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 記録ディスクを用いた記録装置、記録システムおよびそのバックアップ方法 |
US7224594B2 (en) * | 2005-07-19 | 2007-05-29 | International Business Machines | Glitch protect valid cell and method for maintaining a desired state value |
FR2894693A1 (fr) * | 2005-12-09 | 2007-06-15 | St Microelectronics Sa | Procede et dispositif de sauvegarde et de restauration d'une maniere interruptible d'un ensemble de registres d'un microprocesseur |
EP2020658B1 (en) * | 2007-06-29 | 2014-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
US8892828B2 (en) * | 2011-11-18 | 2014-11-18 | Micron Technology, Inc. | Apparatuses and methods for storing validity masks and operating apparatuses |
US9652011B2 (en) * | 2012-10-15 | 2017-05-16 | Infineon Technologies Ag | Systems and methods for storing information |
US10108554B2 (en) * | 2016-12-05 | 2018-10-23 | Intel Corporation | Apparatuses, methods, and systems to share translation lookaside buffer entries |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60150285A (ja) * | 1983-08-31 | 1985-08-07 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路メモリ |
JPS6113500A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 半導体メモリ装置 |
JPS62264319A (ja) * | 1986-05-13 | 1987-11-17 | Nec Corp | ワンチツプマイクロコンピユ−タ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5489444A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Associative memory processing system |
US4390946A (en) * | 1980-10-20 | 1983-06-28 | Control Data Corporation | Lookahead addressing in a pipeline computer control store with separate memory segments for single and multiple microcode instruction sequences |
US4689772A (en) * | 1985-10-30 | 1987-08-25 | International Business Machines Corporation | Read complete test technique for memory arrays |
-
1986
- 1986-06-13 JP JP61138529A patent/JPH0810553B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-08 US US07/059,763 patent/US4879687A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60150285A (ja) * | 1983-08-31 | 1985-08-07 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路メモリ |
JPS6113500A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 半導体メモリ装置 |
JPS62264319A (ja) * | 1986-05-13 | 1987-11-17 | Nec Corp | ワンチツプマイクロコンピユ−タ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01205789A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックram |
US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
JP2012256425A (ja) * | 2005-07-29 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2014075174A (ja) * | 2005-07-29 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2015222612A (ja) * | 2005-07-29 | 2015-12-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US4879687A (en) | 1989-11-07 |
JPH0810553B2 (ja) | 1996-01-31 |
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