JPS62295296A - 記憶回路 - Google Patents

記憶回路

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JPS62295296A
JPS62295296A JP61138529A JP13852986A JPS62295296A JP S62295296 A JPS62295296 A JP S62295296A JP 61138529 A JP61138529 A JP 61138529A JP 13852986 A JP13852986 A JP 13852986A JP S62295296 A JPS62295296 A JP S62295296A
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理 岡本
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廉田　浩
Jiro Miyake
二郎 三宅
Ichiro Okabayashi
一郎 岡林
Toshinori Maeda
俊則 前田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は、電子回路に用いる記憶回路に関するものであ
る。
従来の技術 従来、記憶回路には第５図に示したようにデータの有効
性を示すバリッドビット２があった。４はデータビット
セル、１０はデータビット線Ｑ。
１２はデータワード線、１６はバリッドビット線ｖ、１
８はバリッドビット線■である。第４図では不必要とな
ったデータが複数生じた場合、すべてについてデータの
アクセスを行い、バリッドビットの書き換えを行い、デ
ータの無効化を行っていた。
発明が解決しようとする問題点 上記の方式では、不要になったデータの数が多い場合、
消去すべきすべてのワードについてアクセスを行うこと
が必要なため、記憶回路を含むシステムに対し、非常な
オーバーヘッドとなる。
本発明は、以上のような従来の記憶回路の問題点に鑑み
、不要になったデータの消去を一括して容易に行う記憶
回路を提供することを目的とする。
問題点を解決するための手段 本発明は、複数ワードからなる各ワード中に設けたデー
タの有効性を示す情報を格納するバリッドビットに、こ
のバリッドビットの情報を消去することを目的とするリ
セット回路を付加し、このリセット回路の入力端子を全
ワードにわたって共通接続し、バリッドビットの一括ク
リア信号入力端子とするものである。
作　　用 一括クリア信号入力端子を設けたため、データの一括消
去が行え、今までの記憶回路に比べ、データ消去が容易
になる。
実施例 以下に、本発明の実施例を示す。
第１図に本発明にかかる第１実施例を示す。ここで記憶
回路は各ワード１２中に、ランダムアクセスメモリによ
るデータの有効性を示すバリッドビットの記憶回路要素
２を複数のデータビット４と同時に持ち、さらに上記各
ワード中のバリッドビットの記憶回路要素２にリセット
用のＮｃｈ　）ランジスタロを付加し、このＮｃｈ　ト
ランジスタ６のゲートを全ワード１２にわたり共通接続
を行い、これをリセット用一括クリア信号入力端子１４
とする。すなわち、記憶回路のすべての→−→→データ
が不要になった場合、一括クリア信号人力１４をセット
し、Ｎｃｈ）ランジスタロを、ＯＮ状態にすることによ
り、各ワードのバリッドビットを無効にでき、不要デー
タの一括消去を行うことができる。１０はデータビット
線、１２はデータワード線、１４は一括リセット信号端
子、１６゜１８はバリッドビット線（■、■）である。
なおリセット回路用トランジスタ６は、Ｎｃｈ　）ラン
ジスタに限らず、Ｐｃｈ　）ランジスタ１′も極性を変
えれば同様に行える。以下の実施例では、Ｎｃｈを使っ
た場合について述べる。
第２図は、本発明にかかる第２実施例を示す。
この記憶回路は、複数ワード１２からなり、各ワード１
２中にランダムアクセスメモリによるデータを格納する
ビット４．データの状態を格納するビットＳＴ１２　Ｂ
　、５ＴＯ３０，このデータの有効性を示す情報を格納
するバリッドビットの記憶回路要素２を持つ。さらに上
記各ワード中のバリッドビットの記憶回路要素２に２種
類の制御入力用のＮＣｈトランジスタ２２，２４を付加
し、このＮｃｈトランジスタの一方２４を各ワードの同
様のＮｃｈトランジスタ２４と共通接続を行い状態一括
クリア信号端子２ｏとする。また残るＮｃｈ）ランジス
タ２２には、各ワード１２に設けた状態ピッ）ＳＴ１２
Ｂ　、５Ｔ０３０からの出力をとり、ある状態のみこの
Ｎｃｈ）’ランジメタ２２がＯＮするように、論理２６
を組みゲートに接続する。ここでは、ＳＴ１２Ｂ　、５
ＴＯ３０がともにＯＮ状態のワード１２のバリッドビッ
ト２をクリアするために、論理回路２６はＡＮＤ　回路
をとっている。ここで、３２゜３４．３６．３８は状態
ビット線である。
よって、状態一括リセット端子２　Ｏｆセットすること
により、ある一定の状態（ここではＳ　Ｔ　１２８がＯ
Ｎ、５ＴＯ３０がＯＮ）のみのバリッドビット２をクリ
アすることができ、これがすべての同じ状態を持つワー
ド１２について行われるため、同じ状態ビット（ここで
は５Ｔ１２８がＯＦＦ、Ｓ′Ｒ）３０がＯＮ）を持つデ
ータの一括消去が行うことができる。
第３図は、第１実施例及び第２実施例にあげた一括クリ
ア信号入力端子１４を状態一括クリア信号端子２ｏを設
けた記憶回路である。詳細な説明は、上記実施例１．実
施例２と同じであるので省略する。
第４図は、一般的なランダムアクセスメモリのかわりに
、連想メモリを使用し、それに対し一括クリア信号入力
端子１４゛と状態一括クリア信号端子２ｏを設けた記憶
回路である。動作については上記実施例と同じであるの
で省略する。
発明の効果 本発明による記憶回路は、以上のような構成を持ち本発
明を使用することにより、複数のデータ消去が容易に行
える。今後システム規模が増し、さらに記憶回路が大量
に使われる場合に特に有効となる。従って、本発明にか
かる記憶回路は、極めて産業上価値の高いものである。
【図面の簡単な説明】
第１図は本発明の第１実施例の記憶回路を示す回路図、
第２図は同第２実施例の記憶回路を示す回路図、第３図
は同第３実施例の記憶回路を示す回路図、第４図は同第
４実施例の記憶回路を示す回路図、第５図は従来の記憶
回路を示す回路図である。 ２・・・・・・バリッドビットの記憶回路要素（バリッ
ドビットセル）、４・・・・・・データビットセルｑ、
６・・・・・・リセット用トランジスタ（Ｎｃｈ）、　
１０・・・・・・データビット線、１２・・・・・・デ
ータ・ワード線、１４・・・・・・一括リセット信号端
子、１６．１８・・・・・・ノ（リッドビット線、２ｏ
・・・・・・状態一括リセット信号端子、２２１２４・
・・・・・Ｎｃｈ　）ランジスタ、２６・・・・・・論
理（ＡＮＤ　回路）、２８・・・・・・状態ピットセル
（ＳＴ１）、３０・・・・・・状態ビットセル（ＳＴｏ
）。 ３２．３４．３６．３８・・・・・・状態ビット線、３
９・・・・・・連想メモリ（ＣＡＭ）ピットワード線、
４０・・・・・・連想メモリバリッドビットセル、４２
・・・・・・連想メモリ状態ピットセル、４４・・・・
・・連想メモリ状態ピットセル、４６・・・・・・連想
メモリデータビットセル。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ｍｓ図

Claims (2)

    【特許請求の範囲】
  1. （１）複数ワードからなり、各ワード中にデータを格納
    する複数ビット、このデータの有効性を示す情報を格納
    するバリッドビットを持ち、上記各ワード中のバリッド
    ビットの記憶回路要素にリセット回路を付加し、このリ
    セット回路の入力端子を、全ワードにわたり共通接続し
    全ワードのバリッドビットの一括クリア信号入力端子と
    してなる記憶回路。
  2. （２）複数のワードからなり、各ワード中にデータを格
    納する複数ビット、このデータの状態を格納する状態ビ
    ット、このデータの有効性を示す情報を格納したバリッ
    ドビットを持ち、上記各ワード中のバリッドビットの記
    憶回路要素に２種類の制御入力端子を持つリセット回路
    を付加し、このリセット回路の第１種の入力端子を全ワ
    ードにわたって共通接続し、上記状態ビットの格納情報
    を入力とした記憶用ビット以外の論理回路を各ワードに
    設け、この論理回路出力を、上記第２種入力端子に入力
    し全ワードのうち上記論理回路からの出力がセットされ
    ている共通の状態ビットを持つワードのみバリッドビッ
    トの状態一括クリア信号入力端子としてなる記憶回路。
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