JPH07105689A - 連想メモリ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、連想メモリに関し、不要なデータの
みを一括して消去する。 【構成】有効データが記憶されているか否かを示す第１
のフラグと、一致が検出されたか否かを示す第２のフラ
グを各メモリワードに対応させておき、第２のフラグの
状態に応じて対応する第１のフラグを一括してリセット
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各データをそれぞれ記
憶する複数のメモリワードを備えるとともに、各メモリ
ワードに記憶されたデータと入力された検索データとの
一致不一致を検索する機能を備えた連想メモリ（Ａｓｓ
ｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式メモ
リ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍ
ｏｒｙ）に関する。

【０００２】

【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。図４は従来の連想メモリの
一例を表わした回路ブロック図である。この連想メモリ
１０には、互いに図の横方向に並ぶ複数のメモリセルか
らなるメモリワード１１ａ，１１ｂ，…，１１ｎが多数
備えられている。またこの連想メモリ１０は、検索デー
タが入力されラッチされる検索レジスタ１２を備え、検
索レジスタ１２にラッチされた検索データの全部もしく
は所定の一部のビットパターンと、各メモリワード１１
ａ，１１ｂ，…，１１ｎに記憶されたデータのうち、上
記ビットパターンと対応する部分のビットパターンとの
一致不一致が比較され、各メモリワード１１ａ，１１
ｂ，…，１１ｎのそれぞれに対応して備えられた一致線
１４ａ，１４ｂ，…，１４ｎのうちビットパターンが一
致したメモリワード１１ａ，１１ｂ，…，１１ｎに対応
する一致線１４ａ，１４ｂ，…，１４ｎに論理‘１’の
一致信号が出力され、それ以外の一致線１４ａ，１４
ｂ，…，１４ｎに論理‘０’の不一致信号が出力され
る。

【０００３】ここでは各フラグ線１４ａ，１４ｂ，…，
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力され、こ
のプライオリティエンコーダ１５からは論理‘１’の一
致信号が出力された一致線（ここでは一致線１４ｂと一
致線１４ｅの２本）のうちの優先度の最も高い最優先一
致線に対応するアドレス信号ＡＤが出力される。ここで
は、添字のアルファベットが若いほど優先順位が高いも
のとし、従ってここでは一致線１４ｂが最優先一致線と
なる。このプライオリティエンコーダ１５から出力され
た、最優先一致線１４ｂに対応するアドレス信号ＡＤ
は、必要に応じて、アドレスデコーダ１６に入力され
る。アドレスデコーダ１６ではこの入力されたアドレス
信号ＡＤをデコードして各メモリワード１１ａ，１１
ｂ，…，１１ｎのそれぞれに対応して備えられたワード
線１７ａ，１７ｂ，…，１７ｎのうちの、入力されたア
ドレス信号ＡＤに対応するいずれか１本のワード線（こ
こではワード線１７ｂ）にアクセス信号（ここでは論理
‘１’の信号）を出力する。これによりアクセス信号の
出力されたワード線１７ｂに対応するメモリワード１１
ｂに記憶されているデータが出力レジスタ１８に読出さ
れる。

【０００４】上記のように連想メモリ１０は、検索デー
タを用いて多数のメモリワード１１ａ，１１ｂ，…，１
１ｎに記憶された内容（データ）を検索し、一致するデ
ータが記憶されたメモリワードのアドレスを得てそのメ
モリワードに記憶されたデータ全体を読出すことができ
るメモリである。図５は、連想メモリ中の１つのメモリ
ワードを表わした詳細回路図である。

【０００５】このメモリワード１１は、同一構成のｎ個
のメモリセル１１−１，１１−２，…，１１−ｎから構
成されている。各メモリセル１１−１，１１−２，…，
１１−ｎには、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−ｎと第
２のインバータ２１−１，２１−２，…，２１−ｎが備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−ｎ，２１−ｎによ
り各メモリセル１１−１，１１−２，…，１１−ｎに論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。

【０００６】また各メモリセル１１−１，１１−２，
…，１１−ｎにおいて、第１インバータ２０−１，２０
−２，…，２０−ｎの出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−ｎを介してビット線２
３−１，２３−２，…，２３−ｎと接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−ｎのゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−ｎの出力はＮチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
ｎを介してビットバー線２６−１，２６−２，…，２６
−ｎと接続されており、このトランジスタ２５−１，２
５−２，…，２５−ｎのゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−ｎには、ビット線２３−１，２３−２，…，
２３−ｎとビットバー線２６−１，２６−２，…，２６
−ｎとの間をつなぐように互いにシリーズに接続された
２つのＮチャンネルトランジスタ２７−１，２８−１；
２７−２，２８−２；…；２７−ｎ，２８−ｎが配置さ
れており、これら各２つのトランジスタ２７−１，２８
−１；２７−２，２８−２；…；２７−ｎ，２８−ｎの
うちの一方のトランジスタ２７−１，２７−２，…，２
７−ｎのゲートは第１のインバータ２０−１，２０−
２，…，２０−ｎの出力、他方のトランジスタ２８−
１，２８−２，…，２８−ｎのゲートは第２のインバー
タ２１−１，２１−２，…，２１−ｎの出力と接続され
ている。

【０００７】また一致線１４には、各メモリセル１１−
１，１１−２，…，１１−ｎに対応して１つずつトラン
ジスタ３６−１，３６−２，…，３６−ｎが備えられて
おり、それらのトランジスタ３６−１，３６−２，…，
３６−ｎは互いにシリーズに接続され、それらのトラン
ジスタ３６−１，３６−２，…，３６−ｎの各ゲート
は、各２つのトランジスタ２７−１，２８−１；２７−
２，２８−２；…；２７−ｎ，２８−ｎの中点と接続さ
れている。

【０００８】またこの一致線１４にはもう１つのトラン
ジスタ３６−０がシリーズに接続されており、一致線１
４の図５の左端はこのトランジスタ３６−０を介して接
地されている。またこのトランジスタ３６−０のゲート
は制御線３０に接続されている。一致線１４の、図５の
右端にはセンス用インバータ３１が配置され、このイン
バータ３１の出力からは一致線１４がさらに延び、図１
に示すプライオリティエンコーダ１５に接続されてい
る。

【０００９】またこのインバータ３１の入力と電源Ｖ_DD
との間には２つのＰチャンネルトランジスタ３２，３３
が配置されており、これら２つのトランジスタ３２，３
３のうちの一方のトランジスタ３２のゲートは制御線３
０と接続され、他方のトランジスタ３３のゲートはイン
バータ３１の出力と接続されている。このような構造の
メモリワード及びその周辺回路を備えた連想メモリにお
いて、一致検索は以下のようにして行なわれる。

【００１０】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された検索データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。

【００１１】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。

【００１２】また、マスクをかけたビットについては、
メモリセル１１−ｎに示すように、ビット線２３−ｎ、
ビットバー線２６−ｎの双方とも論理‘１’とされる。
この場合このメモリセル１１−ｎに論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−ｎもしくはトランジスタ２
８−ｎのいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−ｎが‘オン’状態にな
る。すなわちそのメモリセルについては、記憶された情
報と検索の情報とが一致しているものとみなされる。

【００１３】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。

【００１４】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−ｎの全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。

【００１５】尚、図５に示す連想メモリのメモリ構造は
一例に過ぎず、種々の構造のものが提案されている（例
えば特願平５−２１６４２４号参照）。上記のように、
連想メモリは検索データを入力してその検索データと一
致するデータが記憶されているか否かを一回の検索動作
だけで瞬時に知ることができるため、高速のデータ処理
が必要な分野等に広く適用されている。

【００１６】この連想メモリにおいて、種々の技術が提
案されている。ここでは、後述する本発明の説明の際に
参照される技術について説明する。その１つは、特開昭
５７−７４８８７号公報に提案された技術である。ある
検索データと一致するデータが複数のメモリワードに記
憶されていた場合、プライオリティエンコーダ１５（図
４参照）からは常に最優先の一致線に対応する特定のメ
モリワードのアドレスが出力され、一致するデータが記
憶された複数のメモリワード間に不平等が生じることに
なる。これを解消するため、アドレスの読出しが行なわ
れたか否かのフラグを各メモリワードに対応させて記憶
しておき、アドレスの読出しが行なわれたメモリワード
については、後の検索で再度一致が検出されても優先度
を下げるというものである。

【００１７】また他の１つは、特公昭６１−３１５５８
号公報に提案された技術である。連想メモリを構成する
多数のメモリワードは、常に全てのメモリワードに検索
の対象となるデータが記憶されているわけではなく、そ
れらのメモリワードの一部は、有効なデータが記憶され
ていない空きの状態にあったり、その空きの状態にある
メモリワードに新たな有効データを書き込んだりするこ
とがある。この場合、どのメモリワードが空きの状態に
あるか否かを外部で管理しておくのは煩雑であることか
ら、各メモリワードに対応して、そのメモリワードに有
効なデータが記憶されているか、それともそのメモリワ
ードが空きの状態にあるかを示すフラグを各メモリワー
ドに対応させて記憶しておき、新たな有効データを書き
込む場合に連想メモリ自体で空きの状態にあるメモリワ
ードを見つけてそのメモリワードに有効データを書き込
むというものである。

【００１８】これら２つの技術と本発明との関連性につ
いては後述することとし、次に連想メモリの適用の一例
として、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒ
ｋ）への適用例について説明する。図６はＬＡＮの一例
を示した図である。図６（Ａ）に示すように２つの通信
回線ＬＡＮ１，ＬＡＮ２にそれぞれ複数の、端末Ａ〜
Ｇ，Ｔ〜Ｚが接続され、これにより２つの通信網が構成
されているものとする。各通信回線ＬＡＮ１，ＬＡＮ２
のトラフィック量（その通信回線を流れるデータの量；
その通信回線の混雑度）は、それぞれ‘１０’であると
する。

【００１９】これら２つの通信回線を互いに接続する必
要が生じた場合に、図６（Ｂ）に示すように単純に接続
すると、通信回路ＬＡＮ１，ＬＡＮ２のトラフィック量
は２０となり、極めて混雑し、各端末間がなかなか接続
されず、待ち時間、空き時間が増大してしまうという結
果を招く。そこで通常は、図６（Ｃ）に示すように２つ
の通信回線ＬＡＮ１，ＬＡＮ２の中間に、これらの通信
回線ＬＡＮ１，ＬＡＮ２のうちの一方から発信されたデ
ータを他方に伝送するか否かのフィルタリングを行なう
ブリッジを接続する。このブリッジを接続した場合、こ
のブリッジを通過するデータのトラフィック量、すなわ
ち２つの通信網に跨がるデータの授受についてのトラフ
ィック量を１とすると、各通信回線ＬＡＮ１，ＬＡＮ２
内部でのトラフィック量１０と合わせ、各通信回線ＬＡ
Ｎ１，ＬＡＮ２のトラフィック量はそれぞれ１１とな
り、２つの通信回線ＬＡＮ１，ＬＡＮ２を単純に接続し
た図６（Ｂ）の場合と比べ、トラフィック量は大きく低
下する。ここでは２つの通信回線ＬＡＮ１，ＬＡＮ２の
接続について説明したが、１つのブリッジに多数の通信
回線を接続すると、この差はさらに顕著となる。

【００２０】図７は、ブリッジの機能説明図である。ブ
リッジは内部にメモリを持ち、最初は全て空白の状態か
ら出発し、例えば通信回線ＬＡＮ１の端末Ａからデータ
が送信されると、ＬＡＮ１側からそのデータが送信され
てきたことを受けて、端末Ａが通信回線ＬＡＮ１に接続
されていることを学習する。この学習は、概念的には、
ブリッジ内部のメモリに、通信回線ＬＡＮ１，ＬＡＮ２
それぞれについてテーブル１，テーブル２を持ち、通信
回線ＬＡＮ１に対応するテーブル１に端末Ａを書込むこ
とによって行われる。端末Ａから送信されたデータの受
信先が、端末Ａと同じＬＡＮ１側の通信網内にあるか否
かは端末Ａについてのみ学習した時点では判らずしたが
ってこの時点は無条件にブリッジを通過させる。

【００２１】このような学習を繰り返すことにより、ブ
リッジ中に図７に示すようなテーブル１，テーブル２が
作成され、これらが作成された後は、例えば図示のよう
に、発信先が端末Ｂ（ＬＡＮ１側）、受信先が端末Ｘ
（ＬＡＮ２側）のデータは、ブリッジで、それら端末
Ｂ，Ｘがブリッジを跨っていることを認識してブリッジ
を通過させ、発信先，受信先がいずれもＬＡＮ１側の端
末Ａ，Ｅの場合は、それらの端末Ａ，Ｅがブリッジから
見て同じ側の通信網にあることを認識してブリッジデー
タの通過を遮断する。これにより、前述したように、ト
ラフィック量の低減化が図られる。

【００２２】このブリッジに備えられるメモリとして連
想メモリを採用すると、処理の高速化が図られる。例え
ば各端末Ａ〜Ｇ，Ｔ〜Ｚの情報と、それらの各端末がテ
ーブル１に属するか（ＬＡＮ１側に接続されている
か）、あるいはテーブル２に属するか（ＬＡＮ２側に属
するか）という情報を連想メモリに記憶し、データを通
過させるか否かの判断にあたっては、例えば受信先が端
末Ｘであった場合、そのＸを検索データとして検索して
そのＸがテーブル２（ＬＡＮ２）に属する端末であるこ
とを認識し、これに基づいてデータを通過させるか否か
を定めることができる。

【００２３】これに対し、ブリッジに通常のＲＡＭメモ
リ等を備えた場合は、メモリされたデータを１つずつ読
み出してはそのデータが端末Ｘのデータであるかを逐次
比較により検索する必要があり、ブリッジを通過させる
か遮断するかを定めるために多大な時間を要することと
なる。

【００２４】

【発明が解決しようとする課題】上記のように、連想メ
モリは、例えばＬＡＮネットワーク等に好適に用いられ
るが、以下に示すようにさらに改善が望まれている。す
なわち、上述したようにブリッジにおいて最初は空白の
状態から学習を行うが、この学習の過程ではデータの送
信先がどの通信網に属するか判らずそのデータを無条件
にブリッジを通過させる必要が生じ、図６（Ｂ）に示す
ように、トラフィック量の増大化を招くことになる。こ
のトラフィック量の増大化は、最初の一回のみであれば
ほとんど問題はないが、実際は、通常、例えば数十秒〜
１分毎等、かなり頻繁に行う必要がある。これは、デー
タの送受信に関与していない端末を排除する必要上、ブ
リッジ内のメモリを繰り返し初期化し学習を行わせる必
要があるからである。このようにメモリを繰り返し初期
化する必要があるため、このことがトラフィック量をさ
らに低減させることの１つのネックとなっている。

【００２５】これを解決するには、メモリを全て初期化
してしまうのではなく、前回の初期化から今回までの間
に各端末がデータの送受信に参加したか否かを記録して
おき、初期化にあたってはその記録を参照して参加して
いない端末のデータのみを初期化し、参加していた端末
のデータは初期化せずにそのまま残しておくことが考え
られる。しかし、従来の連想メモリを用いた場合にこれ
を実現しようとすると、データの送受信に参加したか否
かを示すフラグを参照しながら、初期化する必要のある
端末データを順次１つずつ消去していく必要があり、上
述した逐次比較と同様に、初期化の際に多大な時間を要
することとなってしまう。

【００２６】本発明は、上記事情に鑑み、不要なデータ
のみを一括して消去することのできる連想メモリを提供
することを目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、各データをそれぞれ記憶する複数の
メモリワードと、それら複数のメモリワードそれぞれに
対応して備えられ、対応するメモリワードに記憶された
データと入力された検索データとの一致不一致を検出す
る複数の一致検出回路とを備えた連想メモリにおいて、 （１）上記複数のメモリワードそれぞれに対応して備え
られ、対応するメモリワードが、検索の対象とされる有
効データが記憶された第１の記憶状態にあるメモリワー
ドであるか、あるいは上記有効データが記憶されておら
ずしたがって上書きが許容される第２の記憶状態にある
メモリワードであるかを示す第１のフラグが記憶される
複数の第１のフラグレジスタ （２）上記複数のメモリワードそれぞれに対応して備え
られ、対応するメモリワードが、過去の複数回の検索に
おいて少なくとも一度一致が検出された第１の履歴状態
にあるメモリワードであるか、あるいは過去の複数回の
検索において全て不一致であった第２の履歴状態にある
メモリワードであるかを示す第２のフラグが記憶される
複数の第２のフラグレジスタ （３）第１の記憶状態にあるメモリワードのうち、第１
の履歴状態および第２の履歴状態のうちいずれか一方の
状態を示す第２のフラグが記憶された第２のフラグレジ
スタに対応するメモリワードを、一括して第２の記憶状
態に変更する記憶状態変更回路 を備えたことを特徴とするものである。

【００２８】ここで、上記本発明の連想メモリにおい
て、第１の記憶状態にあるメモリワードを一括して第２
の記憶状態に変更する記憶状態リセット回路を備えるこ
とが好ましく、また、複数の第２のフラグレジスタに、
第２の履歴状態を示す第２のフラグを一括して記憶させ
る履歴状態リセット回路を備えることも好ましい。

【００２９】

【作用】本発明の連想メモリは、有効データが記憶され
ているか否かを示す第１のフラグと、一致が検出された
か否かを示す第２のフラグを各メモリワードに対応させ
ておき、第２のフラグ状態に応じて有効データが記憶さ
れているメモリワードを一括して消去する構成を備えた
ものであるため、例えば上述したブリッジの初期化の
際、過去に一度も一致検出が行われていない、即ちデー
タの送受信に参加していない端末のデータのみを一括し
て消去することができる。尚、メモリワードの消去は、
そのメモリワードに記憶されたデータ自体を消去しても
よいが、それ限られず、消去された場合と実質的に等価
でありさえすればよく、例えば第１のフラグレジスタの
フラグ内容を書き換えることによりそのメモリワードが
検索に参加しないようにしてもよい。

【００３０】上述したように、特開昭５７−７４８８７
号公報には本発明にいう第２のフラグに近似したフラグ
が示されており、特公昭６１−３１５８８号公報には本
発明にいう第１のフラグが示されている。しかしこれら
の公報に提案された技術は、前述したように、互いに全
く異なる課題を解決する手段を示したものであって、こ
れらの公報にはこれらの第１のフラグと第２のフラグを
結びつけるものは全く存在していない。またこれらの公
報には、本発明にいう記憶状態変更回路も存在していな
い。

【００３１】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の連想メモリの、１つのメモリ
ワードに対応した特徴部分を示す回路図である。前述し
た従来例で参照した図面における構成要素に対応する構
成要素には、それらの図面に付した番号と同一の番号を
付して示す。

【００３２】この図１では、メモリワード１１や一致線
１４の構成は略示されている。この各メモリワード１１
に対応して第１のフラグレジスタ５１が備えられてお
り、この第１のフラグレジスタ５１には、対応するメモ
リワード１１に検索の対象となる有効データが記憶され
ている場合に‘０’、検索の対象から除外され、したが
って上書きを許容する無効のデータが記憶されている場
合（これを、ここでは対応するメモリワード１１が「空
き状態にある」と称する）に‘１’の空きフラグ（本発
明にいう第１のフラグの一例）が記憶されている。ここ
では、この空きフラグは‘０’、すなわち図示のメモリ
ワード１１には有効データが格納されているものとす
る。この第１のフラグレジスタ５１のＱ出力は、複数選
択分離回路５２と、一方の入力側が反転されたアンド回
路５３の反転入力側に接続されている。複数選択分離回
路５２については後述する。

【００３３】ビット線２３＿１，…，２３＿ｎおよびビ
ットバー線２６＿１，…，２６＿ｎに検索データをのせ
て検索を行った結果、その検索データと図示のメモリワ
ード１１に記憶されたデータとが一致したものとする
と、一致線１４が‘１’となる。アンドゲート５３の非
反転入力には一致線１４が接続されており、また第１の
フラグレジスタ５１の出力は‘０’であるため、アンド
ゲート５３の出力は‘１’となる。ここではアンドゲー
ト５３の出力から延びる信号線も一致線１４０と称す
る。この一致線１４０は、従来の場合の一致線１４に代
わり、図１に示すプライオイリティエンコーダ１５に延
びている。またアンドゲート５３の出力はオアゲート５
４を経由して第２のフラグレジスタ５５にも入力され
る。第２のフラグレジスタ５５は、各メモリワードに対
応して備えられており、最初は履歴フラグリセット信号
線５６を経由して入力されたリセットパルスにより、対
応するメモリワード１１に過去が一致がなかったことを
表わす‘０’が格納されている。ここで、上記のように
してこのメモリワードに一致が生じた結果アンドゲート
５３の出力が一致を表わす‘１’となり、その一致信号
がオアゲート５４を経由して第２のフラグレジスタ５５
に印加されたタイミングで履歴フラグクロック線５７に
クロックパルスが印加され、これにより第２のフラグレ
ジスタ５５に一致があったことを表わす‘１’が格納さ
れる。この第２のフラグレジスタ５５に一旦‘１’が格
納されると、その第２のフラグレジスタ５５のＱ出力が
オアゲート５４を経由して再度その第２のフラグレジス
タ５５に入力されているため、次にリセットされるまで
の間は履歴フラグクロック線５７にクロックパルスが印
加される毎に常に‘１’が上書きされ続ける。第２のフ
ラグレジスタ５５のＱ出力は、オアゲート５４を経由し
て自分自身に入力されるほか、信号線５８を経由してセ
レクト回路５９にも入力される。またこのセレクト回路
には、ワード線２４に接続された信号線６０、および３
本の選択信号線６１，６２，６３も接続されている。

【００３４】図２は、セレクト回路５９の構成を表わす
回路図である。このセレクト回路５９は、２入力アンド
ゲート５９１，入力側の信号が全て反転される３入力ア
ンドゲート５９２、入力側の信号が１つだけ反転される
３入力アンドゲート５９３、および各入力がアンドゲー
ト５９１，５９２，５９３の各出力、および選択信号線
６１と接続された４入力オアゲート５９４から構成され
ている。

【００３５】選択信号線６１は、各メモリワード１１に
対応する各第１のフラグレジスタ５１の全てに、一括し
て、そのメモリワード１１が空き状態にあることを表わ
す空きフラグ‘１’を記憶させるための信号線である。
その信号線６１に論理‘１’の信号を印加すると、その
信号はオアゲート５９４を経由し、図１に示すアンドゲ
ート６４に入力される。アンドゲート６４には空きフラ
グクロック信号線６５も接続されており、セレクト回路
５９から論理‘１’の信号がアンドゲート６４に入力さ
れていることから、空きフラグクロック信号線６５にク
ロックパルスが印加されるとそのクロックパルスはアン
ドゲート６４を通過し、第１のフラグレジスタ５１のク
ロック入力端子に入力される。このときに空きフラグデ
ータ線６６に論理‘１’の信号をのせておくと、第１の
フラグレジスタ５１に空きフラグ‘１’がセットされ、
これにより全てのメモリワード１１が一括して空き状態
となる。前述したように、第１のフラグレジスタ５１の
出力はアンドゲート５３の反転入力端子と接続されてお
り、空き状態にあるメモリワード１１でたとえ一致が検
出され一致線１４が‘１’となってもアンドゲート５３
で遮断され、一致線１４０は‘０’のままにとどまるこ
とになる。

【００３６】また、３本の選択信号線６１，６２，６３
が全て‘０’の状態において、第２のフラグレジスタ５
５に過去に一致がなかったことを表わす‘０’が格納さ
れていた場合、信号線５８が‘０’の状態にあり、アン
ドゲート５９２の出力が‘１’となり、オアゲート５９
４を経由して‘１’が出力される。その状態で空きフラ
グクロック線６５にクロックパルスが印加されると、第
１のフラグレジスタ５１に空きフラグが格納される。す
なわち、この場合、過去に一致がなかったことを表わす
‘０’が格納されていた第２のフラグレジスタ５５に対
応するメモリワード１１が一括して空き状態に変更され
る。

【００３７】また、選択信号線６１，６３を‘０’、選
択信号線６２を‘１’に保った状態において、第２のフ
ラグレジスタ５５に過去に一致があったことを表わす
‘１’が格納されていた場合、信号線５８が‘１’の状
態にあり、アンドゲート５９３の出力が‘１’となり、
オアゲート５９４を経由して‘１’が出力される。すな
わち、この場合、過去に一致があったことを表わす
‘１’が格納されていた第２のフラグレジスタ５５に対
応するメモリワード１１が一括して空き状態に変更され
る。

【００３８】次にメモリワード１１へのデータの書き込
みについて説明する。多数のメモリワード１１のうち図
示のメモリワード１１を含む少くとも１つのメモリワー
ド１１が空き状態にあるものとする。即ち、そのメモリ
ワード１１に対応する第１のフラグレジスタ５１には空
きフラグ‘１’が格納されているものとする。このと
き、複数選択分離回路５２において、所定の優先順序に
従い、空き状態にあるメモリワード１１の中から最優先
の１つが選択される。

【００３９】図３は、複数選択分離回路５２の回路例を
示した図である。図３（Ａ）に示す複数選択分離回路５
２は、図示のように接続された、一方の入力が反転され
るアンドゲート５２１と、オアゲート５２２から構成さ
れている。また図示の一番上の複数選択分離回路５２を
構成するオアゲート５２２の一方の入力はグラウンドＧ
ＮＤに接地されている。

【００４０】この構成の複数選択分離回路５２では図示
の上方ほど高い優先度を有しており、複数の第１のフラ
グレジスタ５１に空きフラグ‘１’が格納されている場
合に、それら複数の第１のフラグレジスタ５１のうち最
も高い優先度を有する第１のフラグレジスタ５１に対応
する複数選択分離回路５２のアンドゲート５２１から
‘１’が出力される。

【００４１】また、図３（Ｂ）に示す複数選択分離回路
５２’は、図示のようにインバータ５２３、Ｎチャンネ
ルトランジスタ５２４，Ｐチャンネルトランジスタ５２
６、排他論理和（エクスクルーシブオア）ゲート５２５
から構成されている。また各複数選択分離回路５２’を
構成するＰチャンネルトランジスタ５２６の一端は電源
Ｖ_DDに接続され、図示の一番上の複数選択分離回路５
２’を構成する排他論理和ゲート５２５の一方の入力は
グラウンドＧＮＤに接地されている。

【００４２】この図３（Ｂ）に示す複数選択分離回路５
２’も、図３（Ａ）に示す複数選択分離回路５２と同様
に、図示の上方ほど高い優先度を有しており、複数の第
１のフラグレジスタ５１に空きフラグ‘１’が格納され
ている場合に、それら複数の第１のフラグレジスタ５１
のうち最も高い優先度を有する第１のフラグレジスタ５
１に対応する複数選択分離回路５２’の排他論理和ゲー
ト５２５から‘１’が出力される。

【００４３】尚、この図３（Ａ）もしくは図３（Ｂ）に
示す複数選択分離回路の後段にエンコーダを接続すれ
ば、図４に示すプライオリティエンコーダ１５が構成さ
れる。上記のようにして、図１に示す第１のフラグレジ
スタ５１が、空きフラグ‘１’が格納された第１のフラ
グレジスタ５１の中の最優先のものであった場合、図１
に示す複数選択分離回路５２から‘１’が出力されるア
ンドゲート６７に入力される。またこのアンドゲート６
７の入力にはワード線活性化タイミング信号線６８も接
続されている。

【００４４】ここで、ビット線２３＿１，…，２３＿
ｎ、およびビットバー線２６＿１，…，２６＿ｎにメモ
リワード１１に記憶すべきデータをのせた状態で、ワー
ド線活性化タイミング信号線６８にタイミングパルスを
印加する。するとアンドゲート６７の出力側のワード線
２４が‘１’となり、ビット線２３＿１，…，２３＿
ｎ、ビットバー線２６＿１，…，２６＿ｎのデータがメ
モリワード１１に書き込まれる。またワード線２４の
‘１’の信号は信号線６０を経由してセレクト回路５９
に入力される。そのタイミングで、選択信号線６３が論
理‘１’にあると、図２に示すセレクト回路５９のアン
ドゲート５９１の出力が‘１’となり、その論理‘１’
の信号はオアゲート５９４を経由してセレクト回路５９
から出力されてアンドゲート６４に入力される。そのと
き、空きフラグブロック信号線６５にクロックパルスが
印加されるとそのクロックパルスがアンドゲート６４を
経由して第２のフラグレジスタ５１に入力される。その
タイミングでは、空きフラグデータ線６６に‘０’を印
加しておく。これにより、第２のフラグレジスタ５１
に、対応するメモリワード１１に有効なデータが格納さ
れていることを表わす‘０’が格納される。

【００４５】本実施例の連想メモリは上記のように構成
されているため、前述したＬＡＮネットワークシステム
に本実施例の連想メモリを適用すると、各メモリワード
１１に対応する各第２のフラグレジスタ５５の内容によ
り過去に一致検出が行われたか否か、即ち、各端末がデ
ータの送受信に参加したか否かを判別し、一致検出が行
われていないメモリワード１１に対応する第１のフラグ
レジスタ５１に空きフラグ‘１’を格納することによ
り、データの送受信に参加していない端末のデータを一
括して消去し、第２のフラグレジスタ５５のフラグを全
て一致検出のなかった状態にリセットし、一致検出の履
歴状態を新たに開始することができる。このように、必
要なデータを残したまま不要なデータの一括消去が可能
であることから、高速な消去動作が可能となり、かつ、
データの送受信に参加している端末のデータをも含めて
一括して消去する従来の場合と異なり、トラフィック量
の低減化が図られる。ただし、本発明の連想メモリはＬ
ＡＮシステムのみに適用されるものではなく、一致の有
無の履歴によって一致のあったもののみ、もしくは一致
のなかったもののみを一括して消去する必要がある場合
に広く適用されるものである。

【００４６】

【発明の効果】以上説明したように、本発明の連想メモ
リは、有効データが記憶されているか否かを示す第１の
フラグと、一致が検出されたか否かを示す第２のフラグ
を各メモリワードに対応させておき、第２のフラグ状態
に応じて一括して消去する構成を備えたものであるた
め、一致のあったもの、もしくは一致のなかったものの
みを一括して高速に消去できる。

【図面の簡単な説明】

【図１】本発明の一実施例の連想メモリの、１つのメモ
リワードに対応した特徴部分を示す回路図である。

【図２】セレクト回路の構成を表わす回路図である。

【図３】複数選択分離回路の回路例を示した図である。

【図４】従来の連想メモリの一例を表わした回路ブロッ
ク図である。

【図５】連想メモリ中の１つのメモリワードを表わした
詳細回路図である。

【図６】ＬＡＮの一例を示した図である。

【図７】ブリッジの機能説明図である。

【符号の説明】

１１ メモリワード １４ 一致線 ２４ ワード線 ５１ 第１のフラグレジスタ ５５ 第２のフラグレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各データをそれぞれ記憶する複数のメモ
   リワードと、それら複数のメモリワードそれぞれに対応
   して備えられ、対応するメモリワードに記憶されたデー
   タと入力された検索データとの一致不一致を検出する複
   数の一致検出回路とを備えた連想メモリにおいて、 前記複数のメモリワードそれぞれに対応して備えられ、
   対応するメモリワードが、検索の対象とされる有効デー
   タが記憶された第１の記憶状態にあるメモリワードであ
   るか、あるいは前記有効データが記憶されておらずした
   がって上書きが許容される第２の記憶状態にあるメモリ
   ワードであるかを示す第１のフラグが記憶される複数の
   第１のフラグレジスタと、 前記複数のメモリワードそれぞれに対応して備えられ、
   対応するメモリワードが、過去の複数回の検索において
   少なくとも一度一致が検出された第１の履歴状態にある
   メモリワードであるか、あるいは過去の複数回の検索に
   おいて全て不一致であった第２の履歴状態にあるメモリ
   ワードであるかを示す第２のフラグが記憶される複数の
   第２のフラグレジスタと、 前記第１の記憶状態にあるメモリワードのうち、前記第
   １の履歴状態および前記第２の履歴状態のうちいずれか
   一方の状態を示す前記第２のフラグが記憶された前記第
   ２のフラグレジスタに対応するメモリワードを、一括し
   て前記第２の記憶状態に変更する記憶状態変更回路を備
   えたことを特徴とする連想メモリ。
2. 【請求項２】 前記第１の記憶状態にあるメモリワード
   を、一括して前記第２の記憶状態に変更する記憶状態リ
   セット回路を備えたことを特徴とする請求項１記載の連
   想メモリ。
3. 【請求項３】 前記複数の第２のフラグレジスタに、前
   記第２の履歴状態を示す前記第２のフラグを一括して記
   憶させる履歴状態リセット回路を備えたことを特徴とす
   る請求項１記載の連想メモリ。