JPH08124386A

JPH08124386A - 連想メモリ

Info

Publication number: JPH08124386A
Application number: JP6255092A
Authority: JP
Inventors: Masato Yoneda; 田正人米; Hiroshi Sasama; 間洋笹
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-10-20
Filing date: 1994-10-20
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】各エントリ毎にメモリテーブルに半永久的に保
持するかどうかを定義可能な新規な連想メモリの提供。【構成】各データを記憶する複数のメモリワード対応し
て備えられた検出する一致検出回路を備えた連想メモリ
において、有効データが記憶されているか否かの記憶状
態を示す第１のフラグが記憶される第１のフラグレジス
タと、過去の複数回の検索において少なくとも一度一致
が検出されたか否かの履歴状態を示す第２のフラグが記
憶される第２のフラグレジスタと、この第２のフラグの
履歴状態に応じて対応するメモリワードの第１のフラグ
レジスタの第１のフラグを各ワード毎に書き込み可能な
記憶状態に変更する記憶状態変更回路とこの記憶状態変
更回路の有効化制御フラグとをワード毎に有し、第２の
フラグレジスタの第２のフラグを各ワード毎に記憶させ
る履歴状態リセット回路を備えることにより、上記目的
を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各データをそれぞれ記
憶する複数のメモリワードを備えるとともに、各メモリ
ワードに記憶されたデータと入力された検索データとの
一致不一致を検索する機能を備えた連想メモリ（Associ
ative Memory, 内容アドレス式メモリ；Content Addres
sable Memory）に関する。

【０００２】

【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。図４は従来の連想メモリの
一例を表した回路ブロック図である。この連想メモリ１
０には、互いに図の横方向に並ぶ複数のメモリセルから
なるメモリワード１１ａ，１１ｂ，……，１１ｎが多数
備えられている。またこの連想メモリ１０は、検索デー
タが入力されラッチされる検索レジスタ１２を備え、検
索レジスタ１２にラッチされた検索データの全部もしく
は所定の一部のビットパターンと、各メモリワード１１
ａ，１１ｂ，……，１１ｎに記憶されたデータのうち、
上記ビットパターンと対応する部分のビットパターンと
の一致不一致が比較され、各メモリワード１１ａ，１１
ｂ，……，１１ｎのそれぞれに対応して備えられた一致
線１４ａ，１４ｂ，……，１４ｎのうちビットパターン
が一致したメモリワード１１ａ，１１ｂ，……，１１ｎ
に対応する一致線１４ａ，１４ｂ，……，１４ｎに論理
‘１’の一致信号が出力され、それ以外の一致線１４
ａ，１４ｂ，……，１４ｎに論理‘０’の不一致信号が
出力される。

【０００３】ここでは各フラグ線１４ａ，１４ｂ，…
…，１４ｎにそれぞれ‘０’，‘１’，‘０’，
‘０’，‘１’，……，‘０’の信号が出力されたもの
とする。この信号はプライオリティエンコーダ１５に入
力され、このプライオリティエンコーダ１５からは論理
‘１’の一致信号が出力された一致線（ここでは一致線
１４ｂと一致線１４ｅの２本）のうちの優先度の最も高
い最優先一致線に対応するアドレス信号ＡＤが出力され
る。ここでは、添字のアルファベットが若いほど優先順
位が高いものとし、従ってここでは一致線１４ｂが最優
先一致線となる。このプライオリティエンコーダ１５か
ら出力された、最優先一致線１４ｂに対応するアドレス
信号ＡＤは、必要に応じて、アドレスデコーダ１６に入
力される。アドレスデコーダ１６では、この入力された
アドレス信号ＡＤをデコードして各メモリワード１１
ａ，１１ｂ，……，１１ｎのそれぞれに対応して備えら
れたワード線１７ａ，１７ｂ，……，１７ｎのうちの、
入力されたアドレス信号ＡＤに対応するいずれか１本の
ワード線（ここではワード線１７ｂ）にアクセス信号
（ここでは論理‘１’の信号）を出力する。これによ
り、アクセス信号の出力されたワード線１７ｂに対応す
るメモリワード１１ｂに記憶されているデータが出力レ
ジスタ１８に読み出される。

【０００４】上記のように連想メモリ１０は、検索デー
タを用いて多数のメモリワード１１ａ，１１ｂ，……，
１１ｎに記憶された内容（データ）を検索し、一致する
データが記憶されたメモリワードのアドレスを得て、そ
のメモリワードに記憶されたデータ全体を読み出すこと
ができるメモリである。図５は、連想メモリ中の１つの
メモリワードを表した詳細回路図である。

【０００５】このメモリワード１１は、同一構成のｎ個
のメモリセル１１−１，１１−２，……，１１−ｎから
構成されている。各メモリセル１１−１，１１−２，…
…，１１−ｎには、互いの出力が互いの入力に接続され
た第１インバータ２０−１，２０−２，……，２０−ｎ
と第２のインバータ２１−１，２１−２，……，２１−
ｎが備えられており、これらのインバータ２０−１，２
１−１；２０−２，２１−２；……；２０−ｎ，２１−
ｎにより各メモリセル１１−１，１１−２，……，１１
−ｎに論理‘１’もしくは論理‘０’の１ビットの情報
が記憶される。

【０００６】また、各メモリセル１１−１，１１−２，
……，１１−ｎにおいて、第１インバータ２０−１，２
０−２，……，２０−ｎの出力はＮチャンネルトランジ
スタ２２−１，２２−２，……，２２−ｎを介してビッ
ト線２３−１，２３−２，……，２３−ｎと接続されて
おり、このトランジスタ２２−１，２２−２，……，２
２−ｎのゲートはワード線２４に接続されている。ま
た、第２のインバータ２１−１，２１−２，……，２１
−ｎの出力は、Ｎチャンネルトランジスタ２５−１，２
５−２，……，２５−ｎを介してビットバー線２６−
１，２６−２，……，２６−ｎと接続されており、この
トランジスタ２５−１，２５−２，……，２５−ｎのゲ
ートもワード線２４に接続されている。さらに各メモリ
セル１１−１，１１−２，……，１１−ｎには、ビット
線２３−１，２３−２，……，２３−ｎとビットバー線
２６−１，２６−２，……，２６−ｎとの間をつなぐよ
うに互いにシリーズに接続された２つのＮチャンネルト
ランジスタ２７−１，２８−１；２７−２，２８−２；
……；２７−ｎ，２８−ｎが配置されており、これら各
２つのトランジスタ２７−１，２８−１；２７−２，２
８−２；……；２７−ｎ，２８−ｎのうちの一方のトラ
ンジスタ２７−１，２７−２，……，２７−ｎのゲート
は、第１のインバータ２０−１，２０−２，……，２０
−ｎの出力、他方のトランジスタ２８−１，２８−２，
……，２８−ｎのゲートは第２のインバータ２１−１，
２１−２，……，２１−ｎの出力と接続されている。

【０００７】また一致線１４には、各メモリセル１１−
１，１１−２，……，１１−ｎに対応して１つずつトラ
ンジスタ３６−１，３６−２，……，３６−ｎが備えら
れており、それらのトランジスタ３６−１，３６−２，
……，３６−ｎは互いにシリーズに接続され、それらの
トランジスタ３６−１，３６−２，……，３６−ｎの各
ゲートは、各２つのトランジスタ２７−１，２８−１；
２７−２，２８−２；……；２７−ｎ，２８−ｎの中点
と接続されている。

【０００８】また、この一致線１４にはもう１つのトラ
ンジスタ３６−０がシリーズに接続されており、一致線
１４の図５の左端はこのトランジスタ３６−０を介して
接地されている。また、このトランジスタ３６−０のゲ
ートは制御線３０に接続されている。一致線１４の図５
の右端にはセンス用インバータ３１が配置され、このイ
ンバータ３１の出力からは一致線１４がさらに延び、図
４に示すプライオリティエンコーダ１５に接続されてい
る。

【０００９】また、このインバータ３１の入力と電源Ｖ
_DDとの間には２つのＰチャンネルトランジスタ３２，３
３が配置されており、これら２つのトランジスタ３２，
３３のうちの一方のトランジスタ３２のゲートは制御線
３０と接続され、他方のトランジスタ３３のゲートはイ
ンバータ３１の出力と接続されている。このような構造
のメモリワードおよびその周辺回路を備えた連想メモリ
において、一致検索は以下のようにして行われる。

【００１０】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。すなわちこの場合、第
１のインバータ２０−１の出力側が論理‘１’、第２の
インバータ２１−１の出力側が論理‘０’の状態にあ
る。このメモリセル１１−１に対して論理‘１’の検索
が行なわれるものとする。すなわち、ビット線２３−１
が論理‘１’、ビットバー線２６−１が論理‘０’とさ
れる。ワード線２４は論理‘０’のままの状態に保持さ
れている。この場合、トランジスタ２７−１のゲートに
は論理‘１’の電圧が印加され、ビット線２３−１の論
理‘１’の信号がトランジスタ３６−１のゲートに印加
され、これによりトランジスタ３６−１が‘オン’状態
となる。すなわち、メモリセル１１−１に記憶されたビ
ット情報とビット線２３−１、ビットバー線２６−１を
経由して入力された検索データ中のビット情報が一致す
る場合に、対応するトランジスタ３６−１が‘オン’状
態となる。

【００１１】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合、第１の
インバータ２０−２の出力側が論理‘０’、第２のイン
バータ２１−２の出力側が論理‘１’の状態にある。こ
のメモリセル１１−２に対してやはり論理‘１’の検索
が行なわれるものとする。すなわち、ビット線２３−２
が論理‘１’、ビットバー線２６−２が論理‘０’とさ
れる。この場合、トランジスタ２８−２を経由して論理
‘０’の状態にあるビットバー線２６−２の信号がトラ
ンジスタ３６−２のゲートに印加され、したがって、こ
のトランジスタ３６−２は‘オフ’状態にとどまること
になる。すなわち、不一致の場合、一致線１４にプリチ
ャージされていた電荷はディスチャージされない。

【００１２】また、マスクをかけたビットについては、
メモリセル１１−ｎに示すように、ビット線２３−ｎ、
ビットバー線２６−ｎの双方とも論理‘１’とされる。
この場合、このメモリセル１１−ｎに論理‘１’の情報
が記憶されているか、論理‘０’の情報が記憶されてい
るかに応じてトランジスタ２７−ｎもしくはトランジス
タ２８−ｎのいずれかが‘オン’状態となり、これによ
りいずれの場合もトランジスタ３６−ｎが‘オン’状態
になる。すなわち、そのメモリセルについては、記憶さ
れた情報と検索の情報とが一致しているものとみなされ
る。

【００１３】検索にあたっては、制御線３０がまず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。

【００１４】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，……，３６−ｎの全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。

【００１５】なお、図５に示す連想メモリのメモリ構造
は一例にすぎず、種々の構造のものが提案されている
（例えば、特願平５−２１６４２４号参照）。上記のよ
うに、連想メモリは検索データを入力してその検索デー
タと一致するデータが記憶されているか否かを一回の検
索動作だけで瞬時に知ることができるため、高速のデー
タ処理が必要な分野等に広く適用されている。

【００１６】この連想メモリにおいて、種々の技術が提
案されている。ここでは、後述する本発明の説明の際に
参照される技術について説明する。その１つは、特開昭
５７−７４８８７号公報に提案された技術である。ある
検索データと一致するデータが複数のメモリワードに記
憶されていた場合、プライオリティエンコーダ１５（図
４参照）からは常に最優先の一致線に対応する特定のメ
モリワードのアドレスが出力され、一致するデータが記
憶された複数のメモリワード間に不平等が生じることに
なる。これを解消するため、アドレスの読み出しが行わ
れたか否かのフラグを各メモリワードに対応させて記憶
しておき、アドレスの読み出しが行われたメモリワード
については、後の検索で再度一致が検出されても優先度
を下げるというものである。

【００１７】また他の１つは、特公昭６１−３１５５８
号公報に提案された技術である。連想メモリを構成する
多数のメモリワードは、常に全てのメモリワードに検索
の対象となるデータが記憶されているわけではなく、そ
れらのメモリワードの一部は、有効なデータが記憶され
ていない空きの状態にあったり、その空きの状態にある
メモリワードに新たな有効データを書き込んだりするこ
とがある。この場合、どのメモリワードが空きの状態に
あるか否かを外部で管理しておくのは煩雑であることか
ら、各メモリワードに対応して、そのメモリワードに有
効なデータが記憶されているか、それともそのメモリワ
ードが空きの状態にあるかを示すフラグを各メモリワー
ドに対応させて記憶しておき、新たな有効データを書き
込む場合に連想メモリ自体で空きの状態にあるメモリワ
ードを見つけて、そのメモリワードに有効データを書き
込むというものである。

【００１８】これら２つの技術と本発明との関連性につ
いては後述することとし、次に連想メモリの適用の一例
として、ＬＡＮ（Local Area Network）への適用例につ
いて説明する。図６はＬＡＮの一例を示した図である。
図６（Ａ）に示すように、２つの通信回線ＬＡＮ１，Ｌ
ＡＮ２にそれぞれ複数の端末Ａ〜Ｇ、Ｔ〜Ｚが接続さ
れ、これにより２つの通信網が構成されているものとす
る。各通信回線ＬＡＮ１，ＬＡＮ２のトラフィック量
（その通信回線を流れるデータの量：その通信回線の混
雑度）は、それぞれ‘１０’であるとする。

【００１９】これら２つの通信回線を互いに接続する必
要が生じた場合に、図６（Ｂ）に示すように単純に接続
すると、通信回路ＬＡＮ１，ＬＡＮ２のトラフィック量
は２０となり、極めて混雑し、各端末間がなかなか接続
されず、待ち時間、空き時間が増大してしまうという結
果を招く。そこで、通常は図６（Ｃ）に示すように、２
つの通信回線ＬＡＮ１，ＬＡＮ２の中間に、これらの通
信回線ＬＡＮ１，ＬＡＮ２のうちの一方から発信された
データを他方に伝送するか否かのフィルタリングを行う
ブリッジを接続する。このブリッジを接続した場合、こ
のブリッジを通過するデータのトラフィック量、すなわ
ち２つの通信網に跨がるデータの授受についてのトラフ
ィック量を１とすると、各通信回線ＬＡＮ１，ＬＡＮ２
内部でのトラフィック量１０と合わせ、各通信回線ＬＡ
Ｎ１，ＬＡＮ２のトラフィック量はそれぞれ１１とな
り、２つの通信回線ＬＡＮ１，ＬＡＮ２を単純に接続し
た図６（Ｂ）の場合と比べ、トラフィック量は大きく低
下する。ここでは２つの通信回線ＬＡＮ１，ＬＡＮ２の
接続について説明したが、１つのブリッジに多数の通信
回線を接続すると、この差はさらに顕著となる。

【００２０】図７は、ブリッジの機能説明図である。ブ
リッジは内部にメモリを持ち、最初は全て空白の状態か
ら出発し、例えば通信回線ＬＡＮ１の端末Ａからデータ
が送信されると、ＬＡＮ１側からそのデータが送信され
てきたことを受けて、端末Ａが通信回線ＬＡＮ１に接続
されていることを学習する。この学習は、概念的には、
ブリッジ内部のメモリに通信回線ＬＡＮ１，ＬＡＮ２そ
れぞれについてテーブル１、テーブル２を持ち、通信回
線ＬＡＮ１に対応するテーブル１に端末Ａを書き込むこ
とによって行われる。端末Ａから送信されたデータの受
信先が、端末Ａと同じＬＡＮ１側の通信網内にあるか否
かは端末Ａについてのみ学習した時点ではわからず、し
たがって、この時点では無条件にブリッジを通過させ
る。

【００２１】このような学習を繰り返すことにより、ブ
リッジ中に図７に示すようなテーブル１、テーブル２が
作成され、これらが作成された後は、例えば図示のよう
に、発信先が端末Ｂ（ＬＡＮ１側）、受信先が端末Ｘ
（ＬＡＮ２側）のデータは、ブリッジで、それら端末
Ｂ，Ｘがブリッジを跨がっていることを認識してブリッ
ジを通過させ、発信先、受信先がいずれもＬＡＮ１側の
端末Ａ，Ｅの場合は、それらの端末Ａ，Ｅがブリッジか
ら見て同じ側の通信網にあることを認識してブリッジデ
ータの通過を遮断する。これにより、前述したように、
トラフィック量の低減化が図られる。

【００２２】このブリッジに備えられるメモリとして連
想メモリを採用すると、処理の高速化が図られる。例え
ば、各端末Ａ〜Ｇ、Ｔ〜Ｚの情報と、それらの各端末が
テーブル１に属するか（ＬＡＮ１側に接続されている
か）、あるいはテーブル２に属するか（ＬＡＮ２側に属
するか）という情報を連想メモリに記憶し、データを通
過させるか否かの判断にあたっては、例えば受信先が端
末Ｘであった場合そのＸを検索データとして検索して、
そのＸがテーブル２（ＬＡＮ２）に属する端末であるこ
とを認識し、これに基づいてデータを通過させるか否か
を定めることができる。

【００２３】これに対し、ブリッジに通常のＲＡＭメモ
リ等を備えた場合は、メモリされたデータを１つずつ読
み出してはそのデータが端末Ｘのデータであるかを逐次
比較により検索する必要があり、ブリッジを通過させる
か遮断するかを定めるために多大な時間を要することと
なる。

【００２４】

【発明が解決しようとする課題】上記のように、連想メ
モリは、例えばＬＡＮネットワーク等に好適に用いられ
るが、以下に示すようにさらに改善が望まれている。す
なわち、上述したようにブリッジにおいて最初は空白の
状態から学習を行うが、この学習の過程ではデータの送
信先がどの通信網に属するかわからず、そのデータを無
条件にブリッジを通過させる必要が生じ、図６（Ｂ）に
示すように、トラフィック量の増大化を招くことにな
る。このトラフィック量の増大化は、最初の１回のみで
あればほとんど問題はないが、実際は、通常、例えば数
十秒〜１分毎等、かなり頻繁に行う必要がある。これ
は、データの送受信に関与していない端末を排除する必
要上、ブリッジ内のメモリを繰り返し初期化し、学習を
行わせる必要があるからである。このようにメモリを繰
り返し初期化する必要があるため、このことがトラフィ
ック量をさらに低減させることの１つのネックとなって
いる。

【００２５】これを解決するには、メモリを全て初期化
してしまうのではなく、前回の初期化から今回までの間
に各端末がデータの送受信に参加したか否かを記録して
おき、初期化にあたってはその記録を参照して、参加し
ていない端末のデータのみを初期化し、参加していた端
末のデータは初期化せずにそのまま残しておくことが考
えられる。しかし、従来の連想メモリを用いた場合にこ
れを実現しようとすると、データの送受信に参加したか
否かを示すフラグを参照しながら、初期化する必要のあ
る端末データを順次１つずつ消去していく必要があり、
上述した逐次比較と同様に、初期化の際に多大な時間を
要することとなってしまう。

【００２６】そこで、本願発明者は、特願平５−２４８
１１９号明細書において不要なデータのみを一括消去で
きる連想メモリ、あるいは、特願平６−２４００４５号
明細書において、各エントリ毎にヒット履歴に応じて、
不要なデータを消去できる連想メモリを提案した。しか
しながら、このような連想メモリでは、ヒット履歴に無
関係に半永久的に保有しておきたいエントリデータが消
去されてしまうという問題がある。そこで本発明の目的
は、上記の問題点を解消し、各エントリ毎にメモリテー
ブルに半永久的に保持するかどうかを定義可能な新規な
連想メモリを提案することにある。

【００２７】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、各データをそれぞれ記憶する複数の
メモリワードと、それら複数のメモリワードそれぞれに
対応して備えられ、対応するメモリワードに記憶された
データと入力された検索データとの一致不一致を検出す
る一致検出回路とを備えた連想メモリにおいて、（１）
上記複数のメモリワードそれぞれに対応して備えられ、
対応するメモリワードが、検索の対象とされる有効デー
タが記憶された第１の記憶状態にあるメモリワードであ
るか、あるいは前記有効データが記憶されておらず、し
たがって書き込みが許容される第２の記憶状態にあるメ
モリワードであるかを示す第１のフラグが記憶される第
１のフラグレジスタ、（２）上記複数のメモリワードそ
れぞれに対応して備えられ、対応するメモリワードが、
過去の複数回の検索において少なくとも一度一致が検出
された第１の履歴状態にあるメモリワードであるか、あ
るいは過去の複数回の検索において全て不一致であった
第２の履歴状態にあるメモリワードであるかを示す第２
のフラグが記憶される第２のフラグレジスタ、（３）上
記第１の記憶状態にあるメモリワードのうち、前記第１
の履歴状態および前記第２の履歴状態のうちいずれか一
方の状態を示す前記第２のフラグが記憶された前記第２
のフラグレジスタに対応するメモリワードを、前記第２
の記憶状態に変更する記憶状態変更回路とこの記憶状態
変更回路の有効化制御フラグとを各ワード毎に有し、
（４）上記複数の第２のフラグレジスタに、前記第２の
履歴状態を示す前記第２のフラグを各ワード毎に記憶さ
せる履歴状態リセット回路を備えたことを特徴とするも
のである。

【００２８】ここで、上記本発明の連想メモリにおい
て、前記第１の記憶状態にあるメモリワードを、一括し
て前記第２の記憶状態に変更する記憶状態リセット回路
を備えることが好ましい。

【００２９】

【作用】本発明の連想メモリは、有効データが記憶され
ているか否かを示す第１のフラグと、一致が検出された
か否かを示す第２のフラグを各メモリワードに対応させ
ておき、第２のフラグ状態に応じて有効データが記憶さ
れているメモリワードを各ワード毎に消去する構成を備
え、且つこの操作の有効無効を制御するフラグを設えた
ものであるため、例えば上述したブリッジの初期化の
際、過去に一度も一致検出が行われていない、すなわち
データの送受信に参加していない端末のデータのみを一
定時間隔でワード毎に消去することができ、またこの時
必要なデータを誤って消してしまうこともない。なお、
メモリワードの消去は、そのメモリワードに記憶された
データ自体を消去してもよいが、それ限られず、消去さ
れた場合と実質的に等価でありさえすればよく、例えば
第１のフラグレジスタのフラグ内容を書き換えることに
よりそのメモリワードが検索に参加しないようにしても
よい。

【００３０】上述したように、特開昭５７−７４８８７
号公報には本発明にいう第２のフラグに近似したフラグ
が示されており、特公昭６１−３１５８８号公報には本
発明にいう第１のフラグが示されている。しかしこれら
の公報に提案された技術は、前述したように、互いに全
く異なる課題を解決する手段を示したものであって、こ
れらの公報にはこれらの第１のフラグと第２のフラグを
結びつけるものは全く存在していない。またこれらの公
報には、本発明という記憶状態変更回路も存在していな
い。

【００３１】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の連想メモリの、１つのメモリ
ワードに対応した特徴部分を示す回路図である。前述し
た従来例で参照した図面における構成要素に対応する構
成要素には、それらの図面に付した番号と同一の番号を
付して示す。

【００３２】この図１では、メモリワード１１や一致線
１４の構成は略示されている。この各メモリワード１１
に対応して第１のフラグレジスタ５１が備えられてお
り、この第１のフラグレジスタ５１には、対応するメモ
リワード１１に検索の対象となる有効データが記憶され
ている場合に‘０’、検索の対象から除外され、したが
って書き込みを許容する無効のデータが記憶されている
場合（これを、ここでは対応するメモリワード１１が
「空き状態にある」と称する）に‘１’の空きフラグ
（本発明にいう第１のフラグの一例）が記憶されてい
る。ここでは、この空きフラグは‘０’、すなわち図示
のメモリワード１１には有効データが格納されているも
のとする。この第１のフラグレジスタ５１のＱ出力は、
一方の入力側が反転されたアンド回路５３の反転入力側
に接続されている。

【００３３】ビット線２３−１、…、２３−ｎおよびビ
ットバー線２６−１、…、２６−ｎに検索データをのせ
て検索を行った結果、その検索データと図示のメモリワ
ード１１（メモリセル１１−１、…、１１−ｎ）に記憶
されたデータとが一致したものとすると、一致線１４が
‘１’となる。アンドゲート５３の非反転入力には一致
線１４が接続されており、また第１のフラグレジスタ５
１の出力は‘０’であるため、アンドゲート５３の出力
は‘１’となる。ここではアンドゲート５３の出力から
延びる信号線も一致線１４０と称する。この一致線１４
０は、従来の場合の一致線１４に代わり、図４に示すプ
ライオイリティエンコーダ１５に延びている。またアン
ドゲート５３の出力はオアゲート５４を経由して第２の
フラグレジスタ５５にも入力される。第２のフラグレジ
スタ５５は、各メモリワードに対応して備えられてお
り、一括して全てのメモリワード１１に対応してリセッ
トする場合は、履歴フラグリセット信号線５６ａ，５６
ｂ、これらの信号線５６ａ，５６ｂを入力とする２入力
アンドゲート７２、このアンドゲート７２の出力を一方
の入力とする反転出力オアゲート７０を経由して第２の
フラグレジスタ５５のリセット反転入力Ｒに入力された
リセットパルスにより、対応するメモリワード１１に過
去に一致がなかったことを表す‘０’が格納される。

【００３４】また、各メモリワードにデータがエントリ
された時に、第２のフラグレジスタ５５をリセットする
場合は、ワードリセット信号線５６ｃとワード線２４を
アクティブにすることで、これらの信号線５６ｃとワー
ド線２４とを入力とする２入力アンドゲート７１、この
アンドゲート７１の出力を他方の入力とする反転出力オ
アゲート７０を経由して第２のフラグレジスタ５５のリ
セット反転入力Ｒに入力されたリセットパルスにより、
リセットすることが可能となる。このワード線２４は、
メインデコーダ線５２ａとサブデコーダ線５２ｂを入力
とするアンドゲート６７の出力として定義されており、
これらのデコーダ線５２ａ，５２ｂにより選択された特
定ワードのみがアクティブとなるよう設けられている。

【００３５】ここで、上記のようにしてこのメモリワー
ドに一致が生じた結果、アンドゲート５３の出力が一致
を表す‘１’となり、その一致信号がオアゲート５４を
経由して第２のフラグレジスタ５５に印加されたタイミ
ングで履歴フラグクロック線５７にクロックパルスが印
加され、これにより第２のフラグレジスタ５５に一致が
あったことを表す‘１’が格納される。この第２のフラ
グレジスタ５５に一旦‘１’が格納されると、その第２
のフラグレジスタ５５のＱ出力がオアゲート５４を経由
して再度その第２のフラグレジスタ５５に入力されてい
るため、次にリセットされるまでの間は履歴フラグクロ
ック線５７にクロックパルスが印加される毎に常に
‘１’が上書きされ続ける。第２のフラグレジスタ５５
のＱ出力は、オアゲート５４を経由して自分自身に入力
されるほか、信号線５８を経由してセレクト回路５９に
も入力されるとともに、ワード線２４を制御入力とする
３ステートバッファ７３を経由してフラグデータリード
線５５ａにも接続される。こうして、ワード線２４をア
クティブにすることにより、第２のフラグレジスタ５５
のＱノード出力を読みだすことができるように設計され
ている。またこのセレクト回路５９には、ワード線２４
に接続された信号線６０、および４本の選択信号線６
１、６２、６３ａ、６３ｂも接続されている。

【００３６】図２は、セレクト回路５９の構成を表す回
路図である。このセレクト回路５９は、５入力アンドゲ
ート５９０ａ，５９０ｂ、３入力アンドゲート５９１、
入力側の信号が全て反転される３入力アンドゲート５９
２、入力側の信号が１つだけ反転される３入力アンドゲ
ート５９３、および各入力がアンドゲート５９０ａ，５
９０ｂ，５９２，５９３の各出力と接続された４入力オ
アゲート５９４ａ、この出力と第２フラグ有効化制御フ
ラグレジスタ５９５のＱ出力反転信号を入力とする２入
力アンドゲート５９４ｂおよびこのアンドゲート５９４
ｂとアンドゲート５９１の出力ならびに選択信号線６１
に接続された３入力オアゲート５９４ｃから構成されて
いる。

【００３７】選択信号線６１は、各メモリワード１１に
対応する各第１のフラグレジスタ５１の全てに、一括し
て、そのメモリワード１１が空き状態にあることを表す
空きフラグ‘１’を記憶させるための信号線である。そ
の信号線６１に論理‘１’の信号を印加すると、その信
号はオアゲート５９４ｃを経由し、図１に示すアンドゲ
ート６４に入力される。アンドゲート６４には空きフラ
グクロック信号線６５も接続されており、セレクト回路
５９から論理‘１’の信号がアンドゲート６４に入力さ
れていることから、空きフラグクロック信号線６５にク
ロックパルスが印加されるとそのクロックパルスはアン
ドゲート６４を通過し、第１のフラグレジスタ５１のク
ロック入力端子に入力される。このときに空きフラグデ
ータ線６６に論理‘１’の信号をのせておくと、第１の
フラグレジスタ５１に空きフラグ‘１’がセットされ、
これにより全てのメモリワード１１が一括して空き状態
となる。前述したように、第１のフラグレジスタ５１の
出力はアンドゲート５３の反転入力端子と接続されてお
り、空き状態にあるメモリワード１１でたとえ一致が検
出され一致線１４が‘１’となってもアンドゲート５３
で遮断され、一致線１４０は‘０’のままにとどまるこ
とになる。

【００３８】また、３本の選択信号線６１，６２，６３
ａが全て‘０’の状態において、第２のフラグレジスタ
５５に過去に一致がなかったことを表す‘０’が格納さ
れていた場合、信号線５８が‘０’の状態にあり、アン
ドゲート５９２の出力が‘１’となり、オアゲート５９
４ａを経由して‘１’が出力される。この時、第２フラ
グ有効化制御フラグレジスタ５９５のＱ出力が‘０’な
らば、アンドゲート５９４ｂおよびオアゲート５９４ｃ
を経由して‘１’が出力される。その状態で空きフラグ
データ線６６に‘１’の信号をのせて、空きフラグクロ
ック線６５にクロックパルスを印加すると、第１のフラ
グレジスタ５１に空きフラグが格納される。すなわち、
この場合、過去に一致がなかったことを表す‘０’が格
納されていた第２のフラグレジスタ５５に対応するメモ
リワード１１が一括して空き状態に変更される。

【００３９】また、これとは逆に、第２フラグ有効化制
御フラグレジスタ５９５のＱ出力が‘１’ならば、アン
ドゲート５９４ｂの出力は‘０’となりオアゲート５９
４ｃの出力は‘０’のままであり、空きフラグデータ線
６６に‘１’の信号をのせて、空きフラグクロック線６
５にクロックパルスが印加されても第１のフラグレジス
タ５１は‘０’の状態（データが有効である）を保つこ
とになる。即ち、この各ワード毎に設けられた第２フラ
グ有効化制御フラグレジスタ５９５にセットされるデー
タによって、各ワード毎にそのデータをヒット履歴によ
って消去可能にするか否かを決定することができるわけ
である。

【００４０】また、選択信号線６１，６３ａを‘０’、
選択信号線６２を‘１’に保った状態において、第２の
フラグレジスタ５５に過去に一致があったことを表す
‘１’が格納されていた場合、信号線５８が‘１’の状
態にあり、アンドゲート５９３の出力が‘１’となり、
同様にして、第２フラグ有効化制御フラグレジスタ５９
５のＱ出力が‘０’ならばアンドゲート５９４ｂおよび
オアゲート５９４ｃを経由して‘１’が出力される。す
なわち、この場合、過去に一致があったことを表す
‘１’が格納されていた第２のフラグレジスタ５５に対
応するメモリワード１１が一括して空き状態に変更され
る。以上の場合が第２のフラグレジスタ５５および第２
フラグ有効化制御フラグレジスタ５９５の値に応じて一
括して、データの有効、非有効を決める方法である。

【００４１】同様にして各ワード毎のデータの有効、非
有効を決める方法について以下に述べる。まず、選択信
号線６３ａを‘１’、選択信号線６１，６２，６３ｂを
‘０’に保った状態にしておいて、第２のフラグレジス
タ５５に過去に一致がなかったことを表す‘０’が格納
されており、信号線５８が‘０’の状態にあり、且つ特
定のメモリワード１１が選択され、そのワード線２４、
従って信号線６０が‘１’の状態にある時、アンドゲー
ト５９０ａの出力が‘１’となり、同様にして、第２フ
ラグ有効化制御フラグレジスタ５９５のＱ出力が‘０’
ならばアンドゲート５９４ｂおよびオアゲート５９４ｃ
を経由して‘１’が出力される。その状態で空きフラグ
クロック線６５にクロックパルスが印加され、同時に空
きフラグデータ線６６に論理‘１’の信号がのせられて
いると、第１のフラグレジスタ５１に空きフラグ‘１’
がセットされる。すなわち、この制御方法により、過去
に一致がなかった特定メモリワードのみを空きデータと
することが可能となる。

【００４２】次に、選択信号線６３ａ，６２を‘１’、
選択信号線６１，６３ｂを‘０’に保った状態にしてお
いて、第２フラグレジデータ５５に過去に一致があった
ことを表す‘１’が格納されていた場合、信号線５８が
‘１’の状態にあり、且つ特定のメモリワード１１が選
択されそのワード線２４（信号線６０）が‘１’の状態
にある時、アンドゲート５９０ｂの出力が‘１’とな
り、同様にして、第２フラグ有効化制御フラグレジスタ
５９５のＱ出力が‘０’ならばアンドゲート５９４ｂお
よびオアゲート５９４ｃを経由して‘１’が出力され
る。この状態で空きフラグクロック線６５にクロックパ
ルスが印加され、同時に空きフラグデータ線６６に論理
‘１’の信号がのせられていると、第１のフラグレジス
タ５１に空きフラグ‘１’がセットされる。すなわち、
過去に一致のあった特定メモリワードのみを空きデータ
とすることが可能となるわけである。

【００４３】以上の場合が第２フラグレジスタ５５およ
び第２のフラグ有効化制御フラグレジスタ５９５の値に
応じて各ワード毎にデータの有効、非有効を決める方法
である。このように、第２フラグ有効化制御フラグレジ
スタ５９５の存在により、特定のワードデータを半永久
的に保持すると同時に、非有効データを効率的に無効化
できるものである。また、図示はしていないが、一般的
手法により、この第２フラグ有効化制御フラグレジスタ
５９５は、各ワード毎に選択しデータをセットする手段
をもつ。また、同様にして選択信号線６３ａ，６３ｂを
‘１’にして特定メモリワード１１を選択してワード線
２４（信号線６０）を‘１’にすることによって、アン
ドゲート５９１の出力が‘１’となり、その結果オアゲ
ート５９４ｃを経由して‘１’が出力されるので、上述
した場合と同様にして第１のフラグレジスタ５１に空き
フラグ‘１’がセットされ、任意の特定メモリワードを
空き状態にすることができる。

【００４４】このような構成における各データ毎の書き
込み時間、すなわち登録時間（エントリ時間）の管理の
一例を図３を用いて説明する。まずエントリデータのエ
ージング（登録時間管理）を行うために、図３に示すよ
うに、前述の連想メモリテーブルとは別に、エントリデ
ータの登録時系列に対応させてエージングデータ４０を
登録するエージングテーブル４３を作る。ここで、エン
トリアドレス４０ａとは連想メモリにエントリデータが
登録された時のアドレスを示し、エントリタイム４０ｂ
とはその時刻に対応したデータであり、少なくともこの
２種類のデータをエージングデータ４０として、エント
リポインタ４１が示す位置に格納する。一旦エージング
データ４０が格納されると、エントリポインタ４１は、
次の格納位置を順次示すよう構成されている。

【００４５】また、このエントリデータを前述の連想メ
モリのメモリワード１１への登録の時に、前述の手法に
より第２のフラグレジスタ５５をリセットし、過去に一
致がなかったことを表す‘０’に設定しておき、このメ
モリワード１１のアドレスをエントリアドレスＥＡｉと
し、その登録時刻をＥＴｉとして図３のエージングテー
ブル４３に登録する。一旦、連想メモリ上に登録された
データは、検索の毎に、履歴フラグクロック線５７に入
力されるパルスによって、アンドゲート５３の出力が入
力されるオアゲート５４の出力が入力される。すなは
ち、一致があったかどうかという情報がワード単位で蓄
積されることになる。

【００４６】また図３に示されているエージングポイン
タは、エントリデータの最低保持時間Ｔよりも充分短い
サイクルｔｓでエントリの古いもの（同図では、より上
にあるもの）から順に、データのエントリとは全く非同
期でエージングデータのチェックを行う位置を示すもの
である。例えば、今エージングポインタ４２が図３のよ
うに、最も上のエージングデータ４０を示していた時
は、このエージングデータ４０のエントリタイム４０ｂ
と現在の時刻を比較して、最低保持時間Ｔ以上であった
場合、このエントリアドレス４０ａをアドレスデータと
する連想メモリ上のメモリワード１１をアクセスする。
この時、ワード線２４を‘１’として、第２のフラグレ
ジスタ５５のＱノード出力のフラグデータリード線５５
ａの値を読み出す。ここで、仮にこの値が‘１’、すな
わち過去に一致があったとする。最低保持時間Ｔ以内の
過去に一致があった場合に、そのエントリデータは、更
に次の最低保持時間Ｔの間保持するよう制御すると仮定
すると、この時、制御線５６ｃにリセットパルスを入力
し、第２のフラグレジスタ５５をリセットする。更に、
図３のエージングテーブル４３の最上位のエージングデ
ータ４０を無効化し、このエントリアドレス４０ａのＥ
Ａｏをエントリポインタ４１で示されるエントリ可能領
域のＥＡｉに再書き込み（再登録）を行うと同時に、Ｅ
Ｔｉにその書き込み時刻に対応するデータを書き込んで
おく。これでエントリアドレス４０ａのＥＡｏで示され
る連想メモリ上のエントリデータが次の最低保持時間Ｔ
の間保持される対象として新たに登録されたことによ
る。なお、この時エージングテーブル４３のエージング
ポインタ４２およびエントリポインタ４１は１つづつ下
にさがることになる。

【００４７】もちろん上述の例で、現在の時刻と比較し
て最低保持時間Ｔに満たない場合は、更にｔｓ時刻後の
次のエージングポインタのチェックまで全てのデータが
保持される。

【００４８】また、現在の時刻と比較して、最低保持時
間Ｔ以上であって、且つフラグデータリード線５５ａの
値が‘０’で、過去に一致がなかった時は、制御線５６
ｃにリセットパルスを入力し、第２のフラグレジスタ５
５をリセットすると同時に、前述のごとく、選択信号線
６３ａ，６３ｂを‘１’、選択信号線６１，６２を
‘０’に保った状態にしておいて、空きフラグクロック
線６５にクロックパルスを印加すると同時に空きフラグ
データ線６６に論理‘１’を印加することで選択された
メモリワードの第１のフラグレジスタ５１に空きフラグ
‘１’がセットされる。すなわち、この制御方法により
過去に一致がなかった特定メモリワードのみを空きデー
タとすることが可能となる。

【００４９】この時は、エージングテーブル４３のエー
ジングポインタ４２で指示されるエージングデータ４０
が無効化され、エージングポインタ４２は１つ下がり、
ｔｓ時間後の次のサイクルで、次のエージングデータ４
０のチェックを行う。エントリポインタ４１は、最上位
のエージングデータ４０の再書き込みが行われないので
位置は移動しない。このようにして、連想メモリ上に格
納される各エントリデータ毎に、最低保持時間Ｔをきめ
細かく制御することが可能となる。

【００５０】なお、空きフラグ‘１’が格納されている
第１のフラグレジスタ５１に対応するメモリワード１１
へのデータの書き込みは、ビット線２３−１、…、２３
−ｎおよびビットバー線２６−１、…、２６−ｎにこの
メモリワード１１に記憶すべきデータをのせた状態で、
メインデコーダ線５２ａおよびサブデコーダ線５２ｂに
より選択された当該メモリワード１１のワード線２４を
アンドゲート６７を経由してアクティブとすることによ
り行われる。

【００５１】

【発明の効果】以上説明したように、本発明の連想メモ
リは、有効データが記憶されているか否かを示す第１の
フラグと、一致が検出されたか否かを示す第２のフラグ
を各メモリワードに対応させておき、第２のフラグ状態
およびこのフラグ有効化制御フラグにより各ワード毎に
保持または、消去する構成を備えたものであるため、一
致のあったもの、もしくは一致のなかったもので且つ保
持の必要のないもののみを各ワード毎に消去し再設定で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例の連想メモリの、１つのメ
モリワードに対応した特徴部分を示す回路図である。

【図２】セレクト回路の構成を表す回路図である。

【図３】エージングテーブルの一例を示す説明図であ
る。

【図４】従来の連想メモリの一例を表した回路ブロッ
ク図である。

【図５】連想メモリ中の１つのメモリワードを表した
詳細回路図である。

【図６】ＬＡＮの一例を示した図である。

【図７】ブリッジの機能説明図である。

【符号の説明】

１１メモリワード１４一致線２４ワード線５１第１のフラグレジスタ５５第２のフラグレジスタ

Claims

【特許請求の範囲】

【請求項１】各データをそれぞれ記憶する複数のメモリ
ワードと、それら複数のメモリワードそれぞれに対応し
て備えられ、対応するメモリワードに記憶されたデータ
と入力された検索データとの一致不一致を検出する一致
検出回路とを備えた連想メモリにおいて、前記複数のメモリワードそれぞれに対応して備えられ、
対応するメモリワードが、検索の対象とされる有効デー
タが記憶された第１の記憶状態にあるメモリワードであ
るか、あるいは前記有効データが記憶されておらず、し
たがって書き込みが許容される第２の記憶状態にあるメ
モリワードであるかを示す第１のフラグが記憶される第
１のフラグレジスタと、前記複数のメモリワードそれぞれに対応して備えられ、
対応するメモリワードが、過去の複数回の検索において
少なくとも一度一致が検出された第１の履歴状態にある
メモリワードであるか、あるいは過去の複数回の検索に
おいて全て不一致であった第２の履歴状態にあるメモリ
ワードであるかを示す第２のフラグが記憶される第２の
フラグレジスタと、前記第１の記憶状態にあるメモリワードのうち、前記第
１の履歴状態および前記第２の履歴状態のうちいずれか
一方の状態を示す前記第２のフラグが記憶された前記第
２のフラグレジスタに対応するメモリワードを、前記第
２の記憶状態に変更する記憶状態変更回路とこの記憶状
態変更回路の有効化制御フラグとをワード毎に有し、前記複数の第２のフラグレジスタに、前記第２の履歴状
態を示す前記第２のフラグを各ワード毎に記憶させる履
歴状態リセット回路を備えたことを特徴とする連想メモ
リ。
【請求項２】前記第１の記憶状態にあるメモリワード
を、一括して前記第２の記憶状態に変更する記憶状態リ
セット回路を備えたことを特徴とする請求項１に記載の
連想メモリ。