JPH08124388A - 連想メモリ - Google Patents

Abstract

(57)【要約】 【目的】未登録データの登録を高速に行なうことのでき
る連想メモリを提供する。 【構成】検索を行なうと同時に検索データを格納し、後
から付随データのみを格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各データをそれぞれ記
憶する複数のメモリワードを備えるとともに、各メモリ
ワードの記憶されたデータと入力された検索データとの
一致不一致を検索する機能を備えた連想メモリ（Ａｓｓ
ｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式メモ
リ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍ
ｏｒｙ）に関する。

【０００２】

【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。ここでは、先ず最初に、連
想メモリの構造、機能について説明し、次いで連想メモ
リの適用分野の例について説明する。図１１は従来の連
想メモリの一例を表わした回路ブロック図である。

【０００３】この連想メモリ１０には、互いに図の横方
向に並ぶ複数のメモリセルからなるメモリワード１１
ａ，１１ｂ，…，１１ｎが多数備えられている。またこ
の連想メモリ１０は、検索データが入力されラッチされ
る検索レジスタ１２を備え、検索レジスタ１２にラッチ
された検索データの全部もしくは所定の一部のビットパ
ターンと、各メモリワード１１ａ，１１ｂ，…，１１ｎ
に記憶されたデータのうち、上記ビットパターンと対応
する部分のビットパターンとの一致不一致が比較され、
各メモリワード１１ａ，１１ｂ，…，１１ｎのそれぞれ
に対応して備えられた一致線１４ａ，１４ｂ，…，１４
ｎのうちビットパターンが一致したメモリワード１１
ａ，１１ｂ，…，１１ｎに対応する一致線１４ａ，１４
ｂ，…，１４ｎに論理‘１’の一致信号が出力され、そ
れ以外の一致線１４ａ，１４ｂ，…，１４ｎに論理
‘０’の不一致信号が出力される。

【０００４】ここでは各フラグ線１４ａ，１４ｂ，…，
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力され、こ
のプライオリティエンコーダ１５からは論理‘１’の一
致信号が出力された一致線（ここでは一致線１４ｂと一
致線１４ｅの２本）のうちの優先度の最も高い最優先一
致線に対応するアドレス信号ＡＤが出力される。ここで
は、添字のアルファベットが若いほど優先順位が高いも
のとし、従ってここでは一致線１４ｂが最優先一致線と
なる。このプライオリティエンコーダ１５から出力され
た、最優先一致線１４ｂに対応するアドレス信号ＡＤ
は、必要に応じて、アドレスデコーダ１６に入力され
る。アドレスデコーダ１６ではこの入力されたアドレス
信号ＡＤをデコードして各メモリワード１１ａ，１１
ｂ，…，１１ｎのそれぞれに対応して備えられたワード
線１７ａ，１７ｂ，…，１７ｎのうちの入力されたアド
レス信号ＡＤに対応するいずれか１本のワード線（ここ
ではワード線１７ｂ）にアクセス信号（ここでは論理
‘１’の信号）を出力する。これによりアクセス信号の
出力されたワード線１７ｂに対応するメモリワード１１
ｂに記憶されているデータが出力レジスタ１８に読み出
される。

【０００５】上記のように連想メモリ１０は、検索デー
タを用いて多数のメモリワード１１ａ，１１ｂ，…，１
１ｎに記憶された内容（データ）を検索し、一致するデ
ータが記憶されたメモリワードのアドレスを得てそのメ
モリワードに記憶されたデータ全体を読出すことができ
るメモリである。図１２は、連想メモリ中の１つのメモ
リワードを表わした詳細回路図である。

【０００６】このメモリワード１１は、同一構成のｎ個
のメモリセル１１−１，１１−２，…，１１−ｎから構
成されている。各メモリセル１１−１，１１−２，…，
１１−ｎには、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−ｎと第
２のインバータ２１−１，２１−２，…，２１−ｎが備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−ｎ，２１−ｎによ
り各メモリセル１１−１，１１−２，…，１１−ｎに論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。

【０００７】また各メモリセル１１−１，１１−２，
…，１１−ｎにおいて、第１インバータ２０−１，２０
−２，…，２０−ｎの出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−ｎを介してビット線２
３−１，２３−２，…，２３−ｎと接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−ｎのゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−ｎの出力はＮチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
ｎを介してビットバー線２６−１，２６−２，…，２６
−ｎと接続されており、このトランジスタ２５−１，２
５−２，…，２５−ｎのゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−ｎは、ビット線２３−１，２３−２，…，２
３−ｎとビットバー線２６−１，２６−２，…，２６−
ｎとの間をつなぐように互いにシリーズに接続された２
つのＮチャンネルトランジスタ２７−１，２８−１；２
７−２，２８−２；…；２７−ｎ，２８−ｎが配置され
ており、これら各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−ｎ，２８−ｎのう
ちの一方のトランジスタ２７−１，２７−２，…，２７
−ｎのゲートは第１のインバータ２０−１，２０−２，
…，２０−ｎの出力、他方のトランジスタ２８−１，２
８−２，…，２８−ｎのゲートは第２のインバータ２１
−１，２１−２，…，２１−ｎの出力と接続されてい
る。

【０００８】また一致線１４には、各メモリセル１１−
１，１１−２，…，１１−ｎに対応して１つずつトラン
ジスタ３６−１，３６−２，…，３６−ｎが備えられて
おり、それらのトランジスタ３６−１，３６−２，…，
３６−ｎは互いにシリーズに接続され、それらのトラン
ジスタ３６−１，３６−２，…，３６−ｎの各ゲート
は、各２つのトランジスタ２７−１，２８−１；２７−
２，２８−２；…；２７−ｎ，２８−ｎの中点と接続さ
れている。

【０００９】またこの一致線１４にはもう１つのトラン
ジスタ３６−０がシリーズに接続されており、一致線１
４の図１２の左端はこのトランジスタ３６−０を介して
接地されている。またこのトランジスタ３６−０のゲー
トは制御線３０に接続されている。一致線１４の、図１
２の右端にはセンス用インバータ３１が配置され、この
インバータ３１の出力からは一致線１４がさらに延び、
図１１に示すプライオリティエンコーダ１５に接続され
ている。

【００１０】またこのインバータ３１の入力と電源Ｖ_DD
との間には２つのＰチャンネルトランジスタ３２，３３
が配置されており、これら２つのトランジスタ３２，３
３のうちの一方のトランジスタ３２のゲートは制御線３
０と接続され、他方のトランジスタ３３のゲートはイン
バータ３１の出力と接続されている。このような構造の
メモリワード及びその周辺回路を備えた連想メモリにお
いて、一致検索は以下のようにして行なわれる。

【００１１】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された検索データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。

【００１２】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。

【００１３】また、マスクをかけたビットについては、
メモリセル１１−ｎに示すように、ビット線２３−ｎ、
ビットバー線２６−ｎの双方とも論理‘１’とされる。
この場合このメモリセル１１−ｎに論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−ｎもしくはトランジスタ２
８−５のいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−５が‘オン’状態にな
る。すなわちそのメモリセルについては、記憶された情
報と検索の情報とが一致しているものとみなされる。

【００１４】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。

【００１５】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−ｎの全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。

【００１６】尚、図１２に示す連想メモリのメモリ構造
は一例に過ぎず、種々の構造のものが提案されている
（例えば特願平５−２１６４２４号参照）。

【００１７】

【発明が解決しようとする課題】連想メモリを、検索が
必要とされる種々の用途に応用する場合、１つのメモリ
ワードに記憶されたデータのうちの一部の内容で検索
し、一致したメモリワードの別の部分のデータを出力さ
せたいということがよくある。このとき検索データと一
致するデータを記憶するメモリワードが存在しなかった
場合には、この検索データと、出力させたい部分に相当
する付随データを合わせて新たに登録したい場合があ
る。ところが、従来の連想メモリでは検索動作と登録す
なわち書き込み動作は全く別々に行われる。このため検
索の結果、不一致が検出された後、検索データと付随デ
ータを合わせてから連想メモリに書き込みを行わねばな
らず、一度検索のために与えた検索データを登録データ
の一部として再び与えねばならないといった非効率が生
じてしまう。

【００１８】本発明は、上記事情に鑑み、検索の結果不
一致が検出され未登録であることが判明したデータの新
規登録を、効率的かつ高速に実現することができる連想
メモリを提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成する本発
明の第１の連想メモリは、各データをそれぞれ記憶する
メモリワードと、該メモリワードに対応して備えられ
た、入力された検索データの全部もしくは一部のビット
パターンと前記メモリワードに記憶されたデータのうち
前記ビットパターンと対応する全部もしくは一部のビッ
トパターンとの一致不一致を検出する一致検出回路とを
備えた連想メモリにおいて、前記一致検出回路のいずれ
からも、一致が検出されたことを示す一致信号が出力さ
れなかった場合に、前記メモリワードのうち検索の対象
とされる有効データが記憶されておらずしたがって上書
きが許容される空き状態にあるメモリワードの１つを選
択し、該選択されたメモリワードに、前記検索データを
記憶させる検索データ書き込み回路と、前記選択された
メモリワードの一部のビットをマスクすることにより、
マスクされていないビット位置を、前記検索データに関
連した付随データを書き込むための付随データ書き込み
領域として指定する付随データ書き込み領域指定回路
と、前記付随データ書き込み領域に、前記付随データを
記憶させる付随データ書き込み回路とを備えたことを特
徴とするものである。

【００２０】ここで、上記本発明の第１の連想メモリ
は、前記メモリワードに対応して備えられた、該メモリ
ワードが、前記有効データが記憶された記憶状態にある
メモリワードであるか、あるいは前記空き状態にあるメ
モリワードであるかを示すフラグが記憶されるフラグレ
ジスタと、前記一致検出回路のいずれからも前記一致信
号が出力されなかった場合に、前記選択されたメモリワ
ードに対応する前記フラグレジスタに、前記記憶状態を
示すフラグを記憶させるフラグ変更回路とを備えたもの
であってもよい。

【００２１】また、上記目的を達成する本発明の第２の
連想メモリは、複数の格納データの集合からなる１つの
データ群を構成する複数のデータを、各データ毎に記憶
する複数のメモリワードからなるメモリワード群を複数
備え、検索データが入力される毎に、入力された検索デ
ータの全部もしくは所定の一部のビットパターンと前記
メモリワードに記憶されたデータのうち前記ビットパタ
ーンと対応する全部もしくは一部のビットパターンとの
一致比較を行い、１回もしくは複数回からなる一致検索
全てにおいて入力された検索データの全部もしくは各所
定の一部のビットパターンと同一の前記メモリワード群
内に記憶されたデータのうち前記ビットパターンと対応
する全部もしくは一部との一致が検出されたことをもっ
て、前記所定回数入力された検索データに対応するデー
タ群の存在を検出する連想メモリにおいて、前記メモリ
ワード群それぞれに対応して備えられた、対応するメモ
リワード群が、検索の対象とされる有効データ群が記憶
された記憶状態にあるメモリワード群であるか、あるい
は前記有効データ群が記憶されておらず、したがって上
書きが許容される空き状態にあるメモリワード群である
かを示すフラグが記憶されるフラグレジスタと、前記所
定回数の一致検索の間、１回の検索毎に、入力された検
索データを、前記空き状態にあるメモリワード群の中か
ら選択されたメモリワード群内のいずれかのメモリワー
ドに書き込む検索データ書き込み回路と、前記検索デー
タが書き込まれた前記空き状態のメモリワード群内のい
ずれかのメモリワードを指定するメモリワード指定回路
と、前記所定回数の一致検索の結果、該所定回数入力さ
れた検索データに対応するデータ群が検出されなかった
場合に、前記メモリワード指定回路によって指定された
メモリワードに、前記検索データに関連した付随データ
を書き込む付随データ書き込み回路と、前記所定回数の
一致検索の結果、該所定回数入力された検索データに対
応するデータ群が検出されなかった場合に、前記選択さ
れたメモリワード群に対応する前記フラグレジスタに、
前記記憶状態を示すフラグを記憶させるフラグ変更回路
とを備えたことを特徴とするものである。

【００２２】ここで、上記本発明の第２の連想メモリ
は、前記メモリワード指定回路によって指定されたメモ
リワードの一部のビットをマスクすることにより、マス
クされていないビット位置を、前記検索データに関連し
た付随データを書き込むための付随データ書き込み領域
として指定する付随データ書き込み領域指定回路を備
え、前記付随データ書き込み回路が、前記付随データ書
き込み領域に、前記付随データを記憶させるものであっ
てもよい。

【００２３】あるいは、上記本発明の第２の連想メモリ
において、上記メモリワード指定回路は、前記検索デー
タが書き込まれた前記空き状態のメモリワード群を指定
するメモリワード群指定回路と、前記メモリワード群指
定回路によって指定されたメモリワード群内でのメモリ
ワードの位置を相対的に指定するメモリワード群内メモ
リワード位置指定回路とを備えることが好ましい。

【００２４】また、本発明の第３の連想メモりは、複数
の格納データの集合からなる１つのデータ群を構成する
複数のデータを、各データ毎に記憶する複数のメモリワ
ードからなるメモリワード群を複数備え、入力された検
索データ群の全部もしくは一部のビットパターンと前記
メモリワード群に記憶された群のうち前記ビットパター
ンと対応する全部もしくは一部のビットパターンとの一
致不一致を検出する連想メモリにおいて、前記メモリワ
ード群の１つを指定するメモリワード群指定回路と、前
記メモリワード群指定回路によって指定されたメモリワ
ード群内でのメモリワードの位置を相対的に指定するメ
モリワード群内メモリワード位置指定回路と、前記指定
されたメモリワード位置に対応するメモリワードに対し
て、データの書き込み、読み出しを行うメモリワード書
き込み読み出し回路とを備えたことを特徴とする。

【００２５】

【作用】上記本発明の第１の連想メモリは、検索によっ
て一致検出が行われなかったことを受けて検索データを
そのまま格納してしまうものであるため、従来のよう
に、一致が検出されなかったので新たにデータを登録す
る場合、残りの付随データの部分だけを書き込めばよ
く、処理の効率が向上する。

【００２６】ここで、特公昭６１−３１５５８号公報
に、本発明と関連した技術が提案されているため、そこ
に提案された技術と本発明との相違を説明する。連想メ
モリを構成する多数のメモリワードは、常に全てのメモ
リワードに検索の対象となるデータが記憶されている訳
ではなく、それらのメモリワードの一部は有効なデータ
が記憶されていない空きの状態にあったり、その空きの
状態にあるメモリワードに新たに有効データを書き込ん
だりすることがある。この場合、このメモリワードが空
きの状態にあるか否かを外部で管理しておくのは煩雑で
あることから、上記の文献には、各メモリワードに対応
してそのメモリワードに有効なデータが記憶されている
かそれともそのメモリワードが空きの状態にあるかを示
すフラグを各メモリワードに対応させて記憶しておき、
新たな有効データを書き込む場合に連想メモリ自体で空
きの状態にあるメモリワードを見つけてそのメモリワー
ドに有効データを書き込むという技術が提案されてい
る。

【００２７】そこに提案された技術は、空き状態にある
メモリワードを外部で管理する必要をなくすためのもの
であって、未登録のデータの登録においては、やはり、
検索動作の後、再び検索データをメモリワードへ与える
必要がある。この点において、上記の提案された技術と
比べ、本発明は大きく異なる。本発明の第２の連想メモ
リは、データ群を記憶しておくメモリワード群を有し、
検索データを入力して検索を行うという動作を所定回数
行って対応するデータ群の存在を検出する連想メモリに
関するものである。

【００２８】このような連想メモリにおいて、例えば９
０個の検索対象データと１０個の出力対象データ（付随
データ）との合わせて１００個のデータからなるデータ
群を格納しておいて、検索データを入力して検索を行う
という動作を９０回繰り返して所望のデータ群の存在を
検出し、所望のデータ群の付随データを１０回出力する
場合を考える。このとき、所望のデータ群が存在しなか
ったので新たにデータ群を登録する場合、従来の連想メ
モリを用いると、検索の後、１００回データを書き込ん
ではじめて新たな有効データ群が登録されることにな
る。

【００２９】これに比較し、本発明の第２の連想メモリ
では、１回の検索毎に、検索データが、空き状態にある
メモリワード群に書き込まれるため、９０回の検索を行
った結果、所望のデータ群が存在しなかった場合、検索
データは既に書き込まれているため、付随データのみを
１０回書き込むだけでデータ群の登録が行える。このた
めデータ書き込みの手間が大幅に低減され処理の高速化
が図られることになる。

【００３０】また、本発明の第３の連想メモリは、特定
のメモリワードを、メモリワード群のアドレスとそのメ
モリワード群内の相対アドレスとに分けて指定するもの
であるため、群構造をなすデータを取扱う場合に、各メ
モリワードの絶対アドレスを管理しておいてその絶対ア
ドレスを指定するという煩雑な処理が回避される。

【００３１】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の第１の連想メモリの一実施例の特徴部分
を示す回路図である。前述した従来例で参照した図面に
おける構成要素に対応する構成要素には、それらの図面
に付した番号と同一の番号を付して示す。

【００３２】この図１では、メモリワード１１や一致線
１４の構成は略示されている。各メモリワード１１に対
応して各フラグレジスタ５１が備えられており、このフ
ラグレジスタ５１には、対応するメモリワード１１に、
検索の対象となる有効ワードが記憶されている場合に’
０’、検索の対象から除外され、したがって上書きを許
容する無効のデータが記憶されている場合（ここではこ
れを、対応するメモリワード１１が「空き状態」に有
る、と称する）に’１’の空きフラグが記憶される。こ
こでは、各フラグレジスタ５１には、図示のように、’
０’，’０’，…，’１’が格納されているものとす
る。各フラグレジスタ５１のＱ出力は、対応して備えら
れた各複数選択分離回路５２に入力される。この選択分
離回路５２は互いに直列的に接続されており、その接続
により、この図の上方ほど優先度が高くなっており、’
１’が格納されたフラグレジスタ５１のうち、優先度の
最も高いフラグレジスタ５１に対応する複数選択分離回
路５２のみから信号’１’が出力される。ここでは、図
１の一番下に図示されたフラグレジスタ５１が最も優先
度が高く、したがってそれに対応する一番下に図示され
た複数選択分離回路５２から’１’が出力されているも
のとする。

【００３３】図２は、複数選択分離回路５２の回路例を
示した図である。図２（Ａ）に示す複数選択分離回路５
２は、図示のように接続された、一方の入力が反転され
るアンドゲート５２１と、オアゲート５２２から構成さ
れている。また、図示の一番上の複数選択分離回路５２
を構成するオアゲート５２２の一方の入力はグラウンド
ＧＮＤに接地されている。

【００３４】この構成の複数選択分離回路５２では図示
の上方ほど高い優先度を有しており、複数のフラグレジ
スタ５１に空きフラグ‘１’が格納されている場合に、
それら複数のフラグレジスタ５１のうち最も高い優先度
を有するフラグレジスタ５１に対応する複数選択分離回
路５２のアンドゲート５２１から‘１’が出力される。

【００３５】また、図２（Ｂ）に示す複数選択分離回路
５２’は、図示のようにインバータ５２３、Ｎチャンネ
ルトランジスタ５２４，Ｐチャンネルトランジスタ５２
６、排他論理和（エクスクルーシブオア）ゲート５２５
から構成されている。また各複数選択分離回路５２’を
構成するＰチャンネルトランジスタ５２６の一端は電源
Ｖ_DDに接続され、図示の一番上の複数選択分離回路５
２’を構成する排他論理和ゲート５２５の一方の入力は
グラウンドＧＮＤに接地されている。

【００３６】この図２（Ｂ）に示す複数選択分離回路５
２’も、図２（Ａ）に示す複数選択分離回路５２と同様
に、図示の上方ほど高い優先度を有しており、複数のフ
ラグレジスタ５１に空きフラグ‘１’が格納されている
場合に、それら複数のフラグレジスタ５１のうち最も高
い優先度を有するフラグレジスタ５１に対応する複数選
択分離回路５２’の排他論理和ゲート５２５から‘１’
が出力される。

【００３７】尚、この図２（Ａ）もしくは図２（Ｂ）に
示す複数選択分離回路の後段にエンコーダを接続すれ
ば、図１１に示すプライオリティエンコーダ１５が構成
される。上記のようにして、図１の１番下に図示された
フラグレジスタ５１が、空きフラグ‘１’が格納された
第２のフラグレジスタ５１の中の最優先のものであった
場合、それに対応する複数選択分離回路５２から‘１’
が出力され、対応するアンドゲート６７に入力される。
またこのアンドゲート６７の入力にはワード線活性化タ
イミング信号線６８も接続されている。

【００３８】ここで、ビット線ドライブ回路７０により
ビット線２３−１，…，２３−ｎ、およびビットバー線
２６−１，…，２６−ｎに検索データをのせて検索を行
なう。その結果、その検索データと図示の最上段のメモ
リワード１１に記憶されたデータとが一致したものとす
ると、最上段の一致線１４が’１’となり、フラグレジ
スタ５１の出力は’０’であるためアンドゲート５３の
出力が’１’となる。ここではアンドゲート５３の出力
から延びる線も一致線１４０と称する。全てのメモリワ
ード１１に対応する一致線１４０は全体一致検出回路７
１に延び、さらに、さらにその一致線１４０は、従来の
場合の一致線１４に代わり、図１１に示すプライオリテ
ィエンコーダ１５に延びている。フラグレジスタ５１に
空きフラグ’１’が格納されている場合は、そのフラグ
レジスタ５１に対応するメモリワード１１で一致が生じ
ても、一致線１４の’１’信号はアンドゲート５３でス
トップされ、そのアンドゲート５３の出力側の一致線１
４０は’０’のままにとどまる。すなわち、そのメモリ
ワード１１は検索には寄与しないことになる。

【００３９】全体一致検出回路７１では、各一致線１４
０から入力された信号のオア演算を行い、これにより、
１つでも一致があったか、もしくは全てのメモリワード
１１にわたって不一致であったかが検出され、追記制御
回路７２に入力される。追記制御回路７２では、先ず、
いずれかのメモリワード１１で一致が生じたか否かには
かかわりなく、ビット線２３−１，…，２３−ｎ、ビッ
トバー線２６−１，…，２６−ｎに 検索データをのせ
て検索しているときに、ワード線活性化タイミング信号
線６８に信号’１’をのせる。すると、’１’の信号を
出力している、図示の１番下の複数選択分離回路５２に
対応するアンドゲート６７の出力が’１’となり、対応
するワード線２４が’１’となって、図示の１番下のメ
モリワード１１に検索データが書き込まれる。この検索
データが書き込まれるタイミングは、検索と同時であ
り、したがってその検索において一致が生じたか否かと
は無関係である。

【００４０】図３は、ビット線ドライブ回路７０の１ビ
ット分の回路例を示した図である。ここに示す部分回路
７０＿１には、ビット、ビットバーのペアに対応して配
置された２つのＯＲゲート９３＿１，９４＿１が備えら
れており、これら２つのＯＲゲート９３＿１，９４＿１
には、検索マスクデータ線９８＿１および書き込みマス
クデータ線９９＿１が共通に接続されている。また、Ｏ
Ｒゲート９３＿１にはビットデータ線９７＿１が直接接
続され、ビットデータ線９７＿１に印加されたデータが
そのままＯＲゲート９３＿１に入力される。一方、ＯＲ
ゲート９４＿１には、インバータ９５＿１を介して、ビ
ットデータ線９７＿１に印加されたデータが反転されて
入力される。２つのＯＲゲート９３＿１、９４＿１の出
力はそれぞれビット線ドライバ９１＿１、９２＿１に入
力され、ビット線ドライバ信号線９６に論理“１”パル
スが与えられたときに、ＯＲゲート９３＿１、９４＿１
の出力が、ビット線ドライバ９１＿１、９２＿１を介し
てビット線２３＿１およびビットバー線２６＿１に与え
られる。

【００４１】検索を行う場合に、検索の対象としないビ
ットすなわちマスクするビットに対して、検索マスクデ
ータ線９８＿１に論理“１”の信号を与えたうえで、ビ
ット線ドライブ信号線９６に論理“１”のパルスを与え
ると、ビット線２３、ビットバー線２６がともに論理
“１”となり、対応するビットに対するマスク検索が実
現される。このとき、図１の１番下のメモリワード１１
のマスク検索されたビットには書き込みは行われない。

【００４２】以上のようなビット線ドライブ回路７０の
動作によって、検索と同時に、検索データが図１の一番
下のメモリワード１１に書き込まれる。その後、上述の
ように、全体一致検出回路７１においていずれかのメモ
リワード１１で一致が生じたか、あるいは全てのメモリ
ワード１１にわたって不一致であったかが検出されて追
記制御回路７２に入力される。追記制御回路７２ではい
ずれかのメモリワード１１で一致が生じていたときはそ
の後は何も行なわない。すなわち、図示の一番下のメモ
リワード１１には検索データが上書きされたものの、そ
れに対応するフラグレジスタ５１には依然として空きフ
ラグ’１’が格納されており、一番下のメモリワード１
１は依然として検索に寄与しない空き状態にとどまるこ
とになる。

【００４３】一方、検索の対象となるビットすなわちマ
スクしないビットに対しては、検索マスクデータ線９８
＿１に論理“０”の信号を与え、ビットデータ線９７＿
１に検索データをのせたうえで、ビット線ドライブ信号
線９６に論理“１”のパルスを与える。こうすることに
よって、ビット線に検索データ、ビットバー線に検索デ
ータを反転したデータが与えられ、マスクしない検索が
行われるとともに、図１の１番下のメモリワード１１の
当該ビットに書き込みが行われる。

【００４４】一方、全体一致検出回路７１において全て
のメモリワード１１にわたって不一致であったこと、す
なわちデータの未登録が検出され、データを登録する場
合は以下のような動作になる。検索のときと同様に、図
１の１番下のメモリワード１１に対応するワード線２４
を活性化し、データの書き込みを行う。このときビット
線ドライブ回路７０において、検索時にマスクされず検
索データが書き込まれたビットに対しては、図３に示す
書き込みマスクデータ線９９＿１に論理“１”の信号を
与え、付随データを書き込みたいビットに対しては、そ
の書き込みマスクデータ線９９＿１に論理“０”の信号
を与える。さらにビットデータ線９７＿１に付随データ
をのせたうえで、ビット線ドライブ信号線９６に論理
“１”のパルスを与えることによって、検索時に書き込
まれた検索データを保持したまま、付随データのみを書
き込むことができる。

【００４５】また、このとき追記制御回路７２は、フラ
グレジスタ５１に接続された空きフラグデータ線６６に
論理’０’の信号を与え、その状態で空きフラグクロッ
ク信号線６５に’１’のクロックパルスを与える。する
と図１の１番下のメモリワード１１のワード線２４は’
１’となっており、その’１’の信号が信号線６０を経
由して一番下のアンドゲート６１に入力されているた
め、空きフラグクロック信号線６５に与えられたクロッ
クパルスはそのアンドゲート６１を通過し、一番下のフ
ラグレジスタ５１に入力される。これにより、一番下の
フラグレジスタ５１に対応するメモリワード１１に検索
の対象となる有効なデータが格納されていることを表
す’０’が格納される。

【００４６】複数選択分離回路５２では、図示の１番下
のフラグレジスタ５１に’０’が格納されたことに伴
い、そのフラグレジスタ５１以外の、空きフラグ’１’
が格納されているフラグレジスタ５１中から最も優先度
の高いものが検出されることになる。なお、上記の説明
においては、検索データが書き込まれたビット以外のビ
ットに対してのみ付随データが書き込まれることになる
が、検索マスクデータ線９８＿１と書き込みマスクデー
タ線９９＿１の信号を適切に制御することによって、多
様なデータ登録の方法が実現できることは言うまでもな
い。

【００４７】次に、本発明の第２の連想メモリの実施例
について説明するが、本発明の第２の連想メモリの思想
が好適に適用される、データ群を格納しておいてデータ
群の検索を行なう連想メモリ自体が未だ公知ではないた
め（特願平５−２４８１２１号参照）、ここでは先ずそ
のベースとなる連想メモリ自体について説明し、次い
で、本発明の第２の連想メモリの実施例について説明す
る。

【００４８】図４は、群構造を成すデータの一例を示し
た図である。この図４には、それぞれ属性Ｉ，ＩＩ，Ｉ
ＩＩ，ＩＶが付された４つのデータがセットとなって１
つのデータ群を構成しているデータ構造が示されてい
る。データ群および属性の概念を明確にするために一例
を挙げると、例えば各群番号１，２，３，４，…毎の各
データ群は各個人に属するデータであり、属性Ｉはその
人の氏名，属性ＩＩはその人の生年月日、属性ＩＩＩは
住所、……等を示している。

【００４９】このように各属性Ｉ，ＩＩ，ＩＩＩ，ＩＶ
が付された複数のデータからなるデータ群を連想メモリ
に格納しておいて検索を行う場合に、例えば群番号１の
データを検索する場合を例に説明すると、データ‘Ａ’
の検索とデータ‘Ｂ’の検索をこの順に行って一致する
データ群の残りのデータ‘Ｃ’，‘Ｄ’を読み出すこと
だけではなく、例えばデータ‘Ａ’の検索とデータ
‘Ｄ’の検索を行って残りのデータ‘Ｂ’，‘Ｃ’を読
み出したい場合や、データ‘Ｂ’の検索を先に行い、次
にデータ‘Ａ’の検索を行いたい場合があり、それら多
様な検索を行なうことのできる連想メモリが考えられて
いる。

【００５０】尚、ここでは、後の説明の都合上、群番号
ｎとｎ＋１は、有効なデータ群が記録されていない空き
状態にあるものとする。図５は、図４に示すような群構
造のデータを取り扱うのに好適な連想メモリの一例を示
すブロック図である。各メモリワード１１＿１，１１＿
２，…から延びる各一致線１４＿１，１４＿２，…，
は、各アンドゲート２０＿１，２０＿２，…の一方の入
力端子に接続されている。また各アンドゲート２０＿
１，２０＿２，…の他方の入力端子には各オアゲート２
１＿２，２１＿３，…の出力端子が接続されており、各
オアゲート２１＿２，２１＿３，…の一方の入力端子
は、初回検索制御線２２に接続されている。

【００５１】各アンドゲート２０＿１，２０＿２，…の
出力端子は各第１のフラグレジスタ２３＿１，２３＿
２，…のデータ入力端子に接続され、各第１のフラグレ
ジスタ２３＿１，２３＿２，…の出力端子は各第２のフ
ラグレジスタ２４＿１，２４＿２，…の入力端子に接続
されている。各第２のフラグレジスタ２４＿１，２４＿
２，…の出力端子は、図１１に示すプライオリティエン
コーダ１５（図５では図示省略）に接続されるととも
に、各第１のスイッチ３３＿１，３３＿２，…を介し
て、図４に示す各データ群を格納する各メモリワード群
毎に備えられたデータ線３２＿１，３２＿２，…に接続
されている。

【００５２】第１のフラグレジスタ２３＿１，２３＿
２，…と第２のフラグレジスタ２４＿１，２４＿２，…
には、ともに、一致結果ラッチ制御線２５に出力される
一致結果ラッチ信号Ｓ１が入力され、その一致結果ラッ
チ信号Ｓ１により、各データ入力端子から入力された入
力データがラッチされるが、第１のフラグレジスタ２３
＿１，２３＿２，…には、一致結果ラッチ信号Ｓ１の立
ち上がりａの時点における入力データがラッチされ、第
２のフラグレジスタ２４＿１，２４＿２，…には、一致
結果ラッチ信号Ｓ１の立ち下がりｂの時点−の入力デー
タがラッチされる。

【００５３】各メモリワード１１＿１，１１＿２，…
は、属性を格納する属性格納部１１＿１＿１，１１＿２
＿１，…とデータを格納するデータ格納部１１＿１＿
２，１１＿２＿２，…とで構成されており、各メモリワ
ード１１＿１，１１＿２，…には、互いに対応する属性
とデータとのペアからなる格納データがそれぞれ格納さ
れている。ここでは、図示のように、各メモリワード１
１＿１，１１＿２，１１＿３，１１＿４には、それぞ
れ、図４に示す群番号１に属する、属性Ｉ，データ
‘Ａ’、属性ＩＩ，データ‘Ｂ’、属性ＩＩＩ，データ
‘Ｃ’、属性ＩＶ，データ‘Ｄ’が格納されている。ま
た各メモリワード１１＿５，１１＿６，…には、それぞ
れ、図４に示す群番号２に属する、属性Ｉ，データ
‘Ｃ’、属性ＩＩ，データ‘Ｆ’、……が格納されてい
る。また検索にあたっては、属性とデータとのペアから
なる参照データＲＥＦ＿ＤＡＴＡが入力される。

【００５４】各メモリワード１１＿１，１１＿２には、
そこに記憶された格納データ（属性及びデータの双方）
が、入力された参照データ（属性及びデータの双方）と
一致しているときに一致信号が出力される従来の一致線
１４＿１，１４＿２，…のほか、属性のみの一致不一致
の信号が出力される属性一致線３０＿１，３０＿２，…
が備えられている。尚、属性のみの一致も、属性及びデ
ータの双方の一致も、従来の一致検出回路と同様に構成
され、従来の一致検出回路は連想メモリの分野において
極めて一般的な技術であるため、ここでの図示および説
明は省略する。

【００５５】各メモリワード１１＿１，１１＿２に対応
して第３のフラグレジスタ３１＿１，３１＿２，…が備
えられており、各属性一致線３０＿１，３０＿２，…は
対応する第３のフラグレジスタ３１＿１，３１＿２，…
のデータ入力端子に延びている。また、この実施例の連
想メモリには、前述したように図４に示す各データ群に
属する各データが格納されたメモリワードからなるメモ
リワード群それぞれについて１本ずつデータ線３２＿
１，３２＿２，…が備えられており、またデータ線３２
＿１，３２＿２，…と各第２のフラグレジスタ３１＿
１，３１＿２，…の出力端子との間には各第１のスイッ
チ３３＿１，３３＿２，…が備えられている。これらの
第１のスイッチ３３＿１，３３＿２，…は具体的にはト
ランジスタ等を用いて構成される。後述する他のスイッ
チについても同様である。各第１のスイッチ３３＿１，
３３＿２，…は、対応する各第３のフラグレジスタ３１
＿１，３１＿２，…に論理‘１’の信号がラッチされて
いるときに導通され、論理‘０’の信号がラッチされて
いるときには遮断される。各第３のフラグレジスタ３１
＿１，３１＿２，…は、一致結果ラッチ制御線２５に出
力される一致結果ラッチ信号Ｓ１の立ち下がりｂのタイ
ミングで、対応する属性一致線３０＿１，３０＿２，…
の信号をラッチする。

【００５６】またデータ線３２＿１，３２＿２，…と各
オアゲート２１＿１，２１＿２，…の入力端子との間に
各第２のスイッチ３４＿１，３４＿２，…が備えられて
おり、これら各第２のスイッチ３４＿１，３４＿２，…
は、対応する属性一致線３０＿１，３０＿２，…の信号
により、その信号が一致を表わす論理‘１’のときに導
通状態、不一致を表わす論理‘０’の時に遮断状態とな
るように制御される。

【００５７】以上のように構成された連想メモリにおい
て、一致検索は以下のようにして行われる。各検索デー
タを単独で検索する際は、参照データＲＥＦ＿ＤＡＴＡ
を入力して検索を行う際に、初回検索制御線２２に初回
検索タイミング信号Ｓ２を出力する。ここでは、参照デ
ータＲＥＦ＿ＤＡＴＡとして属性ＩＩおよびデータ
‘Ｂ’を入力したものとすると、属性ＩＩおよびデータ
‘Ｂ’が格納されたワードメモリ１１＿２に対応する一
致線１４＿２に論理‘１’の一致信号が出力されてアン
ドゲート２０＿２に入力され、また、これとともに初回
検索タイミング信号Ｓ２がオアゲート２１＿２を経由し
てアンドゲート２０＿２に入力されるため、アンドゲー
ト２０＿２から論理‘１’の信号が出力される。またこ
のとき、他の一致線１４＿１；１４＿３，１４＿４，…
には論理‘０’の信号が出力されるため、それに対応す
る他のアンドゲート２０＿１；２０＿３，２０＿４，…
からは論理‘０’の信号が出力される。

【００５８】アンドゲート２０＿２から出力された論理
‘１’の信号は、一致結果ラッチ制御線２５に出力され
た一致結果ラッチ信号Ｓ１の立ち上がりａのタイミング
で第１のフラグレジスタ２３＿２にラッチされ、それに
引き続くの一致結果ラッチ信号Ｓ１の立ち下がりｂのタ
イミングで第２のフラグレジスタ２４＿２にラッチされ
る。

【００５９】また第１のフラグレジスタ２３＿２および
第２のフラグレジスタ２４＿２に論理‘１’の信号がラ
ッチされる各タイミングで、他の第１フラグレジスタ２
３＿１；２３＿３，２３＿４，…、および他の第２のフ
ラグレジスタ２４＿１；２４＿３，；２４＿４，…には
論理‘０’の信号がラッチされる。このようにして各第
２のフラグレジスタ２４＿１，２４＿２，２４＿３，…
にラッチされた論理‘０’，‘１’，‘０’，…の信号
が図９に示すプライオリティエンコーダ１５に入力さ
れ、ワードメモリ１１＿２のアドレス信号ＡＤが得られ
る。

【００６０】次に複数回の連続したデータ検索を行なう
場合について説明する。複数回の連続した検索を行う場
合における第１回目の検索については、上述の単独のデ
ータ検索の動作と同じであるが、この第１回目のデータ
検索では、上記の動作に加えて、第２回目のデータ検索
の準備として、以下の動作が行なわれる。上記の第１回
目のデータ検索の際、属性の一致を受けてメモリワード
１１＿２に対応する属性一致線３０＿２に論理‘１’の
信号が出力され、これにより、対応する第３のフラグレ
ジスタ３１＿２にも論理‘１’の信号がラッチされ、対
応する第１のスイッチ３３＿２がオンし、対応する第２
のフラグレジスタ２４＿２に格納された、属性及びデー
タ双方の一致を表わす論理‘１’の信号がデータ線３２
＿１に出力される。またこれとともに、対応する第２の
スイッチ３４＿２もオンするが、第１回目の検索におい
てはこれは無用の動作である。

【００６１】次に、属性ＩＶとデータ‘Ｄ’からなる参
照データＲＥＦ＿ＤＡＴＡを入力して検索を行うものと
する。このときは、初回検索制御線２２は論理‘０’に
保持されている。このとき、属性の一致を受けてメモリ
ワード１１＿４に対応する属性一致線３０＿４に論理
‘１’の信号が出力され、これにより対応する第２のス
イッチ３４＿４がオンし、データ線３２＿１に出力され
ていた、メモリワード１１＿２に対応する第２のフラグ
レジスタ２４＿２の論理‘１’の信号がオアゲート２１
＿４を経由してアンドゲート２０＿４に入力される。こ
のため、メモリワード１１＿４で属性ＩＶとデータ
‘Ｄ’の双方の一致が検出されて一致線１４＿４に論理
‘１’の一致信号が出力されると、一致結果ラッチ制御
線２５に出力される一致結果ラッチ信号Ｓ１により、対
応する第１および第２のフラグレジスタ２３＿４，２４
＿４に論理‘１’の信号がラッチされる。またこのと
き、属性一致線３０＿４に出力された論理‘１’の信号
が、対応する第３のフラグレジスタ３１＿４にラッチさ
れ、対応する第１のスイッチ３３＿４がオンし、第２の
フラグレジスタ２４＿４の論理‘１’の信号がデータ線
３２＿１に出力される。またこの２回目の検索では、メ
モリワード１１＿２に対応する属性一致線３０＿２には
属性の不一致を表わす論理‘０が出力されるため、対応
する第３のフラグレジスタ３１＿２には‘０’が格納さ
れ、メモリワード１１＿２に対応する第１のスイッチ３
３＿２はオフする。

【００６２】これにより、メモリワード１１＿４に対応
する第２のフラグレジスタ２４＿４の論理‘１’の信号
がプライオリティエンコーダ１５（図１１参照）に入力
され、メモリワード１１＿４のアドレスが得られること
になるが、メモリワード１１＿４には属性ＩＶが格納さ
れていることは予め分かっており、同一群内の、例えば
属性ＩＩＩのデータを読み出したいときは、得られたア
ドレスから１を引いてメモリワード１１＿３のアドレス
を求め、そのアドレスをアドレスデコーダ１６に入力し
てメモリワード１１＿３の内容を読み出せばよい。
尚、２回目の検索時に、属性ＩＶとデータ‘Ｄ’とから
なる参照データに代わり、例えば属性ＩＶとデータ
‘Ｂ’とからなる参照データで検索が行われた場合、メ
モリワード１１＿４については、属性は一致するため第
２のスイッチ３４＿４がオンし、データ線３２＿１に出
力されている論理‘１’の信号が取り込まれるが、デー
タが異なるため一致線１４＿４には不一致を表わす論理
‘０’が出力され、第１及び第２のフラグレジスタ２３
＿４，２４＿４には一致が検出されなかったことを示す
論理‘０’がラッチされる。また、データ‘Ｂ’が一致
するメモリワード１１＿２については属性が一致せず、
したがって属性及びデータの双方も一致しない。

【００６３】以上のようにして、図５に示す実施例で
は、同一の群内においては、互いに離れたメモリワード
に記憶されたデータであっても、もしくはデータの順序
を逆にして検索した場合であっても、検索を行うことが
できる。ここで、上記実施例におけるデータ線３２＿
１，３２＿２，…，は、１つの群に属するデータの数が
予め定まっているものとしてその長さが固定されたもの
であるが、このように固定長のデータ線を備えると、１
つの群に属するデータの数の最大を見積もり、最大のデ
ータ数に対応した長さのデータ線を備える必要がある。
これではその最大よりも少ない数のデータによりデータ
群が構成される場合に無駄なメモリワードが発生するこ
とになる。そこで、１つの群に属するデータの数に合せ
てデータ線を可変長とすることが好ましい。

【００６４】図６は、可変長のデータ線を実現する一つ
の方式を示した模式図である。データ線３２が複数のメ
モリワード１１＿１，１１＿２，１１＿３，…に亘って
延び、そのデータ線３２には、最上端のメモリワード１
１＿１を除く他のメモリワード１１＿２，１１＿３，…
それぞれに対応する各スイッチ４０＿２，４０＿３，４
０＿４，…が互いにシリーズに配置されている。これら
の各スイッチ４０＿２，４０＿３，４０＿４，…は、対
応するメモリワード１１＿２，１１＿３，１１＿４，…
と、その直ぐ上段に隣接するメモリワード１１＿１；１
１＿２，１１＿３，…との間に配置されている。それら
のスイッチ４０＿２，４０＿３，４０＿４，…のうちの
１つおきのスイッチ４０＿２，４０＿４，４０＿６，…
は第１制御線４１に出力される第１のスイッチ制御信号
によりオンし、３つおきのスイッチ４０＿３，４０＿
７，…は第２制御線４２に出力される第２のスイッチ制
御信号によりオンし、残りのスイッチのうち７つおきの
スイッチ４０＿５，…は第３制御線４３に出力される第
３のスイッチ制御信号によりオンされる。

【００６５】１つのデータ群を構成するデータの数が２
の場合は、第１制御線４１に第１のスイッチ制御信号を
出力することにより１つおきのスイッチ４０＿２，４０
＿４，４０＿６，…をオンさせる。これにより各２つの
メモリワード１１＿１；１１＿２；１１＿３，１１＿
４；１１＿５，１１＿６；…毎に切断されたデータ線が
形成される。また、１つのデータ群を構成するデータの
数が４の場合は、第１制御線４１に第１のスイッチ制御
信号を出力するとともに第２制御線４２に第２のスイッ
チ制御信号を出力する。すると、各４つのメモリワード
１１＿１，１１＿２；１１＿３，１１＿４；１１＿５，
１１＿６，…毎に切断されたデータ線が形成される。同
様にして、１つのデータ群を構成するデータの数が８の
場合は、第１制御線４１、第２制御線４２にそれぞれ第
１および第２のスイッチ制御信号を出力するとともに、
第３制御線４３に第３のスイッチ制御信号を出力する。
これにより各８つのメモリワード１１＿１，…，１１＿
８；１１＿９…毎に切断されたデータ線が形成される。

【００６６】この方式によれば、１つのデータ群を構成
するデータの数が２の倍数の場合はメモリワードに空き
は生じないが、２の倍数以外の、例えば３，５，９等の
場合空きのメモリワードが生じてしまうことになる。こ
の空きのメモリワードが生じないように多数のスイッチ
４０＿２，４０＿３，…を任意にオン，オフできるよう
に構成すると、制御線の本数が多数本となり、またそれ
らの制御線にスイッチ制御信号を出力する制御回路が複
雑となる。したがって、図６に示す方式は、データ線の
長さを任意に制御するには不向きである。

【００６７】図７は、可変のデータ線を実現するもう一
つの方式を示した模式図である。多数のメモリワードに
亘ってデータ線３２が延び、そのデータ線３２に互いに
シリーズに接続された、最上端のメモリワードを除く他
のメモリワードそれぞれに対応する各スイッチ４０＿
２，４０＿３，４０＿４，…が備えられている点は図６
の場合と同じである。各メモリワードには、各属性格納
部１１＿１＿１，１１＿２＿１，１１＿３＿１，…が備
えられており、それら属性格納部１１＿１＿１，１１＿
２＿１，１１＿３＿１，…には、図示の各属性Ｉ，Ｉ
Ｉ，ＩＩＩ，ＩＶがそれぞれ格納されている。この例
は、属性格納部１１＿１＿１，１１＿２＿１，１１＿３
＿１，…に格納された属性が属性Ｉかそれ以外の属性Ｉ
Ｉ，ＩＩＩ，ＩＶかに応じて、属性Ｉの場合は対応する
スイッチをオフのままとし、それ以外の属性ＩＩ，ＩＩ
Ｉ，ＩＶの場合は対応するスイッチをオンするように構
成したものである。このように構成すると、１つのデー
タ群を構成するデータの数がいくつであっても、また、
データ数の異なるデータ群が混在していても、各データ
群の先頭に属性Ｉのデータを配置することにより、自動
的に過不足ない数のメモリワード毎に切断されたデータ
線が形成されることになる。

【００６８】図８は、属性がＩかそれ以外かを判定する
属性判定回路の一例を示す回路図である。ここでは属性
Ｉに‘０００’が割り当てられており、属性格納部１１
＿ｉ＿１に格納された属性が属性Ｉ（‘０００’）の場
合オアゲートから‘０’が出力され、したがってトラン
ジスタ４０で構成されたスイッチ４０’はオフ状態とな
り、そのトランジスタ４０’の両側のデータ線が電気的
に切断される。属性格納部１１＿ｉ＿１に格納された属
性が属性Ｉ以外の属性の場合はオアゲートから‘１’が
出力され、トランジスタ４０はオン状態となり、そのト
ランジスタの両側のデータ線が接続される。

【００６９】このように、図５に示す連想メモリにおい
て、１つのデータ群を構成するデータの数に応じてデー
タ線３２＿１，３２＿２，…の長さを調整することもで
きる。もちろん、属性データを利用するのではなく、専
用の制御線によってスイッチを制御することによりデー
タ線の長さを調整してもよい。次に、図５に示す連想メ
モリに本発明の技術思想を適用した、本発明の第２の連
想メモリの一実施例について説明する。

【００７０】図９は、本発明の第２の連想メモリの一実
施例の特徴部分を示す回路図である。図１に示す本発明
の第１の連想メモリの各構成要素に対応する構成要素に
は、図１に付した番号と対応する番号を付して示し、相
違点を中心に説明する。この図９には、図４に示すデー
タ群のうち、群番号ｎのデータ群を格納するメモリワー
ド群、すなわち、空き状態にあるメモリワード群のう
ち、最優先のメモリワード群が示されている。

【００７１】この図９に示す連想メモリには、図１に示
す連想メモリと同様に、各メモリワード…，１１ １
ｎ，１１ ２ ｎ，…，１１ １ ｎ＋１，…に対応し
てフラグレジスタ…，５１ １ ｎ，５１ ２ ｎ，
…，５１ １ ｎ＋１，…が備えられている。これらの
フラグレジスタ…，５１ １ ｎ，５１ ２ ｎ，…，
５１ １ ｎ＋１，…は、後述するようにして、各メモ
リワード群毎に一括して制御されるが、有効なフラグレ
ジスタは、各メモリワード群毎の先頭のフラグレジスタ
である。

【００７２】また、各メモリワード…，１１ １ ｎ，
１１ ２ ｎ，…，１１ １ ｎ＋１，…は、属性を格
納する属性格納部…，１１ １ １ ｎ，１１ ２ １
ｎ，…，１１ １ １ ｎ＋１，…と、データを格納
するデータ格納部…，１１ １ ２ ｎ，１１ ２ ２
ｎ，…，１１ １ ２ ｎ＋１，…とで構成されてい
る。ただし、図９では、図示の都合上、属性格納部１１
１ １ ｎ，１１ ２ １ ｎ，…，１１ １ １ ｎ
＋１，…とデータ格納部１１ １ ２ ｎ，１１ ２
２ ｎ，…，１１ １ ２ ｎ＋１，…は互いに離れた
位置に図示されている。

【００７３】ここでは、群番号ｎ、群番号ｎ＋１に対応
する各メモリワード群は空き状態にあり、したがってそ
れらのメモリワード群に対応するフラグレジスタ５１
１ ｎ，５１ ２ ｎ，５１ ３ ｎ，５１ ４ ｎ，５
１ １ ｎ＋１，…には、空き状態を示す論理‘１’の
フラグが格納されている。第１のトランジスタ…，８１
１ ｎ，８１ ２ ｎ，…，８１ １ ｎ＋１，…は
対応する属性格納部…，１１ １ １ ｎ，１１ ２
１ ｎ，…，１１ １ １ ｎ＋１，…から延びる制御線
によりそのオン／オフが制御されるトランジスタであ
り、属性Ｉが格納された属性格納部…，１１ １ １
ｎ，１１ １ １ ｎ＋１，…のみがオン状態となる。し
たがって群番号ｎに対応する第１の可変長データ線８３
ｎには、フラグレジスタ５１ １ ｎに格納された、
空き状態を表わす論理‘１’（‘Ｈ’レベル）の信号が
出力され、その信号がその群番号ｎに対応するメモリワ
ード群内の４つの複数選択分離回路５２ １ ｎ，５２
２ ｎ，５２ ３ ｎ，５２ ４ ｎに入力される。
またその第１の可変長データ線８３−ｎの信号は、その
論理が反転されて、その群番号ｎに対応するメモリワー
ド群内の４つのアンドゲート５３ １ ｎ，５３ ２
ｎ，５３ ３ ｎ，５３ ４ ｎに入力される。

【００７４】群番号ｎ＋１に対応するメモリワード群に
ついても同様であり、フラグレジスタ５１ １ ｎ＋１
に格納された論理‘１’の信号が第１のトランジスタ８
１ １ ｎ＋１、第１の可変長データ線８３ ｎ＋１を経
由して、４つの複数分離選択回路５２ １ ｎ＋１，…
および論理が反転されて、４つのアンドゲート５３ １
ｎ＋１，…に入力される。

【００７５】図４に示すように、群番号１，２，…，ｎ
−１に対応するメモリワード群には有効なデータ群が格
納されている場合、群番号ｎに対応するメモリワード群
に備えられた４つの複数分離選択回路５２ １ ｎ，５
２ ２ ｎ，５２ ３ ｎ，５２ ４ ｎのうち最上段
の複数分離選択回路５２ １ ｎから最優先であること
を示す論理‘１’（‘Ｈ’レベル）の信号が出力され
る。複数分離選択回路…，５２ １ ｎ，５２ ２
ｎ，５２ １ ｎ＋１，…の出力側には、第２のトラン
ジスタ…，８２ １ ｎ，８２ ２ ｎ，８２ １ ｎ
＋１，…が備えられている。この第２のトランジスタ
…，８２ １ ｎ，８２ ２ ｎ，８２ １ ｎ＋１，…
は、第１のトランジスタ…，８１ １ ｎ，８１ ２
ｎ，…，８１ １ ｎ＋１，…と同様に、属性格納部…，
１１ １ １ ｎ，１１ ２ １ ｎ，…，１１ １ １
ｎ＋１，…に属性Ｉが格納されている場合のみオン状
態となるトランジスタであり、複数分離選択回路５２
１ ｎから出力された論理‘１’の信号は、第２のトラ
ンジスタ８２ １ ｎを通って第２の可変長データ線８
４ ｎに出力される。ここでは群番号ｎに対応するメモ
リワード群が最優先のメモリワード群であり、したがっ
て群番号ｎ＋１に対応するメモリワード群の複数分離選
択回路５２ １ ｎ＋１の出力は論理‘０’であって、
群番号ｎ＋１に対応するメモリワード群の第２の可変長
データ線８４ ｎ＋１には複数分離選択回路５２ １
ｎ＋１の出力である論理‘０’の信号が供給される。

【００７６】また各属性格納部…，１１ １ １ ｎ，
１１ ２ １ ｎ，…，１１ １ １ ｎ＋１，…から
は、検索時に属性の一致を受けて論理‘１’（‘Ｈ’レ
ベル）の信号が出力される属性一致線…，３０ １
ｎ，３０ ２ ｎ，３０ １ ｎ＋１，…が延び、対応す
るアンドゲート…，５３ １ ｎ，５３ ２ ｎ，５３
１ ｎ＋１，…の入力端子に接続されている。また、
各データ格納部…，１１ １ ２ ｎ，１１ ２ ２
ｎ，…，１１ １ ２ ｎ＋１，…からは、検索時にデ
ータの一致を受けて論理‘１’（‘Ｈ’レベル）の信号
が出力されるデータ一致線…，１４ １ ｎ，１４ ２
ｎ，１４ １ ｎ＋１，…が延び、属性一致線…，３
０ １ ｎ，３０ ２ ｎ，３０ １ ｎ＋１，…と同
様に、対応するアンドゲート…，５３ １ ｎ，５３
２ ｎ，５３ １ ｎ＋１，…の入力端子に接続されて
いる。

【００７７】ここで、属性ＩＩ，データ‘Ｂ’の検索デ
ータを入力してデータ検索を行なったとし、属性格納部
１１ ２ １ ｎに属性ＩＩが格納されているメモリワ
ード１１ ２ ｎのデータ格納部１１ ２ ２ ｎにた
またまデータ‘Ｂ’が格納されていたとすると、属性の
一致を受けて属性一致線３０ ２ ｎが‘Ｈ’レベルと
なり、またデータの一致を受けてデータ一致線１４ ２
ｎも‘Ｈ’レベルとなるが、第１の可変長データ線８
３ ｎが、空き状態を表わす‘Ｈ’レベルにあるため、
アンドゲート５３ ２ ｎからは一致を表わす‘Ｈ’レ
ベルの信号は出力されない。すなわち、空き状態にある
メモリワード群は、検索には参加しない。

【００７８】この検索を行なっているときに、いずれか
のメモリワード群で一致が検出されたか否かとは無関係
に、追記制御回路７２（図１参照）から、ワード線活性
化タイミング信号線６８に‘１’の信号が出力される。
すると、図９の上から２番目のメモリワード１１ ２
ｎに対応するアンドゲート６７ ２ ｎの入力が全て
‘１’となりアンドゲート６７ ２ ｎの出力側に延び
るワード線２４ ２ ｎが‘１’となり、メモリワード
１１ ２ ｎに検索データが書き込まれる。この検索デ
ータが書き込まれたタイミングは、検索と同時であり、
したがってその検索において一致が生じたか否かとは無
関係である。

【００７９】以上のような検索と検索データの書き込み
が所定回数行なわれた後、最終的に所望のデータ群が検
出されたか否かの情報が追記制御回路７２（図１参照）
に入力される。追記制御回路７２では、いずれかのメモ
リワード群において所望のデータ群が検出された場合は
その後は何も行なわない。すなわち、図９に示す群番号
ｎに対応するメモリワード群には検索の都度検索データ
が書き込まれたものの、そのメモリワード群に対応する
フラグレジスタ５１ １ ｎ，５１ ２ ｎ，，５１
３ ｎ，５１ ４ ｎには依然として空きフラグ‘１’
が格納されており、群番号ｎに対応するメモリワード群
は、依然として検索には寄与しない空き状態にとどまる
ことになる。

【００８０】一方、全体一致検出回路７１において、全
てのメモリワード群にわたって所望のデータ群が存在せ
ず、すなわちデータ群の未登録が検出され、データ群を
登録する場合は、以下のような動作になる。上記のよう
に検索対象となった属性に対応するメモリワードには検
索データが検索と同時に書き込まれている。したがっ
て、データ群の登録としては、付随データのみを書き込
めばよいことになる。

【００８１】ここでは、属性ＩＩＩに対応するメモリワ
ードに付随データを書き込むものとする。このとき、検
索と同様にして属性ＩＩＩと付随データをペアにして入
力する。各属性格納部…，１１ １ １ ｎ，１１ ２
１ ｎ，…，１１ １ １ ｎ＋１，…に対しては、検
索と同様の動作によって、属性ＩＩＩとの一致を検出す
ると図９のメモリワード１１ ３ ｎに対応する属性一
致線３０ ３ ｎに論理“１”の信号が出力される。こ
のとき、追記制御回路７２（図１参照）から、ワード活
性化タイミング信号線６８に論理“１”の信号が出力さ
れ、図９の上から３番目のメモリワード１１ ３ ｎに
対応するアンドゲート６７ ３ ｎを介してワード線２
４ ３ ｎが“１”となり、さらにこのとき格納すべき
付随データがデータ格納部…，１１ １ ２ ｎ，１１
２ ２ ｎ，…，１１ １ ２ ｎ＋１，…に対応する
ビット線に与えられており、ビットバー線には付随デー
タの反転信号が与えられているため、メモリワード１１
３ ｎに付随データが書き込まれる。

【００８２】上記の付随データの書き込みは、複数分離
回路…，５２ １ ｎ，５２ ２ ｎ，…，５２ １ ｎ
＋１，…によって指定された、空き状態にある群番号ｎ
に対応するメモリワード群の中で、属性ＩＩＩとの一致
によって指定されるメモリワード１１ ３ ２ ｎに対
して行われる。同様にして、他の属性データが格納され
ているメモリワードにも、付随データを書き込むことが
できる。

【００８３】上記のようにして、群番号ｎに対応するメ
モリワード群に、検索データおよび付随データが書き込
まれることになる。その後追記制御回路７２（図１参
照）はフラグレジスタ…，５１ １ ｎ，５１ ２
ｎ，…，５１ １ ｎ＋１，…に接続された空きフラグ
データ線６６に論理‘０’の信号を与え、その状態で空
きフラグクロック信号線６５に‘１’のクロックパルス
を与える。すると、図示の群番号ｎに対応するメモリワ
ード群に延びる第２の可変長データ線８４ ｎに論理
‘１’の信号が出力されていることから、空きフラグク
ロック信号線６５に与えられた‘１’のクロックパルス
は、４つのアンドゲート６１ １ ｎ，６１ ２ ｎ，６
１ ３ ｎ，６１ ４ ｎをそれぞれ通過して４つのフ
ラグレジスタ５１ １ ｎ，５１ ２ ｎ，５１ ３
ｎ，５１ ４ ｎに入力され、それら４つのフラグレジ
スタ５１ １ ｎ，５１ ２ ｎ，５１ ３ ｎ，５１
４ ｎに、有効なデータ群が記録されていることを示す
論理‘０’のフラグが格納される。

【００８４】複数選択分離回路…，５２ １ ｎ，５２
２ ｎ，…，５２ １ ｎ＋１，…では、群番号ｎに
対応するフラグレジスタ５１ １ ｎ，５１ ２ ｎ，
５１ ３ ｎ，５１ ４ ｎに‘０’が格納されたことに
伴い、その群番号ｎに対応するメモリワード群以外の、
空きフラグ‘１’が格納されているフラグレジスタに対
応するメモリワード群の中から最も優先度の高いメモリ
ワード群（ここに示す例では群番号ｎ＋１に対応するメ
モリワード群）が検出されることになる。

【００８５】なお、上記の説明においては、検索データ
の格納されるメモリワードと付随データが格納されるメ
モリワードを別々のものとして説明しているが、本発明
の第２の連想メモリにおいても、本発明の第１の連想メ
モリと同様、検索時および書き込み時のマスク制御を行
うことによって、同一のメモリワードの中に、検索デー
タと付随データの両方を格納することもできる。

【００８６】また、図９に示す実施例では、検索データ
を書き込むべきメモリワードを複数分離回路と属性一致
線の出力を用いて決定しているが、本発明は、図９の実
施例に限定されず、例えば、複数分離回路５２の出力を
エンコーダに入力してプライオリティエンコーダを構成
し、さらにその出力に、属性に対応したメモリワード群
内での相対的アドレスを足し合わせたものをアドレスと
して、アドレスデコーダ１６（図１１参照）に入力する
ことによって書き込むべきメモリワードを決定してもよ
く、種々の方式を含むものである。

【００８７】本発明の第２の連想メモリの実施例におい
て、メモリワード群を複数選択分離回路によって選択
し、さらに属性の一致検出によって、メモリワード群内
の１つのメモリワードを選択的に活性化する方法を示し
たが、この概念を、図４で示したような群構造のデータ
を格納する際に、適用すると非常に有効である。図１０
は、図４に示したデータ構造をもつ各データと、各デー
タを格納するメモリワードの絶対アドレスを示した図で
ある。ここで、上記のように、検索の結果一致が検出さ
れなかったことを受けて、最優先の空き状態にある群番
号ｎに対応するメモリワード群に、属性ＩＩＩに対応す
る付随データを登録する場合には、属性ＩＩＩに対応す
るデータを書き込むことを指定するために、属性ＩＩＩ
による一致比較を行えば良く現在最優先の空き状態にあ
るメモリワード群の群番号を外部が知る必要は全くな
い。

【００８８】一方、これと同じ付随データの書き込み
を、絶対アドレスでメモリワードを指定して行うために
は、現在最優先の空き状態にあるメモリワード群の群番
号がｎであることを知ることが必要であり、これを知っ
た上で求められる絶対アドレス４ｎ−２を指定しなけれ
ばならず、処理が複雑になる。上記のように、図４また
は図１０のようなデータ構造のデータ群を扱う場合、ア
ドレス管理は絶対アドレスで行うよりも、メモリワード
群の群番号と、メモリワード群内でのメモリワードの位
置によって相対的に行う方が望ましい。

【００８９】上記のような群構造をなすデータのアドレ
ス管理は、本発明の第２の連想メモリの実施例に限定さ
れず、群構造をなすデータをもつ連想メモリに対して、
広く有効である。

【００９０】

【発明の効果】以上説明したように、本発明の連想メモ
リは、検索と同時に検索データを格納してしまうもので
あるため、未登録データの追記のためには付随データの
みを書き込めばよく、追記が効率的かつ高速に行われ
る。

【図面の簡単な説明】

【図１】本発明の第１の連想メモリの一実施例の特徴部
分を示す回路図である。

【図２】複数選択分離回路の回路図である。

【図３】ビット線ドライブ回路の１ビット分の回路例を
示した図である。

【図４】群構造のデータの一例を示す図である。

【図５】群構造のデータを取り扱うのに適した連想メモ
リの一例を示すブロック図である。

【図６】可変長のデータ線を実現する一つの方式を示し
た模式図である。

【図７】可変のデータ線を実現するもう一つの方式を示
した模式図である。

【図８】属性がＩかそれ以外かを判定する属性判定回路
の一例の回路図である。

【図９】本発明の第２の連想メモリの一実施例の特徴部
分を示す回路図である。

【図１０】群構造のデータと絶対アドレスの対応を示す
図である。

【図１１】従来の連想メモリの一例を表わした回路ブロ
ック図である。

【図１２】連想メモリ中の１つのメモリワードを表わし
た詳細回路図である。

【符号の説明】

１１，１１＿１ ｎ，１１＿２ ｎ，…，１１＿１ ｎ
＋１ メモリワード １１＿１＿１ ｎ，１１＿２＿１ ｎ，…，１１＿１
１ ｎ＋１属性格納部 １１＿１＿２ ｎ，１１＿２＿２ ｎ，…，１１＿１
２ ｎ＋１データ格納部 １４ 一致線 １４＿１ ｎ，１４＿２ ｎ，…，１４＿１ ｎ＋１
データ一致線 ３０＿１ ｎ，３０＿２ ｎ，…，３０＿１ ｎ＋１
属性一致線 ５１，５１＿１ ｎ，５１＿２ ｎ，…，５１＿１ ｎ
＋１ フラグレジスタ ５２，５２＿１ ｎ，５２＿２ ｎ，…，５２＿１ ｎ
＋１複数選択分離回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 各データをそれぞれ記憶するメモリワー
   ドと、該メモリワードに対応して備えられた、入力され
   た検索データの全部もしくは一部のビットパターンと前
   記メモリワードに記憶されたデータのうち前記ビットパ
   ターンと対応する全部もしくは一部のビットパターンと
   の一致不一致を検出する一致検出回路とを備えた連想メ
   モリにおいて、 前記一致検出回路のいずれからも、一致が検出されたこ
   とを示す一致信号が出力されなかった場合に、前記メモ
   リワードのうち検索の対象とされる有効データが記憶さ
   れておらずしたがって上書きが許容される空き状態にあ
   るメモリワードの１つを選択し、該選択されたメモリワ
   ードに、前記検索データを記憶させる検索データ書き込
   み回路と、 前記選択されたメモリワードの一部のビットをマスクす
   ることにより、マスクされていないビット位置を、前記
   検索データに関連した付随データを書き込むための付随
   データ書き込み領域として指定する付随データ書き込み
   領域指定回路と、 前記付随データ書き込み領域に、前記付随データを記憶
   させる付随データ書き込み回路とを備えたことを特徴と
   する連想メモリ。
2. 【請求項２】 前記メモリワードに対応して備えられ
   た、該メモリワードが、前記有効データが記憶された記
   憶状態にあるメモリワードであるか、あるいは前記空き
   状態にあるメモリワードであるかを示すフラグが記憶さ
   れるフラグレジスタと、 前記一致検出回路のいずれからも前記一致信号が出力さ
   れなかった場合に、前記選択されたメモリワードに対応
   する前記フラグレジスタに、前記記憶状態を示すフラグ
   を記憶させるフラグ変更回路とを備えたことを特徴とす
   る請求項１記載の連想メモリ。
3. 【請求項３】 複数の格納データの集合からなる１つの
   データ群を構成する複数のデータを、各データ毎に記憶
   する複数のメモリワードからなるメモリワード群を複数
   備え、検索データが入力される毎に、入力された検索デ
   ータの全部もしくは所定の一部のビットパターンと前記
   メモリワードに記憶されたデータのうち前記ビットパタ
   ーンと対応する全部もしくは一部のビットパターンとの
   一致比較を行い、１回もしくは複数回からなる一致検索
   全てにおいて入力された検索データの全部もしくは各所
   定の一部のビットパターンと同一の前記メモリワード群
   内に記憶されたデータのうち前記ビットパターンと対応
   する全部もしくは一部との一致が検出されたことをもっ
   て、前記所定回数入力された検索データに対応するデー
   タ群の存在を検出する連想メモリにおいて、 前記メモリワード群それぞれに対応して備えられた、対
   応するメモリワード群が、検索の対象とされる有効デー
   タ群が記憶された記憶状態にあるメモリワード群である
   か、あるいは前記有効データ群が記憶されておらず、し
   たがって上書きが許容される空き状態にあるメモリワー
   ド群であるかを示すフラグが記憶されるフラグレジスタ
   と、 前記所定回数の一致検索の間、１回の検索毎に、入力さ
   れた検索データを、前記空き状態にあるメモリワード群
   の中から選択されたメモリワード群内のいずれかのメモ
   リワードに書き込む検索データ書き込み回路と、 前記検索データが書き込まれた前記空き状態のメモリワ
   ード群内のいずれかのメモリワードを指定するメモリワ
   ード指定回路と、 前記所定回数の一致検索の結果、該所定回数入力された
   検索データに対応するデータ群が検出されなかった場合
   に、前記メモリワード指定回路によって指定されたメモ
   リワードに、前記検索データに関連した付随データを書
   き込む付随データ書き込み回路と、 前記所定回数の一致検索の結果、該所定回数入力された
   検索データに対応するデータ群が検出されなかった場合
   に、前記選択されたメモリワード群に対応する前記フラ
   グレジスタに、前記記憶状態を示すフラグを記憶させる
   フラグ変更回路とを備えたことを特徴とする連想メモ
   リ。
4. 【請求項４】 前記メモリワード指定回路によって指定
   されたメモリワードの一部のビットをマスクすることに
   より、マスクされていないビット位置を、前記検索デー
   タに関連した付随データを書き込むための付随データ書
   き込み領域として指定する付随データ書き込み領域指定
   回路を備え、 前記付随データ書き込み回路が、前記付随データ書き込
   み領域に、前記付随データを記憶させるものであること
   を特徴とする請求項３記載の連想メモリ。
5. 【請求項５】 前記メモリワード指定回路が、 前記検索データが書き込まれた前記空き状態のメモリワ
   ード群を指定するメモリワード群指定回路と、 前記メモリワード群指定回路によって指定されたメモリ
   ワード群内でのメモリワードの位置を相対的に指定する
   メモリワード群内メモリワード位置指定回路とを備えた
   ものであることを特徴とする請求項３又は４記載の連想
   メモリ。
6. 【請求項６】 複数の格納データの集合からなる１つの
   データ群を構成する複数のデータを、各データ毎に記憶
   する複数のメモリワードからなるメモリワード群を複数
   備え、入力された検索データ群の全部もしくは一部のビ
   ットパターンと前記メモリワード群に記憶された群のう
   ち前記ビットパターンと対応する全部もしくは一部のビ
   ットパターンとの一致不一致を検出する連想メモリにお
   いて、 前記メモリワード群の１つを指定するメモリワード群指
   定回路と、 前記メモリワード群指定回路によって指定されたメモリ
   ワード群内でのメモリワードの位置を相対的に指定する
   メモリワード群内メモリワード位置指定回路と、 前記指定されたメモリワード位置に対応するメモリワー
   ドに対して、データの書き込み、読み出しを行うメモリ
   ワード書き込み読み出し回路とを備えたことを特徴とす
   る連想メモリ。