JP3114957B2 - 連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の各メモリワード
に各格納データを記憶しておき、参照データが入力さ
れ、入力された参照データを用いて、所定の格納データ
が記憶されたメモリワードの検索を行う連想メモリ（Ａ
ｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式
メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍ
ｅｍｏｒｙ）に関する。

【０００２】

【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。図４は、連想メモリの一例
を表わした回路ブロック図である。この連想メモリ１０
には、一例として、５ビットを１ワードとする、互いに
図の横方向に並ぶ５ビットのメモリセルからなる多数メ
モリワード１１ａ，１１ｂ，…，１１ｎが備えられてい
る。またこの連想メモリ１０は、１ワードの参照データ
が入力されてラッチされる参照データレジスタ１２を備
え、参照データレジスタ１２にラッチされた参照データ
の全部もしくは所定の一部のビットパターンと、各メモ
リワード１１ａ，１１ｂ，…，１１ｎに記憶されたデー
タのうち、上記ビットパターンと対応する部分のビット
パターンとの一致不一致が比較され、各メモリワード１
１ａ，１１ｂ，…，１１ｎそれぞれに対応して備えられ
た一致線１４ａ，１４ｂ，…，１４ｎのうちビットパタ
ーンが一致したメモリワード１１ａ，１１ｂ，…，１１
ｎに対応する一致線１４ａ，１４ｂ，…，１４ｎに論理
‘１’の一致信号が出力され、それ以外の一致線１４
ａ，１４ｂ，…，１４ｎに論理‘０’の不一致信号が出
力される。

【０００３】ここでは各一致線１４ａ，１４ｂ，…，１
４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力される。
このプライオリティエンコーダ１５からは、出力要求信
号ＲＱの各パルス毎に、論理‘１’の一致信号が出力さ
れた一致線（ここでは一致線１４ｂと一致線１４ｅの２
本）のうちの優先度の高い一致線に対応するアドレスデ
ータＡＤが出力される。ここでは、添字のアルファベッ
トが若いほど優先順位が高いものとし、従ってここでは
一致線１４ｂに対応するアドレスデータＡＤが順次出力
される。このプライオリティエンコーダ１５から出力さ
れたアドレスデータＡＤは、必要に応じて、アドレスデ
コーダ１６に入力される。アドレスデコーダ１６ではこ
の入力されたアドレスデータＡＤをデコードして各メモ
リワード１１ａ，１１ｂ，…，１１ｎそれぞれに対応し
て備えられたワード線１７ａ，１７ｂ，…，１７ｎのう
ちの入力されたアドレスデータＡＤに対応するいずれか
１本のワード線（ここではワード線１７ｂ）にアクセス
信号（ここでは論理‘１’の信号）を出力する。これに
より、アクセス信号の出力されたワード線１７ｂに対応
するメモリワード１１ｂに記憶されている格納データ
が、出力レジスタ１８に読み出される。

【０００４】上記のように、連想メモリ１０は、参照デ
ータの全部もしくは所定の一部のデータを用いて多数の
メモリワード１１ａ，１１ｂ，…，１１ｎに記憶された
内容（格納データ）を検索し、一致する格納データが記
憶されたメモリワードのアドレスを得て、そのメモリワ
ードに記憶された格納データ全体を読み出すことができ
るメモリである。

【０００５】この連想メモリの一致検索のための回路構
成については、種々のものが提案されているが、ここで
はそのうちの一例について説明する。図５は、特願平４
−１６９３０２号において本出願人により提案された回
路構成を備えた連想メモリ中の、１つのメモリワードの
一例を表わした詳細回路図である。

【０００６】このメモリワード１１は、同一構成の５つ
のメモリセル１１−１，１１−２，…，１１−５から構
成されている。各メモリセル１１−１，１１−２，…，
１１−５には、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−５と第
２インバータ２１−１，２１−２，…，２１−５が備え
られており、これらのインバータ２０−１，２１−１；
２０−２，２１−２；…；２０−５，２１−５により各
メモリセル１１−１，１１−２，…，１１−５に論理
‘１’もしくは論理‘０’の１ビットの情報が記憶され
る。

【０００７】また各メモリセル１１−１，１１−２，
…，１１−５において、第１インバータ２０−１，２０
−２，…，２０−５の出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−５を介してビット線２
３−１，２３−２，…，２３−５と接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−５のゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−５の出力Ｎはチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
５を介してビットバー線２６−１，２６−２，…，２６
−５と接続されており、このトランジスタ２５−１，２
５−２，…，２５−５のゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−５において、ビット線２３−１，２３−２，
…，２３−５とビットバー線２６−１，２６−２，…，
２６−５との間をつなぐように互いにシリーズに接続さ
れた２つのＮチャンネルトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５が配
置されており、これら各２つのトランジスタ２７−１，
２８−１；２７−２，２８−２；…；２７−５，２８−
５のうちの一方のトランジスタ２７−１，２７−２，
…，２７−５のゲートは第１のインバータ２０−１，２
０−２，…，２０−５の出力、他方のトランジスタ２８
−１，２８−２，…，２８−５のゲートは第２のインバ
ータ２１−１，２１−２，…，２１−５の出力と接続さ
れている。

【０００８】また一致線１４には、各メモリセル１１−
１，１１−２，…，１１−５に対応して１つずつＮチャ
ンネルトランジスタ３６−１，３６−２，…，３６−５
が備えられており、それらのトランジスタ３６−１，３
６−２，…，３６−５は互いにシリーズに接続され、そ
れらのトランジスタ３６−１，３６−２，…，３６−５
の各ゲートは、各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５の中
点と接続されている。

【０００９】またこの一致線１４にはもう１つのトラン
ジスタ３６−０がシリーズに接続されており、一致線１
４の図５の左端はこのトランジスタ３６−０を介して接
地されている。またこのトランジスタ３６−０のゲート
は制御線３０に接続されている。このような構造のメモ
リワード及びその周辺回路を備えた連想メモリにおい
て、一致検索は以下のようにして行なわれる。

【００１０】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。即ちこの場合第１イン
バータ２０−１の出力側が論理‘１’、第２インバータ
２１−１の出力側が論理‘０’の状態にある。このメモ
リセル１１−１に対して論理‘１’の検索が行なわれる
ものとする。即ち、ビット線２３−１に論理‘１’、ビ
ットバー線２６−１に論理‘０’の信号が印加される。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合、トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された参照データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。

【００１１】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１イン
バータ２０−２の出力側が論理‘０’、第２インバータ
２１−２の出力側が論理‘１’の状態にある。このメモ
リセル１１−２に対してやはり論理‘１’の検索が行な
われるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。

【００１２】また、マスクをかけたビットについては、
メモリセル１１−５に示すように、ビット線２３−５、
ビットバー線２６−５の双方とも論理‘１’とされる。
この場合、このメモリセル１１−５に論理‘１’の情報
が記憶されているか論理‘０’の情報が記憶されている
かに応じてトランジスタ２７−５もしくはトランジスタ
２８−５のいずれかが‘オン’状態となり、これによ
り、いずれの場合も、トランジスタ３６−５が‘オン’
状態になる。すなわち、一致したものとみなされる。

【００１３】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。

【００１４】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−５の全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の一致信号が出力される。

【００１５】図６は多数のメモリワードが縦横に並ぶよ
うに配列された、階層構造の連想メモリの回路ブロック
図である。連想メモリにおいても、他のメモリと同様
に、実際の回路は、この図３に示すように階層構造に構
成されることが多い。ここでは、メモリワード１１、そ
のメモリワード１１に付属した一致検出回路１１１、お
よび一致検出回路１１１から延びる、各一致検出回路１
１１毎の一致線１１４（「以下、単位一致線」１１４と
称する）に接続された付属回路１２１を一単位として各
単位それぞれを「単位ブロック１００」と称する。ま
た、図の横方向に並ぶ複数の単位ブロック１００をまと
めた各群をメインブロック、図の縦方向に並ぶ複数の単
位ブロック１００をまとめた各群をサブブロックと称す
る。図６には各サブブロック２００とデータＲ／Ｗおよ
び検索制御回路２１０とが接続されている旨図示されて
いる。データＲ／Ｗおよび検索制御回路２１０は、各メ
モリワード１１へのデータの書込み、各メモリワード１
１からのデータの読み出し、各メモリワード１１に格納
されたデータと外部から入力された参照データとの一
致、不一致の検索のためのビット線の制御、その他の制
御等を担う回路ブロック図である。

【００１６】メモリワード１１をアクセスする（書込み
又は読出し行なう）際は、外部から入力されたアドレス
データがメインデコーダ２２０とサブデコーダ／サブプ
ライオリティエンコーダ２３０に入力される。今回入力
されたアドレスデータが、例えば、図示の最上左端のメ
モリワード１１ａに付されたアドレスを示すものであっ
た場合、メインデコーダ２２０は、各メインブロック毎
に備えられたバッファ２２１のうち最上端に位置するバ
ッファ２２１ａに論理‘１’の信号、それ以外のバッフ
ァアンプに論理‘０’の信号を出力する。それらの信号
は、各バッファ２２１を経由して、各メインブロック毎
に備えられた、図６の左右に延びるメインワード線２２
２に印加される。すなわちこの場合、最上端のメインブ
ロックに対応するメインワード線２２２ａが論理
‘１’、それ以外のメインワード線２２２が論理‘０’
となる。

【００１７】またサブデコーダ／サブプライオリティエ
ンコーダ２３０は、各サブブロック２００毎に備えられ
たバッファ２３１のうち、図示の最左端のバッファ２３
１ａにのみ論理‘１’、他のバッファ２３１には論理
‘０’の信号を出力する。それらの信号は、各バッファ
２３１を経由して、各サブブロック２００それぞれに備
えられた、図６の上下に延びるサブワード線２３２に印
加される。すなわちこの場合、最左端のサブブロロック
に対応するサブワード線２３２ａが論理‘１’、それ以
外のサブワード線２３２が論理‘０’となる。

【００１８】各メインワード線２２２と各サブワード線
２３２は、各単位ブロック１００毎に備えられたアンド
回路２４１の入力側に接続されており、各アンド回路２
４１の出力側には、各単位ブロック１００毎のワード線
（以下「単位ワード線」と称する）１１７が接続されて
いる。したがって、上記の例では、図６の最上左端の単
位ブロック１００ａ内のアンド回路２４１ａの出力のみ
が論理‘１’、他の全てのアンド回路２４１の出力は論
理‘０’となり、これにより、図６の最上左端の単位ブ
ロック１００ａがアクセスされたことになる。

【００１９】このようにしてアクセスされ、単位ワード
線１１７に論理‘１’の信号が出力された単位ブロック
１００を構成するメモリワード１１に、データＲ／Ｗお
よび検索制御回路２１０を経由して所望のデータが書き
込まれ、あるいは、そのメモリワード１１から、そのメ
モリワード１１に格納されたデータが、データＲ／Ｗお
よび検索制御回路２１０を経由して読み出される。

【００２０】次にこの連想メモリの検索機能について説
明する。各メインブロックそれぞれに対応して、図の左
右に延びるメイン一致線３１０が備えられており、各メ
イン一致線３１０は各インバータ３２０を介してメイン
プライオリティエンコーダ３３０に接続されている。ま
た各サブブロック２００に対応して、図の上下に延びる
サブ一致線３４０が備えられており、各サブ一致線３４
０は各インバータ３５０を介してサブエンコーダ／サブ
プライオリティエンコーダ２３０に接続されている。

【００２１】検索にあたっては、図５に示す一致線１４
がプリチャージされ、これにより図５に示すインバータ
３１の出力側に接続された単位一致線１１４（図６参
照）が、全ての単位ブロック１００について論理‘０’
となる。また、制御線４００に論理‘０’のプリチャー
ジ信号が出力され、プリチャージ用トランジスタ４１
０，４２０を介してメイン一致線３１０、サブ一致線３
４０がプリチャージされる。その後制御線４００が論理
‘１’に変更され、データＲ／Ｗおよび検索制御回路２
１０から、各メモリワード１１に格納されたデータと比
較される参照データが入力される。ここでは、図示の最
上左端の単位ブロック１００ａを構成するメモリワード
１１ａのみに、今回入力された参照データと一致するデ
ータが格納されているものとする。参照データと一致す
るデータが複数のメモリワード１１に格納されていた場
合は、メインプライオリティエンコーダ３３０およびサ
ブデコーダ／サブプライオリティエンコーダ２３０によ
り、図４に示すプライオリティエンコーダ１５を参照し
て説明したようにして調整される。

【００２２】各メモリワード１１に参照データが入力さ
れると、各メモリワード１１に付随した一致検出回路１
１１により、入力された参照データとその各メモリワー
ド１１に格納されたデータとの一致、不一致が検出さ
れ、一致した場合に単位一致線１１４に論理‘１’の一
致信号が出力される。ここでは、上述のように、最上左
端のメモリワード１１ａにのみ参照データと一致するデ
ータが格納されており、したがってそのメモリワード１
１ａに対応した単位一致線１１４ａにのみ論理‘１’の
信号が出力され、他の全ての単位一致線１１４には論理
‘０’の信号が出力される。

【００２３】各単位一致線１１４に論理‘１’もしくは
論理‘０’の信号が出揃ったタイミングで、サブデコー
ダ／サブプライオリティエンコーダ２３０から、各サブ
ブロック２００それぞれに対応して備えられた各制御線
４３０を経由して、各単位ブロックに備えられた付属回
路１２０を構成するフラグレジスタ１２１にパルス信号
が１パルスだけ入力され、各フラグレジスタ１２１に、
各単位一致線１１４の信号が格納される。ここでは、最
上左端の単位ブロック１００ａを構成するフラグレジス
タ１２１ａにのみ論理‘１’、他のフラグレジスタ１２
１には論理‘０’のデータが格納される。また各単位ブ
ロック１００の付属回路１２０には、サブ一致線３４０
とグラウンドとの間を結び、ゲートが単位一致線１１４
に接続されたトランジスタ１２２が備えられており、対
応する単位一致線１１４に論理‘１’の信号が出力され
ると、そのトランジスタ１２２が‘オン’状態となり、
接続されたサブ一致線３４０にプリチャージされていた
電荷がディスチャージされる。ここでの想定の場合、図
示の最上左端のトランジスタ１２２のみが‘オン’状態
となり、各サブブロック２００に対応して備えられた各
サブ一致線３４０のうち、最左端のサブブロック２００
ａのサブ一致線３４０ａのみがディスチャージされ、対
応するインバータ３５０ａを経由して、論理‘１’の一
致信号がサブデコーダ／サブプライオリティエンコーダ
２３０に入力される。すると、サブデコーダ／サブプラ
イオリティエンコーダ２３０から、各サブブロック２０
０に対応して備えられた各制御線４４０の中の、さらに
サブデコーダ／サブプライオリティエンコーダ２３０に
一致信号が入力されたサブブロックに対応する各制御線
４４０の中の、優先度の最も高いサブブロックに対応す
る制御線４４０（ここでは最左端の制御線４４０ａ）に
論理‘１’の制御信号が出力され、サブブロックを構成
する各単位ブロック１００の付属回路１２０内のトラン
ジスタ１２３をオン状態にする。トランジスタ１２３
は、もう１つのトランジスタ１２４と直列に、各メイン
一致線３１０とグラウンドとの間に接続されており、そ
のもう１つのトランジスタ１２４のゲートは、フラグレ
ジスタ１２１の出力に接続されている。

【００２４】したがってトランジスタ１２４は、最上左
端の単位ブロック１００ａに備えられたもののみがオン
状態となり、各メイン一致線３４０のうち最上端のメイ
ンブロックに備えられたメイン一致線３１０ａのみが、
最上左端の単位ブロック１００ａに備えられた２つのト
ランジスタ１２３，１２４を経由してディスチャージさ
れ、対応するインバータ３２０ａを経由して、メインプ
ライオリティエンコーダ３３０に、論理‘１’の一致信
号が入力される。

【００２５】以上の動作を経た後、メインプライオリテ
ィエンコーダ３３０、サブデコーダ／サブプライオリテ
ィエンコーダ２３０から、それぞれ、最上端のメインブ
ロックを表わすエンコード出力、最左端のサブブロック
２００ａを表わすエンコード出力が得られ、これら双方
のエンコード出力を合わせることにより最上左端の単位
ブロックに対応するアドレスを表わすエンコード出力が
外部に出力される。

【００２６】

【発明が解決しようとする課題】半導体メモリ等のＬＳ
Ｉにおいては、実際の論理素子が組み込まれた領域と比
べ、配線領域が、例えば８０％等かなり大きな面積を占
有しており、面積効率が悪く、このことが高集積化を図
る際の大きな障害の１つとなっている。上述のような連
想メモリにおいても例外ではなく、配線領域が全体の面
積の中の非常に大きな部分を占有している。

【００２７】本発明は、上記事情に鑑み、例えば図６に
示すように階層化された連想メモリにおいて、配線の本
数を低減し、もって面積効率の向上を図ることを目的と
する。

【００２８】

【課題を解決するための手段】上記目的を達成する本発
明の第１の連想メモリは、互いに交わる第１および第２
の方向にそれぞれ複数ずつ配列されたメモリワードそれ
ぞれに各格納データを記憶しておき、参照データが入力
され、入力された参照データを用いて、所定の格納デー
タが記憶されたメモリワードの検索を行う連想メモリに
おいて、 （１＿１）第１の方向に配列された複数のメモリワード
からなる第１のメモリワード群毎に備えられた、各第１
のメモリワード群を構成する複数のメモリワードに跨っ
て延びる、検索時に、対応する第１のメモリワード群を
構成するメモリワードのいずれかに上記所定の格納デー
タが格納されていたことを受けて活性化される第１のワ
ード／一致線 （１＿２）第２の方向に配列された複数のメモリワード
からなる第２のメモリワード群毎に備えられた、各第２
のメモリワード群を構成する複数のメモリワードに跨っ
て延びる、上記第１のワード／一致線とともにそれら第
１のワード／一致線との交点に対応するメモリワードを
指定するための第２のワード線 （１＿３）第２のメモリワード群毎に備えられた、各第
２のメモリワード群を構成する複数のメモリワードに跨
って延びる、対応する第２のメモリワード群を構成する
メモリワードのいずれかに上記所定の格納データが格納
されていたことを受けて活性化される第２の一致線 （１＿４）第１のワード／一致線と接断自在に接続さ
れ、入力されたアドレスデータに基づいて、上記第１の
ワード／一致線のうちの入力されたアドレスデータに対
応する第１のワード／一致線を活性化する第１のデコー
ダ （１＿５）第２のワード線と接続され、入力されたアド
レスデータに基づいて、第２のワード線のうちの入力さ
れたアドレスデータに対応する第２のワード線を活性化
する第２のデコーダ （１＿６）第１のワード／一致線と接続され、検索時に
活性化された第１のワード／一致線に対応する第１のメ
モリワード群を指標するアドレスデータを出力する第１
のエンコーダ （１＿７）第２の一致線と接続され、検索時に活性化さ
れた第２の一致線に対応する第２のメモリワード群を指
標するアドレスデータを出力する第２のエンコーダ （１＿８）検索時に、第１のワード／一致線を、第１の
デコーダから切り離すスイッチ回路 を備えたことを特徴とするものである。

【００２９】また、上記目的を達成する本発明の第２の
連想メモリは、互いに交わる第１および第２の方向にそ
れぞれ複数ずつ配列されたメモリワードそれぞれに各格
納データを記憶しておき、参照データが入力され、入力
された参照データを用いて、所定の格納データが記憶さ
れたメモリワードの検索を行う連想メモリにおいて、 （２＿１）第１の方向に配列された複数のメモリワード
からなる第１のメモリワード群毎に備えられた、各第１
のメモリワード群を構成する複数のメモリワードに跨っ
て延びる、検索時に、対応する第１のメモリワード群を
構成するメモリワードのいずれかに上記所定の格納デー
タが格納されていたことを受けて活性化される第１のワ
ード／一致線 （２＿２）第２の方向に配列された複数のメモリワード
からなる第２のメモリワード群毎に備えられた、各第２
のメモリワード群を構成する複数のメモリワードに跨っ
て延びる、検索時に、対応する第２のメモリワード群を
構成するメモリワードのいずれかに上記所定の格納デー
タが格納されていたことを受けて活性化される第２のワ
ード／一致線 （２＿３ 第１のワード／一致線と接断自在に接続さ
れ、入力されたアドレスデータに基づいて、第１のワー
ド／一致線のうちの入力されたアドレスデータに対応す
る第１のワード／一致線を活性化する第１のデコーダ （２＿４）第２のワード／一致線と接断自在に接続さ
れ、入力されたアドレスデータに基づいて、第２のワー
ド／一致線のうちの入力されたアドレスデータに対応す
る第２のワード／一致線を活性化する第２のデコーダ （２＿５）第１のワード／一致線と接続され、検索時に
活性化された第１のワード／一致線に対応する第１のメ
モリワード群を指標するアドレスデータを出力する第１
のエンコーダ （２＿６）第２のワード／一致線と接続され、検索時に
活性化された第２のワード／一致線に対応する第２のメ
モリワード群を指標するアドレスデータを出力する第２
のエンコーダ （２＿７）検索時に、第１のワード／一致線を、第１の
デコーダから切り離す第１のスイッチ回路 （２＿８）検索時に、第２のワード／一致線を、第２の
デコーダから切り離す第２のスイッチ回路 を備えたことを特徴とするものである。

【００３０】

【作用】図６に示す連想メモリには、各メインブロック
毎に、図６の左右に長く延びるメインワード線２２２と
メイン一致線３１０が備えられている。しかしながら、
上述のように、メインワード線２２２には、メモリワー
ド１１をアクセス（読み書き）する際にいずれかのメイ
ンワード線２２２に論理‘１’の信号が出力されるが、
検索の際には、メインワード線２２２は、全てのメイン
ブロックに関し論理‘０’に保持され、いわば使用され
ない状態にある。

【００３１】一方、メイン一致線３１０は、メモリワー
ド１１をアクセスする際には用いられず、検索時のみ必
要とされる。またこのことは、サブワード線２３２およ
びサブ一致線３４０にも当て嵌まる。本発明は、このこ
とに想到することにより完成されたものである。すなわ
ち、本発明の第１の連想メモリを図６の従来例と対比し
て説明すると、メインワード線２２２とメイン一致線３
１０とのペアもしくはサブワード線２３２とサブ一致線
３４０とのペアのいずれか一方のペアを、各メインブロ
ック、もしくは各サブブロック毎に一本に共通化した第
１のワード／一致線を備えたものであるため、例えば図
６の、各メインブロックを構成する多数のメモリワード
に跨って図６の左右に長く延びる線が半減され、これに
より配線の占める面積が縮小され、面積効率が向上す
る。また、本発明においては、上記（１＿８）のスイッ
チ回路を備え、そのスイッチ回路により、検索時に一本
化された第１のワード／一致線と対応する第１のデコー
ダ（例えば図６に示すメインデコーダ２２０）との間を
切り離す構成としたため、動作上の問題も生じない。

【００３２】また本発明の第２の連想メモリは、図６の
従来例と対比して説明すると、メインワード線２２２と
メイン一致線３１０とのペア、および、サブワード線２
３２とサブ一致線とのペアを、各メインブロック、およ
び各サブブロック毎にそれぞれ一本に共通化した第１の
ワード／一致線、第２のワード／一致線を備えたもので
あるため、面積効率がさらに向上する。また上記（２＿
７），（２＿８）のスイッチ回路を備え、それらのスイ
ッチ回路により、検索時に、第１のワード／一致線と第
１のデコーダとの間、第２のワード／一致線と第２のデ
コーダとの間の双方を切り離す構成としたため、動作上
の問題も生じない。

【００３３】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の連想メモリの第１実施例の回路ブロック
図である。図６に示す従来例の回路ブロックの各構成要
素と対応する各構成要素には、図６に付した番号と同一
の番号を付し、もしくは番号を省略して示し、従来例と
の相違点のみについて説明する。

【００３４】図６に示す従来例には、各メインブロック
毎にメインワード線２２２とメイン一致線３１０との２
本が備えられているが、図１に示す第１実施例では、そ
れらメインワード線２２２およびメイン一致線３１０に
代えて、各メモリブロック毎に、一本のメインワード／
一致線５１０が備えられている。また図６に示す従来例
には、メインデコーダ２２０と各メインワード線２２２
の間に各バッファ２２１が備えられているが、図１に示
す第１実施例には、各バッファ２２１に代えて各トライ
ステートバッファ５２１が備えられている。トライステ
ートバッファ５２１の制御端子は、制御線５００に接続
されている。さらに、図６に示す従来例には、各メイン
一致線３１０と電源との間に、各プリチャージ用トラン
ジスタ４１０が備えられているが、図１に示す第１実施
例では、各メインワード／一致線５１０と各プリチャー
ジ用トランジスタ４１０との間に、さらに各トランジス
タ５１１も備えられている。各トランジスタ５１１のゲ
ートも制御線５００に接続されている。

【００３５】また、図１に示す第１実施例には、図６に
示す２入力アンド回路２４１に代えて、各単位ブロック
１００毎に３入力アンド回路５４１が備えられており、
各３入力アンド回路５４１の入力側には、メインワード
／一致線５１０、サブワード線２３２のほか、制御線５
００が接続されている。メモリセル１１をアクセスする
際は、制御線５００に論理‘１’の信号が出力され、各
トライステートバッファ５２１が、メインデコーダ２２
０から出力された信号が各メインワード／一致線５１０
に伝達されるように制御される。このときには、各メイ
ンワード／一致線５１０のプリチャージは、制御線４０
０を論理‘１’に保つことにより防止されるが、安全の
ため、各トランジスタ５１１を、各トライステートバッ
ファ５２１を制御するための制御線５００の信号と同一
の信号で制御することにより、メインワード／一致線５
１０のプリチャージの確実な防止が図られている。上述
したように、各単位ブロック１００には、３入力アンド
回路５４１が備えられており、制御線５００の信号が入
力されているため、メモリセル１１は、トライステート
バッファ５２１が接続され、かつプリチャージが禁止さ
れた状態のときのみアクセスされる。

【００３６】検索時には、制御線５００に論理‘０’の
信号が印加される。これにより、トライステートバッフ
ァ５２１は‘オフ’状態（トライステートバッファ５２
１の出力側がハイインピーダンスの状態）となり、また
アンドゲート５４１の出力は常に論理‘０’となり、さ
らにトランジスタ５１１が‘オン’状態となって、制御
線４００の信号により、メインワード／一致線５１０が
プリチャージされ得る状態となる。

【００３７】図１に示す第１実施例では、上記のように
して確実な動作が確保される。図１に示す第１実施例で
は、各メインブロック毎に図１の左右の延びる線はメイ
ンワード／一致線５１０の一本ずつで済み、一方、制御
線５００が増えるものの、図６に示す従来例と比べ配線
の面積が差し引き大きく減少し、面積効率が大幅に向上
する。

【００３８】図２は、本発明の連想メモリの第２実施例
の回路ブロック図である。図１に示す第１実施例との相
違点について説明する。図１に示す第１実施例では、図
６に示す従来例の２入力アンド回路２４１に代えて３入
力アンド回路５４１が備えられているが、図２に示す第
２実施例では、図６に示す従来例と同様、２入力アンド
回路２４１が備えられている。ただし、サブデコーダ／
サブプライオリティエンコーダ２３０と各バッファ２３
１との間に各２入力アンド回路５３０が備えられてお
り、各アンド回路５３０の一方の入力端子はサブデコー
ダ／サブプライオリティエンコーダ２３０に接続され、
他方の入力端子は制御線５００に接続されている。この
第２実施例の場合、制御線５００にメモリセル１１のア
クセスを許容する論理‘１’の信号が印加されていると
きのみサブワード線２３２に論理‘１’の出力が許容さ
れ、検索時には、制御線５００に論理‘０’が印加され
るため全サブワード線２３２が論理‘０’に保たれ、し
たがって、検索時に、アンド回路２４１の出力がメモリ
ワード１１をアクセスする論理‘１’となることが防止
される。

【００３９】図３は、本発明の連想メモリの第３実施例
の回路ブロック図である。図３に示す第３実施例は、図
１に示す第１実施例における、図６に示す従来例からの
変更点に加え、さらに以下のように変更されている。図
６に示す従来例における各サブブロック２００毎に備え
られたサブワード線２３２およびサブ一致線３４０の双
方に代えて、各サブブロック２００毎に１本のサブワー
ド／一致線５６０が備えられている。また、図６に示す
従来例には、サブデコーダ／サブプライオリティエンコ
ーダ２３０と各サブワード線２３２との間に各バッファ
２３１が備えられているが、図３にに示す第３実施例に
はバッファ２３１に代えて各トライステートバッファ５
５１が備えられている。各トライステートバッファ５５
１の制御端子は、制御線５００に接続されている。さら
に、図６に示す従来例には、各サブ一致線３４０と電源
との間に、各プリチャージ用トランジスタ４２０が備え
られているが、図３に示す第３実施例では、各サブワー
ド／一致線５６０と各プリチャージ用トランジスタ４２
０との間に、さらに各トランジスタ５３０が備えられて
いる。各トランジスタ５３０のゲートも制御線５００に
接続されている。

【００４０】この場合、図１に示す第１実施例における
メインブロック側のアクセス、検索と同様に、サブブロ
ック２００側のアクセス、検索も、制御線５００の信号
により切り換えが行なわれる。尚、アクセス時にはいず
れかのサブワード／一致線５６０に論理‘１’の信号を
出力されるが、それに先立って、図５に示す一致線１４
をプリチャージしておくことにより図３に示す単位一致
線１１４は論理‘０’の状態に保たれ、このようにタイ
ミングをとることによって、アクセス時に、サブワード
／一致線５６０がトランジスタ１２２を介して接地され
てしまうことは避けられる。

【００４１】図３に示す第３実施例の場合、図１に示す
第１実施例と比べ、さらにサブワード線２３２とサブ一
致線３４０が一本化されているため、面積効率が一層向
上する。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
長く延びる配線の本数が低減し、面積効率が向上する。

【図面の簡単な説明】

【図１】本発明の連想メモリの第１実施例の回路ブロッ
ク図である。

【図２】本発明の連想メモリの第２実施例の回路ブロッ
ク図である。

【図３】本発明の連想メモリの第３実施例の回路ブロッ
ク図である。

【図４】連想メモリの一例を表わした回路ブロック図で
ある。

【図５】連想メモリ中の、１つのメモリワードの一例を
表わした詳細回路図である。

【図６】階層構造の連想メモリの回路ブロック図であ
る。

【符号の説明】

１１ メモリワード １００ 単位ブロック １１４ 単位一致線 ２００ サブブロック ２２２ メインワード線 ２３２ サブワード線 ３１０ メイン一致線 ３４０ サブ一致線 ５１０ メインワード／一致線 ５２１ トライステートバッファ ５５１ トライステートバッファ ５６０ サブワード／一致線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 互いに交わる第１および第２の方向にそ
   れぞれ複数ずつ配列されたメモリワードそれぞれに各格
   納データを記憶しておき、参照データが入力され、入力
   された参照データを用いて、所定の格納データが記憶さ
   れたメモリワードの検索を行う連想メモリにおいて、 第１の方向に配列された複数のメモリワードからなる第
   １のメモリワード群毎に備えられた、各第１のメモリワ
   ード群を構成する複数のメモリワードに跨って延びる、
   検索時に、対応する第１のメモリワード群を構成するメ
   モリワードのいずれかに前記所定の格納データが格納さ
   れていたことを受けて活性化される第１のワード／一致
   線と、 第２の方向に配列された複数のメモリワードからなる第
   ２のメモリワード群毎に備えられた、各第２のメモリワ
   ード群を構成する複数のメモリワードに跨って延びる、
   前記第１のワード／一致線とともに該第１のワード／一
   致線との交点に対応するメモリワードを指定するための
   第２のワード線と、 前記第２のメモリワード群毎に備えられた、各第２のメ
   モリワード群を構成する複数のメモリワードに跨って延
   びる、対応する第２のメモリワード群を構成するメモリ
   ワードのいずれかに前記所定の格納データが格納されて
   いたことを受けて活性化される第２の一致線と、 前記第１のワード／一致線と接断自在に接続され、入力
   されたアドレスデータに基づいて、前記第１のワード／
   一致線のうちの該アドレスデータに対応する第１のワー
   ド／一致線を活性化する第１のデコーダと、 前記第２のワード線と接続され、入力されたアドレスデ
   ータに基づいて、前記第２のワード線のうちの該アドレ
   スデータに対応する第２のワード線を活性化する第２の
   デコーダと、 前記第１のワード／一致線と接続され、検索時に活性化
   された前記第１のワード／一致線に対応する前記第１の
   メモリワード群を指標するアドレスデータを出力する第
   １のエンコーダと、 前記第２の一致線と接続され、検索時に活性化された前
   記第２の一致線に対応する前記第２のメモリワード群を
   指標するアドレスデータを出力する第２のエンコーダ
   と、 検索時に、前記第１のワード／一致線を、前記第１のデ
   コーダから切り離すスイッチ回路とを備えたことを特徴
   とする連想メモリ。
2. 【請求項２】 互いに交わる第１および第２の方向にそ
   れぞれ複数ずつ配列されたメモリワードそれぞれに各格
   納データを記憶しておき、参照データが入力され、入力
   された参照データを用いて、所定の格納データが記憶さ
   れたメモリワードの検索を行う連想メモリにおいて、 第１の方向に配列された複数のメモリワードからなる第
   １のメモリワード群毎に備えられた、各第１のメモリワ
   ード群を構成する複数のメモリワードに跨って延びる、
   検索時に、対応する第１のメモリワード群を構成するメ
   モリワードのいずれかに前記所定の格納データが格納さ
   れていたことを受けて活性化される第１のワード／一致
   線と、 第２の方向に配列された複数のメモリワードからなる第
   ２のメモリワード群毎に備えられた、各第２のメモリワ
   ード群を構成する複数のメモリワードに跨って延びる、
   検索時に、対応する第２のメモリワード群を構成するメ
   モリワードのいずれかに前記所定の格納データが格納さ
   れていたことを受けて活性化される第２のワード／一致
   線と、 前記第１のワード／一致線と接断自在に接続され、入力
   されたアドレスデータに基づいて、前記第１のワード／
   一致線のうちの該アドレスデータに対応する第１のワー
   ド／一致線を活性化する第１のデコーダと、 前記第２のワード／一致線と接断自在に接続され、入力
   されたアドレスデータに基づいて、前記第２のワード／
   一致線のうちの該アドレスデータに対応する第２のワー
   ド／一致線を活性化する第２のデコーダと、 前記第１のワード／一致線と接続され、検索時に活性化
   された前記第１のワード／一致線に対応する前記第１の
   メモリワード群を指標するアドレスデータを出力する第
   １のエンコーダと、 前記第２のワード／一致線と接続され、検索時に活性化
   された前記第２のワード／一致線に対応する前記第２の
   メモリワード群を指標するアドレスデータを出力する第
   ２のエンコーダと、 検索時に、前記第１のワード／一致線を、前記第１のデ
   コーダから切り離す第１のスイッチ回路と、 検索時に、前記第２のワード／一致線を、前記第２のデ
   コーダから切り離す第２のスイッチ回路とを備えたこと
   を特徴とする連想メモリ。