JP3130745B2 - 連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の各メモリワード
それぞれに各格納データを記憶しておき、入力された参
照データを用いて所定の格納データが記憶されたメモリ
ワードの検索を行う連想メモリに関する。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒ
ｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。図
６は、従来の連想メモリの一例を表わした回路ブロック
図である。

【０００３】この連想メモリ１０には、ｍビットを１ワ
ードとする、互いに図の横方向に並ぶｍビットのメモリ
セルからなる多数のメモリワード１１＿１，１１＿２，
…，１１＿ｎが備えられている。またこの連想メモリ１
０は、１ワードの参照データが入力されラッチされる参
照データレジスタ１２および参照データをビット毎にマ
スクするマスクデータが格納されるマスクデータレジス
タ１３を備え、参照データレジスタ１２にラッチされた
参照データのうち、マスクデータレジスタ１３に格納さ
れたマスクデータによりマスクされていない全部もしく
は所定の一部のビットパターンと、各メモリワード１１
＿１，１１＿２，…，１１＿ｎに記憶されたデータのう
ち上記ビットパターンと対応する部分のビットパターン
との一致不一致が比較され、各メモリワード１１＿１，
１１＿２，…，１１＿ｎそれぞれに対応して備えられた
一致線１４＿１，１４＿２，…，１４＿ｎのうちビット
パターンが一致したメモリワード１１＿１，１１＿２，
…，１１＿ｎに対応する一致線１４＿１，１４＿２，
…，１４＿ｎに論理‘１’の一致信号が出力される。そ
れ以外の一致線１４＿１，１４＿２，…，１４＿ｎは論
理‘０’にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号はアドレ
スエンコーダ１６に入力され、このアドレスエンコーダ
１６からは、論理‘１’の信号が格納された一致フラグ
レジスタ（ここでは一致フラグレジスタ１５＿２と一致
フラグレジスタ１５＿３の２つのみとする）のうちの優
先度の最も高い一致フラグレジスタに対応するアドレス
信号が出力される。ここでは、添字が若いほど優先順位
が高いものとし、従ってここでは一致フラグレジスタ１
５＿２に対応するメモリアドレスが出力される。このア
ドレスエンコーダ１６から出力されたアドレス信号ＡＤ
は、必要に応じてデコーダ１７に入力される。デコーダ
１７ではこの入力されたアドレス信号ＡＤをデコードし
て各メモリワード１１＿１，１１＿２，…，１１＿ｎの
それぞれに対応して備えられたワード線１８＿１，１８
＿２，…，１８＿ｎのうちの入力されたアドレス信号Ａ
Ｄに対応するいずれか１本のワード線（ここではワード
線１８＿２）にアクセス信号を出力する。これによりア
クセス信号の出力されたワード線１８＿２に対応するメ
モリワード１１＿２に記憶されているデータが出力レジ
スタ１９に読み出される。

【０００５】次に、一致フラグレジスタ１５＿２に格納
された信号を‘０’に変更することにより、今度は一致
フラグレジスタ１５＿３に対応するメモリワード１１＿
３のアドレスを得ることができる。図７は、従来の連想
メモリの機能ブロック図である。この連想メモリには、
ファンクションデータＦＵＮ＿ＤＡＴＡと参照データＲ
ＥＦ＿ＤＡＴＡが入力される。ファンクションデータＦ
ＵＮ＿ＤＡＴＡはこの連想メモリの機能を定義するデー
タであり、例えばファンクションデータＦＵＮ＿ＤＡＴ
Ａが‘０１’のときは、同時に入力された参照データＲ
ＥＦ＿ＤＡＴＡはマスクデータであることを意味し、そ
のデータがマスクデータレジスタに格納される。また例
えばファンクションデータＦＵＮ＿ＤＡＴＡが‘１０’
のときは、同時に入力された参照データＲＥＦ＿ＤＡＴ
Ａを用いた検索が行われ、入力された参照データＲＥＦ
＿ＤＡＴＡは、マスクデータレジスタに格納されたマス
クデータによるマスクがかけられた後、データ線駆動回
路を経由して、各メモリワードに供給される。メモリワ
ードに格納されたデータが入力されたデータと一致した
ときは、対応する一致フラグレジスタに論理‘１’の一
致信号が格納される。

【０００６】このように、連想メモリ１０は、参照デー
タの全部もしくは所定の一部のデータを用いて多数のメ
モリワード１１＿１，１１＿２，…，１１＿ｎに記憶さ
れた内容（データ）を検索し、一致するデータを有する
メモリワードのアドレスを得、必要に応じてそのメモリ
ワードに記憶されたデータ全体を読み出すことができる
ように構成されたメモリである。

【０００７】また連想メモリの応用として、参照データ
とともに属性データを入力し、これら双方のデータに基
づいて検索を行うことが本出願人により提案されている
（特願平５−１８１４４７号参照）。以下、この属性の
考え方について説明する。図８は、連想メモリのメモリ
構造図である。

【０００８】連想メモリを構成する多数のメモリワード
が４つずつ組にされ、各組内の先頭のメモリワードに
は、例えば‘氏名’という「属性０」の付されたデータ
が格納され、各組内の２番目のメモリワードには例えば
‘生年月日’という「属性１」の付されたデータが格納
され、以下同様にして各組内の３番目、４番目のメモリ
ワードにはそれぞれ「属性２」，「属性３」が付された
データが格納されるものとする。ここでは、それぞれが
ｍビット（例えば１６ビット）からなるメモリワードの
上位ｋビット（例えば２ビット）を属性を表わす属性デ
ータを格納する領域と定め、また残りのｍ−ｋビット
（例えば１６−２＝１４ビット）を、それらの属性の付
された本来のデータを格納しておくべき領域と定め、各
メモリワードに属性とデータとの双方を格納する。そし
て検索にあたっては、属性とデータとの双方で検索を行
う。例えば「属性０」とデータ‘Ａ’との双方で検索を
行えば、図８の最上段に示されたデータが検索されるこ
とになる。

【０００９】図９は、上記の考え方をさらに説明するた
めの、連想メモリのブロック図である。尚、この連想メ
モリは、説明の都合上描き方がやや異なるのみであって
本質的には図６に示す連想メモリと同一のものである
が、説明に不必要なブロックの図示は一部省略されてい
る。また図６に示す連想メモリの各ブロックと同一のブ
ロックには図６に付した番号と同一の番号が付されてい
る。

【００１０】ｍビットからなる各メモリワード１１＿
１，１１＿２，…，１１＿ｎの上位２ビットには属性デ
ータを格納し、残りのｍ−２ビットに、各属性の付され
たデータを格納する。そして検索にあたっては、参照デ
ータレジスタ１２の上位２ビットを検索用の属性データ
が格納される属性データレジスタ１２＿１とし、参照デ
ータレジスタ１２の残りの部分（データレジスタ１２＿
２）を、図６を参照して説明した際の、従来の意味にお
ける参照データレジスタとし、この参照データレジスタ
１２に属性データと従来の意味における参照データとを
格納して検索を行う。これによりその検索に用いられた
属性データが表わす属性が付された所望の格納データの
検索が行われる。即ち、属性の異なる同一の格納データ
の検索は排除される。

【００１１】尚、この属性データは、固定的に記憶して
おいてもよい。

【００１２】

【発明が解決しようとする課題】連想メモリを用いて検
索を行う場合、マスクデータや属性データを変更しなが
ら連続した複数回からなる一連の検索を行うことによ
り、検索の目的を達成する場合があるが、このような検
索を、上述した連想メモリを用いて行うには、マスクデ
ータを順次変更しながら複数回の検索を行ったり、常に
対応する属性ビットを伴った参照データを入力して検索
を行う必要があり、検索の手順が煩雑であり、その分一
連の検索を行う間の検索速度が低下してしまうという問
題がある。

【００１３】本発明は、上記事情に鑑み、検索の手順が
簡単化され、もって検索速度の向上が図られた連想メモ
リを提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成する本発
明の第１の連想メモリは、複数の各メモリワードそれぞ
れに各格納データを記憶しておき、参照データが入力さ
れ、入力された参照データを用いて、所定の格納データ
が記憶されたメモリワードの検索を行う連想メモリにお
いて、 （１）入力された参照データと結合することにより各格
納データと比較される検索データを生成するための各検
索補助データを書込み自在に記憶する複数の検索補助デ
ータレジスタ （２）複数の検索補助データレジスタのうちのいずれか
１つを指定する制御データを書込み自在に記憶する複数
の制御データレジスタ （３）入力される参照データのタイプを表わす信号を入
力する１つあるいは複数の信号入力端子 （４）入力される参照データのタイプを表わす信号に基
づいて、入力された参照データに対応する制御データレ
ジスタを指定するレジスタ指定回路 （５）入力された参照データと、上記レジスタ指定回路
により指定された制御データレジスタに記憶された制御
データにより指定される検索補助データレジスタに記憶
された検索補助データとを結合することにより、各格納
データと比較される検索データを生成する検索データ生
成回路 を備えたことを特徴とするものである。

【００１５】上記本発明の第１の連想メモリにおいて、
上記複数の制御データレジスタが、それぞれが１つもし
くは複数の制御データレジスタからなる複数の制御デー
タレジスタ群を成し、上記レジスタ指定回路が、上記信
号入力端子に入力された参照データのタイプを表わす信
号に基づいて上記複数の制御データレジスタ群のうちの
いずれか１つを指定するとともに、参照データの入力に
よる検索の回数に基づいて、指定された制御データレジ
スタ群のうちのいずれか１つの制御データレジスタを指
定するものであることが好ましい。

【００１６】また、上記目的を達成する本発明の第２の
連想メモリは、複数の各メモリワードそれぞれに各格納
データを記憶しておき、参照データが入力され、入力さ
れた参照データを用いて、所定の格納データが記憶され
たメモリワードの検索を行う連想メモリにおいて、 （１）入力された参照データと結合することにより各格
納データと比較される検索データを生成するための各検
索補助データを書込み自在に記憶する複数の検索補助デ
ータレジスタ （２）複数の検索補助データレジスタのうちのいずれか
１つを指定する制御データを書込み自在に記憶する複数
の制御データレジスタ （３）複数の制御データレジスタのうちのいずれか１つ
を指定するためのデータを書換え自在に格納する指定デ
ータレジスタ （４）入力される参照データのタイプを表わす信号を入
力する１つあるいは複数の信号入力端子 （５）指定データレジスタに格納されたデータと、信号
入力端子に入力される参照データのタイプを表わす信号
とのいずれを有効とするかを表わすフラグを書換え自在
に格納するフラグレジスタ （６）フラグレジスタに格納されたフラグに応じて、指
定データレジスタに格納されたデータ、あるいは信号入
力端子に入力される参照データのタイプを表わす信号に
基づいて、上記複数の制御データレジスタのうちのいず
れか１つを指定するレジスタ指定回路 （７）入力された参照データと、レジスタ指定回路によ
り指定された制御データレジスタに記憶された制御デー
タにより指定される検索補助データレジスタに記憶され
た検索補助データとを結合することにより、各格納デー
タと比較される検索データを生成する検索データ生成回
路 を備えたことを特徴とするものである。

【００１７】ここで、上記本発明の第２の連想メモリに
おいて、上記複数の制御データレジスタが、それぞれ１
つもしくは複数の制御データレジスタからなる複数の制
御データレジスタ群を成し、上記レジスタ指定回路が、
上記フラグレジスタに格納されたフラグに応じて、上記
指定データレジスタに格納されたデータ、あるいは上記
信号入力端子に入力される参照データのタイプを表わす
信号に基づいて、上記複数の制御データレジスタ群のう
ちのいずれか１つを指定するとともに、参照データの入
力による検索の回数に基づいて、指定された制御データ
レジスタ群のうちのいずれか１つの制御データレジスタ
を指定するものであることが好ましい。

【００１８】また、上記本発明の第１の連想メモリ、お
よび第２の連想メモリにおいて、制御データレジスタ群
を構成した場合、制御データレジスタを指定するための
検索の回数を初回にリセットするシーケンスリセット信
号を入力するリセット端子を備えた構成とすることが好
ましい。

【００１９】

【作用】本発明の第１の連想メモリは、例えば上述した
マスクデータや属性データ等の検索補助データを書込み
自在に複数記憶しておき、検索にあたっては参照データ
とともに、参照データがどのようなタイプ（構成）であ
るかを信号入力端子から入力できるようにしたため、異
なる構成をとる参照データの検索手順の切り換え手順が
簡略化され、速度の向上も図られる。また、一連の検索
中に、例えばマスクデータを書き換えること等の手間は
不要であり、検索のための手順が簡単化され、一連の検
索を行う際の検索速度の向上も図られる。

【００２０】本発明の第２の連想メモリは、上記第１の
連想メモリと同様に、例えば上述したマスクデータや属
性データ等の検索補助データを書込み自在に複数記憶し
ておき検索にあたっては参照データと共に参照データが
どのようなタイプ（構成）であるかを信号として入力で
きるようにしたものであるが、上記第１の連想メモリと
異なる点として、制御データレジスタを指定するための
データを書換え自在に格納する指定データレジスタを備
え、信号入力端子に入力された参照データのタイプを表
わす信号によって検索手順を指定するのか、あるいは指
定データレジスタに格納されたデータによって検索手順
を指定するためのフラグレジスタを備えたため、連続し
て異なるタイプの参照データか入力される場合には、信
号入力端子による検索手順を指定することによって検索
手順切り換えの簡略化と速度の向上が図られる。一方、
指定データレジスタに検索手順を指定するデータを格納
し、レジスタ指定回路により、指定データレジスタによ
る検索手順の指定をすることによって、参照データのタ
イプに属さない別系統の、例えば属性データによって連
想メモリに格納されたデータの管理を行うような検索を
行うための手順の簡略化が図られる。

【００２１】複数回の検索からなる一連の検索を行う場
合、その検索のパターン、すなわち、最初はある第１の
マスクデータとある第１の属性データを用いて検索を行
い、次に上記と同じ第１のマスクデータを用いるととも
に上記と異なる第２の属性データを用いて検索を行う
等、検索パターンをあらかじめ類型化できる場合が多
い。したがって本発明において、上述の制御データレジ
スタ群の考え方を採り入れることにより、異なる制御デ
ータレジスタを順次指定することに代え、その類型を指
定したタイプを表わす信号を参照データとともに順次入
力するだけで一連の検索が行われ、あるいは制御レジス
タ群のチャネル指定データを一度入力し、あとは参照デ
ータを順次入力するだけで一連の検索が行われ、検索の
手順が一層簡単化される。

【００２２】また、制御データレジスタ群を構成した場
合において、例えば自動的に、検索の回数を初回にリセ
ットすると、検索不要のタイミングでも検索が行われる
可能性があり、これを防止するため、上述のリセット端
子を備えることにより、前回の検索が終了した後、必要
時にのみリセットし、新たな検索を開始することができ
る。

【００２３】

【実施例】以下、本発明の実施例について説明する。こ
こでは、先ず、本発明の第２の連想メモリの実施例につ
いて説明し、次いで、本発明の第１の連想メモリの、第
２の連想メモリとの相違点について説明する。図１は、
本発明の第２の連想メモリの一実施例の機能ブロック
図、図２は、本発明の第２の連想メモリを用いたシステ
ムの一実施例の構成図、図３は図２に示すシステムにお
ける、参照データ入力バス上を送られてくる参照データ
のデータ構造の一例を示した図である。

【００２４】この連想メモリを構成する多数のメモリワ
ードそれぞれには、上述した属性データに相当するセグ
メントデータと通常のデータとの双方が格納される。ま
たこの連想メモリには、本発明にいう検索補助データレ
ジスタの一例であるセグメントレジスタがＮ個備えられ
ており、また、本発明にいう検索補助データレジスタの
他の一例であるマスクレジスタもＮ個備えられている。

【００２５】これらのセグメントレジスタのいずれか、
あるいはマスクレジスタのいずれかにセグメントデータ
あるいはマスクデータを書き込む際は、書き込もうとす
るデータＡを入力するとともにファンクションデータＦ
ＵＮ＿ＤＡＴＡ（図７参照）で書込むべきレジスタを指
定し、さらにＷＲＩＴＥ信号を入力することにより、所
望のレジスタに所望のデータＡが書き込まれる。

【００２６】また、この連想メモリには、それぞれに制
御データが格納される複数の制御データレジスタからな
るチャネル（本発明にいう制御データレジスタ群）が複
数個備えられている。各制御データレジスタに格納され
る制御データは、検索時にセグメントレジスタのいずれ
か、およびマスクレジスタのいずれかを指定するための
ものである。

【００２７】各制御データレジスタに各制御データを書
込む際は、書き込もうとするデータＡを入力するととも
に書き込もうとするチャネルを指定し、ＷＲＩＴＥ信号
を入力する。すると、データＡが、制御データとして、
指定されたチャネルの空いている制御データレジスタ中
の、番号の一番若い制御データレジスタに格納される。
例えば初期化の後、チャネル１が１回目に指定された場
合は、チャネル１の（１）の制御データレジスタに制御
データが格納され、チャネル１が２回目に指定されたと
きはチャネル１の（２）の制御データレジスタに制御デ
ータが格納される。

【００２８】さらに、この連想メモリには、データタイ
プ信号入力端子から入力される参照データタイプ信号を
有効とするか、あるいは、指定データレジスタに格納さ
れたデータを有効とするかを表わす、レジスタ指定選択
フラグを格納するレジスタ指定選択フラグレジスタが備
えられている。検索にあたっては、最初に、図２に示す
参照データ入力バス上を送られてくる図３に示すデータ
がデータ取り込み回路（図２参照）に取り込まれる。デ
ータ取り込み回路はネットワーク機器で一般的に用いら
れているものでよい。続いて、取り込まれたデータのプ
ロトコル部分の、データのタイプを表わすデータが連想
メモリのデータタイプ信号入力端子に入力され、参照デ
ータＡを用いた検索を指示するＷＲＩＴＥ信号が入力さ
れる。レジスタ指定選択フラグレジスタにデータタイプ
信号入力端子から入力される参照データタイプ信号によ
ってレジスタを指定するフラグが格納されている場合、
入力された参照データタイプ信号はレジスタ指定回路の
デコーダによりデコードされ、複数のチャネルのうちの
１つを指定する。ここではチャネル１が指定されたもの
とする。すると、チャネル１の（１）の制御データレジ
スタに格納された制御データにより、Ｎ個のセグメント
レジスタのうちの１つ、およびＮ個のマスクレジスタの
うちの１つが指定される。チャネル１の（１）の制御デ
ータレジスタに格納された制御データが、Ｎ個のセグメ
ントレジスタの内の、例えばセグメントレジスタ＃２を
指定し、かつＮ個のマスクレジスタの内の、例えばマス
クレジスタ＃３を指定する制御データであった場合は、
入力されたデータＡに、マスクレジスタ＃３に格納され
たマスクレジスタによりマスクがかけられ、これにより
生成されたデータとセグメントレジスタ＃２に格納され
たセグメントデータの双方からなる検索データと、各メ
モリワードに格納された各格納データとの一致比較が行
われる。

【００２９】次に、図２に示す参照データ入力バスに前
回の参照データＡによる検索に引き続く参照データＢが
入力されると、今度はチャネル１の（２）の制御データ
レジスタに格納されている制御データにより、Ｎ個のセ
グメントレジスタのうちの１つ、およびＮ個のマスクレ
ジスタのうちの１つが指定される。例えばチャネル１の
（２）の制御データレジスタに格納された制御データが
セグメントレジスタ＃１及びマスクレジスタ＃１を指定
するものである場合、入力されたデータＢにマスクレジ
スタ＃１に格納されたマスクデータにより、マスクがか
けられ、これにより生成されたデータと、セグメントレ
ジスタ＃１に格納されたセグメントデータとの双方から
なる検索データと各メモリワードに格納された各格納デ
ータとの一致比較が行われる。

【００３０】また、参照データ入力バスとは全く別の系
統であるローカルバス（各連想メモリを個別にアクセス
するためのバス）から連想メモリに格納されたデータの
管理等が行われ、そのデータの管理等を行うに当っても
検索が行われる。検索にあたっては、指定データレジス
タにローカルバスからの検索のためのチャネルを指定す
るデータを予め格納しておき、さらにレジスタ指定回路
のレジスタ指定選択フラグレジスタに、指定データレジ
スタによってレジスタを指定する旨のフラグを格納して
おく。この結果、指定データレジスタの出力により、複
数のチャネルのうちの１つが指定される。ここではチャ
ネルｍが指定されたものとする。

【００３１】ローカルバスから参照データＡが入力され
るとチャネルｍの（１）の制御データレジスタに格納さ
れた制御データにより、Ｎ個のセグメントレジスタのう
ちの１つ、およびＮ個のマスクレジスタのうちの１つが
指定される。チャネルの（１）の制御データレジスタに
格納された制御データが、Ｎ個のセグメントレジスタの
うちの、例えばセグメントレジスタ＃２を指定し、かつ
Ｎ個のマスクレジスタのうちの、例えばマスクレジスタ
＃３を指定する制御データであった場合は、入力された
データＡに、マスクレジスタ＃３に格納されたマスクレ
ジスタによりマスクがかけられ、これにより生成された
データとセグメントレジスタ＃２に格納されたセグメン
トデータとの双方からなる検索データと、各メモリワー
ドに格納された各格納データとの一致比較が行われる。

【００３２】次に、指定データレジスタに格納されるデ
ータを変更せずに、参照データとして新たなデータＢを
入力し検索を指示すると、今度はチャネルｍの（２）の
制御データレジスタに格納されている制御データによ
り、Ｎ個のセグメントレジスタのうちの１つ、及びＮ個
のマスクレジスタのうちの１つが指定される。例えばチ
ャネルｍの（２）の制御データレジスタに格納された制
御データがセグメントレジス＃１およびマスクレジスタ
＃１を指定するものである場合、入力されたデータＢに
マスクレジスタ＃１に格納されたマスクデータによりマ
スクがかけられ、これにより生成されたデータと、セグ
メントレジスタ＃１に格納されたセグメントデータとの
双方からなる検索データと各メモリワードに格納された
各格納データとの一致比較が行われる。

【００３３】以上のようにして、図１に示す連想メモ
リ、及び図２に示すシステムでは、各チャネルに、セグ
メントレジスタとマスクレジスタを指定する制御データ
を複数格納しておき、すなわち、各チャネルに各検索モ
ードを格納しておき、検索にあたっては、チャネルを、
データタイプ信号入力端子に入力される参照データイプ
を表わす信号、あるいは、指定データレジスタに格納さ
れたデータで指定することにより、その指定されたチャ
ネルに格納された検索モードに従った検索が行われる。
したがって、一連の複数回にわたる検索が、参照データ
を入力するだけで行われるので、検索の手順が簡単化さ
れ、一連の検索が高速に行われる。

【００３４】また、図１に示す連想メモリでは、ｍ個の
検索モードを同時に記憶しておくことができ、またその
検索モードを書き換えることもでき、したがって大きな
自由度を持った連想メモリが実現する。また、参照デー
タのタイプを表わす信号を入力するデータタイプ信号入
力端子を備えたことにより、参照データのタイプによる
チャネルの切換えの手順が簡単化されシステムとしての
検索動作が高速に行われる。さらにデータタイプ信号入
力端子だけでなく、特有のチャネルを指定するデータを
格納するレジスタ（指定データレジスタ）からチャネル
を指定することもできるので、システム中の各連想メモ
リに対してシステムの通常動作とは異なる全く別系統か
らの検索、例えば連想メモリの格納データの管理等のた
めの検索を自由に行うことができ、連想メモリの管理の
手順も簡単化される。

【００３５】図３に示すような、例えばｍビットパラレ
ルのデータが矢印方向にシーケンシャルに入力されるも
のとする。その一連のデータの集合をここではデータパ
ケットと称する。各データパケットの先頭には、データ
通信の手順やそのデータのタイプ等を示すプロトコルが
配置されており、本連想メモリではそのプロトコルの部
分についてデータを検索を行うものとする。あるデータ
パケットについてプロトコルの部分のデータ検索が終了
した時点では、そのデータ検索に使用されたチャネル
（例えばチャネル１；図１、図２参照）は、そのチャネ
ル１を構成する最後の制御データレジスタが指定された
状態にあり、したがってそのチャネル１を使用した次の
検索を行う前に、そのチャネル１を構成する最初の制御
データレジスタが指定されるようにリセットする必要が
ある。ところが、図３に示すようなデータを取り扱う場
合、あるデータパケットのプロトコルの部分の検索が終
了した時点で自動的にリセットすると、そのデータバケ
ットの、そのプロトコルに続く部分まで検索動作を行っ
てしまうことになる。そこで図１に示すように外部から
リセット信号を入力するように構成し、データパケット
の終了時点あるいは次のデータパケットの入力開始時点
でリセットすることにより、上記のような不都合を避け
ることができる。

【００３６】なお、上記実施例は制御データによりセグ
メントレジスタとマスクレジスタとの双方が指定される
ように構成されているが、セグメントレジスタのみを指
定するように構成してもよく、あるいはマスクレジスタ
のみを指定するように構成してもよく、さらには、本発
明にいう検索補助データレジスタとして、セグメントデ
ータ、マスクデータ以外の検索を補助するための検索補
助データを格納するレジスタを備えてもよい。

【００３７】図４は、本発明の第１の連想メモリの一実
施例の機能ブロック図、図５は、この連想メモリによっ
て構成したシステムの一例の構成図である。図１及び図
２の第２の連想メモリとの相違点は参照データのタイプ
を表わす信号の入力によってのみチャネルが指定される
ことである。したがって、システム内の各連想メモリの
個別の管理手順は簡単化されないが、一連の検索手順の
簡単化及び高速化、また連想メモリの自由度の向上、さ
らに、参照データのタイプによるチャネル切り換え手順
の簡単化及び高速化は実現できる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
セグメントレジスタや、マスクレジスタ等の検索補助レ
ジスタを複数備えておき、また制御データレジスタを複
数備えておき、さらに、検索にあたって制御データレジ
スタを指定するための信号入力端子を備え、制御データ
レジスタの指定を選択できるようにしたため、検索の自
由度が向上し、検索の手順の簡単化が図られ、また検索
速度の向上が図られ、また、検索手順の切り換え手段の
簡単化と高速化も図られる。

【００３９】さらに、本発明の第２の連想メモリによれ
ば、さらに、指定データレジスタとフラグレジスタを備
えたため、連想メモリの格納データの管理手順の簡単化
と高速化も図られる。

【図面の簡単な説明】

【図１】本発明の第２の連想メモリの一実施例の機能ブ
ロック図である。

【図２】本発明の第２の連想メモリで構成したシステム
の一例の構成図である。

【図３】連想メモリで取り扱うデータ構造の一例を示し
た図である。

【図４】本発明の第１の連想メモリの一実施例の機能ブ
ロック図である。

【図５】本発明の第１の連想メモリで構成したシステム
の一例の構成図である。

【図６】従来の連想メモリの一例を表わした回路ブロッ
ク図である。

【図７】従来の連想メモリの機能ブロック図である。

【図８】連想メモリのメモリ構造図である。

【図９】連想メモリのブロック図である。

【符号の説明】

１０ 連想メモリ １１＿１，１１＿２，…，１１＿ｎ メモリワード １２ 参照データレジスタ １３ マスクレジスタ １６ エンコーダ １７ デコーダ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 G06F 17/30 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数の各メモリワードそれぞれに各格納
   データを記憶しておき、参照データが入力され、入力さ
   れた参照データを用いて、所定の格納データが記憶され
   たメモリワードの検索を行う連想メモリにおいて、 入力された参照データと結合することにより各格納デー
   タと比較される検索データを生成するための各検索補助
   データを書込み自在に記憶する複数の検索補助データレ
   ジスタと、 前記複数の制御データレジスタのうちのいずれか１つを
   指定する制御データを書込み自在に記憶する複数の制御
   データレジスタと、前記複数の制御データレジスタのうちのいずれか１つを
   指定するデータを書換え自在に格納する指定データレジ
   スタと、 入力される各参照データのタイプを表わす信号を入力す
   るための１つあるいは複数の信号入力端子と、前記指定データレジスタに格納されたデータと、前記信
   号入力端子に入力される参照データのタイプを表わす信
   号とのいずれを有効とするかを表わすフラグを書換え自
   在に格納するフラグレジスタと、 前記フラグレジスタに格納されたフラグに応じて、前記
   指定データレジスタに格納されたデータ、あるいは前記
   信号入力端子に入力される参照データのタイプを表わす
   信号に基づいて、前記複数の制御データレジスタのうち
   のいずれか１つを指定するレジスタ指定回路と、 入力された参照データと、前記レジスタ指定回路で指定
   された制御データレジスタに記憶された制御データによ
   り指定される前記検索補助データレジスタに記憶された
   検索補助データとを結合することにより、格納データと
   比較される検索データを生成する検索データ生成回路と
   を備えたことを特徴とする連想メモリ。
2. 【請求項２】 前記複数の制御データレジスタが、それ
   ぞれ１つもしくは複数の制御データレジスタからなる複
   数の制御データレジスタ群を成し、 前記レジスタ指定回路が、前記フラグレジスタに格納さ
   れたフラグに応じて、前記指定データレジスタに格納さ
   れたデータ、あるいは、前記信号入力端子に入力される
   参照データのタイプを表わす信号に基づいて、前記複数
   の制御データレジスタ群のうちのいずれか１つを指定す
   るとともに、参照データの入力による前記検索の回数に
   基づいて、指定された制御データレジスタ群のうちのい
   ずれか１つの制御データレジスタを指定するものである
   ことを特徴とする請求項１記載の連想メモリ。
3. 【請求項３】 前記制御データレジスタを指定するため
   の検索の回数を初回にリセットするシーケンスリセット
   信号を入力するリセット端子を備えたことを特徴とする
   請求項２記載の連想メモリ。