JPH10214489A - 連想メモリ - Google Patents

Abstract

(57)【要約】 【課題】本発明は、内部にデータを格納しておき、参照
データを入力してその参照データに対応する格納データ
の検索を行なう連想メモリに関し、ＳＲＡＭを併用した
ときに、データの新規登録の面においてパフォーマンス
の向上を図る。 【解決手段】検索、アドレスを指定してのデータの書込
み、およびアドレスを指定してのデータの読出しを行な
う第１のポート１０１のほかに、有効な格納データが格
納されていない空き状態のワードメモリのうちの、新た
なデータが最優先に登録される最優先登録ワードメモリ
のアドレスを出力する第２のポート１０２を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部にデータを格
納しておき、参照データを入力してその参照データに対
応する格納データの検索を行なう連想メモリ（Ａｓｓｏ
ｃｉａｔｉｖｅＭｅｍｏｒｙ， 内容アドレス式メモ
リ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍ
ｏｒｙ）に関する。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリが提案されている。図７は、連想メモリの
一例を表わした回路ブロック図である。この連想メモリ
１０には、ｍビットを１ワードとする、互いに図の横方
向に並ぶｍビットのメモリセルからなる多数のワードメ
モリ１１＿１，１１＿２，…，１１＿ｎが備えられてい
る。またこの連想メモリ１０は、１ワードの参照データ
が入力されラッチされる参照データレジスタ１２を備
え、参照データレジスタ１２にラッチされた参照データ
の全部もしくは所定の一部のビットパターンと、各ワー
ドメモリ１１＿１，１１＿２，…，１１＿ｎに記憶され
た格納データのうち上記ビットパターンと対応する部分
のビットパターンとの一致不一致が比較され、各ワード
メモリ１１＿１，１１＿２，…，１１＿ｎのそれぞれに
対応して備えられた一致線１４＿１，１４＿２，…，１
４＿ｎのうちビットパターンが一致したワードメモリ１
１＿１，１１＿２，…，１１＿ｎに対応する一致線１４
＿１，１４＿２，…，１４＿ｎに論理‘１’（ここでは
５Ｖとする）の一致信号が出力される。それ以外の一致
線１４＿１，１４＿２，…，１４＿ｎは論理‘０’（こ
こでは０Ｖとする）にとどまる。

【０００３】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納される。ここでは、
一例として、図示のように、各フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらのフラグレジスタ１５＿１，１
５＿２，…，１５＿ｎに格納された信号はプライオリテ
ィエンコーダ１６に入力され、このプライオリティエン
コーダ１６からは、論理‘１’の信号が格納されたフラ
グレジスタ（ここではフラグレジスタ１５＿２とフラグ
レジスタ１５＿３の２つのみとする）のうちの優先度の
最も高いフラグレジスタに対応するアドレス信号ＡＤが
出力される。ここでは、添字が若いほど優先順位が高い
ものとし、従ってここではフラグレジスタ１５＿２に対
応するメモリアドレスが出力される。このプライオリテ
ィエンコーダ１６から出力されたアドレス信号ＡＤは、
必要に応じてアドレスデコーダ１７に入力される。アド
レスデコーダ１７ではこの入力されたアドレス信号ＡＤ
をデコードして、各ワードメモリ１１＿１，１１＿２，
…，１１＿ｎそれぞれに対応して備えられたワード線１
８＿１，１８＿２，…，１８＿ｎのうちの入力されたア
ドレス信号ＡＤに対応するいずれか１本のワード線（こ
こではワード線１８＿２）にアクセス信号（ここでは論
理‘１’の信号）を出力する。これによりアクセス信号
の出力されたワード線１８＿２に対応するメモリワード
１１＿２に記憶されている格納データが出力レジスタ１
９に読み出される。

【０００４】次に、フラグレジスタ１５＿２に格納され
た信号を‘０’に変更することにより、今度はフラグレ
ジスタ１５＿３に対応するワードメモリ１１＿３のアド
レスを得ることができる。上記のように、連想メモリ１
０は、参照データの全部もしくは所定の一部のデータを
用いて多数のワードメモリ１１＿１，１１＿２，…，１
１＿ｎに記憶された格納データを検索し、一致する格納
データを有するワードメモリのアドレスを得、必要に応
じてそのワードメモリに記憶されたデータ全体を読み出
すことができるように構成されたメモリである。

【０００５】図８は、連想メモリにホストプロセッサと
ＳＲＡＭが接続されたシステムを示すブロック図であ
る。連想メモリには、多数のワードメモリが備えられて
はいるものの、上記のような検索機能を備えていること
から、１ビット当りの単価が高く、メモリ容量も例えば
２５６ｋビット等それほど大きくはない。そこで、図８
に示すように、ビット単価の比較的安いＳＲＡＭ２０を
併用し、連想メモリ１０には検索の対象とされるインデ
ックス的なデータを格納し、そのデータに関連した詳細
なデータをＳＲＡＭ２０に格納するという手法が考えら
れている。ホストプロセッサ３０は、連想メモリ１０や
ＳＲＡＭ２０との間で制御信号、アドレス、データを送
受して、連想メモリ１０やＳＲＡＭ２０への書込みや読
出し、連想メモリの検索、および、それら連想メモリ１
０やＳＲＡＭ２０の管理等を行なうためのものである。

【０００６】連想メモリ１０とＳＲＡＭ２０に互いに関
連したデータを格納するにあたっては、互いに対応する
アドレス、例えば互いに同一のアドレスに互いに関連し
たデータを格納することが考えられる。互いに関連した
データを互いに同一のアドレスに格納する構成のほか、
連想メモリの各アドレスの下位側に付加アドレスを付加
し、その付加アドレスの付加されたアドレスをＳＲＡＭ
２０のアドレスとしてもよい。例えば２ビットの付加ア
ドレスを付加すると、連想メモリ１０の１つのアドレス
とＳＲＡＭ２０の４つのアドレスとを対応づけることが
でき、連想メモリ１０とＳＲＡＭ２０とで１ワード当り
のビット幅が同一であったとしても、連想メモリ１０に
格納したデータの４倍の関連データをＳＲＡＭ２０に格
納することができる。

【０００７】

【発明が解決しようとする課題】図８に示すようなシス
テムにおいて、各種情報で構成されたデータ群を新規に
登録する場合、従来は、例えば以下に示すような３ステ
ップが必要である。 （ステップ１）各種情報で構成された新規に登録しよう
とするデータ群のうち検索対象となるデータを連想メモ
リの空きアドレスに登録する。ここで「空きアドレス」
とは、検索の対象となるようなデータが格納されていな
い空き状態にあるワードメモリのアドレスであり、「空
きアドレスに登録する」とはそのような空き状態にある
ワードメモリに登録することを意味する。どのアドレス
が空きアドレスであるかは通常は連想メモリ自身が管理
しており、その連想メモリに対し、新規のデータを送り
込んでそのデータを格納するよう指示すると、その連想
メモリ自身で空きアドレスにそのデータを格納する。
尚、このデータ登録方式とは別に、通常のＳＲＡＭと同
様、直接にアドレスを指定して、そのアドレスにデータ
を書き込んだり、そのアドレスに格納されたデータを読
み出したりすることもできる。ここで説明しているデー
タ登録方式では、データを新規に登録するにあたり、そ
のデータはどのアドレスに登録されてもかまわないた
め、アドレスを指定するという無駄なステップは省略さ
れ、連想メモリ自身で管理している空きアドレスに登録
が行なわれる。

【０００８】（ステップ２）ステップ１で連想メモリに
新規に登録されたデータと同一のデータを参照データと
して検索を行ない、その新規に登録されたデータが連想
メモリ１０のどのアドレスに登録されたかを知る。 （ステップ３）ステップ２で探し出した連想メモリのア
ドレスをもとに、ＳＲＡＭ２０に書込むデータのアドレ
スを決定し、ＳＲＡＭ２０の、その決定されたアドレス
に関連するデータを書き込む。

【０００９】あるいは、上記のステップ２に代わり、連
想メモリに次に新規のデータを登録した場合どのアドレ
スに登録されることになるかを、新規のデータの登録に
先立って連想メモリに問い合わせるステップをおき、こ
のステップと、上述のステップ１およびステップ３との
合計３ステップで新規のデータ群を登録するようにして
もよい。

【００１０】このように、連想メモリとＳＲＡＭとを併
用したシステムの場合、連想メモリのメモリ容量の不足
をＳＲＡＭで補うことができ、この点は極めて好ましい
が、そのような連想メモリとＳＲＡＭとを併用したシス
テムの場合、新規データ群の登録には上述の３ステップ
を必要とし、データ群の新規登録手続が複雑であり、そ
のための処理時間が長くかかり、システムのパフォーマ
ンスの低下を引き起こしてしまうというという問題があ
る。

【００１１】本発明は、上記事情に鑑み、ＳＲＡＭを併
用したときに、データ群の新規登録の面においてパフォ
ーマンスの向上が図られたシステムを構築することので
きる連想メモリを提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を構成する本発
明の連想メモリは、複数の格納データを各格納データ毎
に記憶する複数のワードメモリを備え、参照データが入
力されてその参照データに対応する格納データの検索を
行なう連想メモリにおいて、上記検索、アドレスを指定
してのデータの書込み、およびアドレスを指定してのデ
ータの読出しを行なう第１のポートと、有効な格納デー
タが格納されていない空き状態のワードメモリのうち、
新たなデータが最優先に登録される最優先登録ワードメ
モリのアドレスを出力する第２のポートと、新たなデー
タが上記最優先登録ワードメモリに登録されるようにデ
ータの登録を制御するデータ登録制御手段とを備えたこ
とを特徴とする。

【００１３】本発明の連想メモリは、検索、書込み、読
出しという通常のアクセスを行なう第１のポートの他
に、今度データを登録しようとした時に最優先に登録さ
れる空きアドレス（これを、以下、ＨＥＡ（Ｈｉｇｈｅ
ｓｔ Ｅｍｐｔｙ Ａｄｄｒｅｓｓ）と称する）を出力
する第２のポートを備えているため、この第２のポート
から出力されるＨＥＡをＳＲＡＭのアドレスとして、あ
るいはＳＲＡＭのアドレスの一部として使用することに
より、連想メモリに登録されるデータのアドレスとＳＲ
ＡＭに書き込まれるデータのアドレスとの対応をとる手
続が簡素化され、また高速化されるので、システムとし
てのパフォーマンスの向上が図られる。

【００１４】ここで、上記本発明の連想メモリにおい
て、上記第２のポートが、上記最優先登録ワードメモリ
のアドレス（ＨＥＡ）を出力すると共に、そのアドレス
を出力するタイミングとは異なるタイミングにおいては
上記最優先登録ワードメモリのアドレス以外のデータを
出力することが許容されたポートであることが好まし
い。

【００１５】このように構成すると、データ登録手続に
関するシステムのパフォーマンスの向上が図られると共
に、第２のポートをＨＥＡの出力以外にも使用すること
により、システム構成の自由度が向上し、したがってパ
フォーマンスの一層の向上が図られる。さらに、上記本
発明の連想メモリにおいて、この連想メモリを複数個接
続した場合における、自分自身より上位側に接続された
全ての連想メモリの全てのワードメモリに有効な格納デ
ータが格納されている第１の状態と、自分自身よりも上
位側に接続されたいずれかの連想メモリのいずれかのワ
ードメモリが空き状態にある第２の状態とを識別する第
１の情報を入力する情報入力端子と、この連想メモリを
複数個接続された場合における、自分自身よりも上位側
に接続された全ての連想メモリの全てのワードメモリ及
び自分自身の全てのワードメモリに有効な格納データが
格納されている第３の状態と、自分自身よりも上位側に
接続されたいずれかの連想メモリのいずれかのワードメ
モリ、もしくは、自分自身のワードメモリのうちのいず
れかのワードメモリが空き状態にある第４の状態を表わ
す第２の情報を出力する情報出力端子とを備えることが
好ましい。

【００１６】こうすることにより、連想メモリを複数個
接続して連想メモリに登録することのできるデータ数を
増やすことができる。このようなカスケード接続を可能
にした連想メモリにおいて、情報入力端子から入力され
た第１の情報が上記第１の状態を表わしており、かつ自
分自身のいずれかのワードメモリが空き状態にある場合
に限り、自分自身の第２のポートが、最優先登録ワード
メモリのアドレス（ＨＥＡ）を出力するものであること
が好ましい。

【００１７】このように構成すると、複数の連想メモリ
のＨＥＡどうしの調整を行なう外付回路を付加すること
なく、データ登録の手続の簡素化が図られたシステムを
構築することができ、そのような外付回路を備えた場合
と比べ、実装の高密度化、低コスト化が図られる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の第１施形態の連想メモリを
使用したシステムを示すブロック図、図２は、本発明の
第１実施形態の連想メモリの模式構成図である。図１に
示すシステムにおいて、前述した図８に示す従来のシス
テムとの相違点は、図８に示す従来の連想メモリ１０に
代わり、通常のアクセスを行なう第１のポート１０１の
ほか、ＨＥＡ（Ｈｉｇｈｅｓｔ Ｅｍｐｔｙ Ａｄｄｒ
ｅｓｓ）を出力する第２のポート１０２を備えた連想メ
モリ１００が配置されている点と、ＳＲＡＭ２０のアド
レス入力経路の途中にホストプロセッサ３０から送られ
てくるアドレスとＨＥＡとを切り換えてＳＲＡＭ２０に
入力するセレクタ２１が配置されている点である。この
セレクタ２１は、ホストプロセッサ３０により、データ
の新規登録の際にＨＥＡがＳＲＡＭ２０に入力されるよ
うに制御される。

【００１９】この図１に示す連想メモリ１００は、図２
に示すように、図７を参照して説明した連想メモリ１０
の全体からなる本体部分１１０に加え、さらに、プライ
オリティエンコーダ１１３とセレクタ１１４を備えた構
成を有している。尚、図７に示したプライオリティエン
コーダ１６は、図２では、本体部分１１０に含まれてお
り、図２に明示的に示したプライオリティエンコーダ１
１３は、図７を参照して説明したプライオリティエンコ
ーダ１６とは別のものである。但し、実際に回路を構成
するにあたっては、それら双方のプライオリティエンコ
ーダの機能を含む１つのプライオリティエンコーダを構
成してもよい。

【００２０】本体部分１１０には、多数のワードメモリ
１１１＿１，１１１＿２，…，１１１＿ｎと各ワードメ
モリ１１１＿１，１１１＿２，…，１１１＿ｎのそれぞ
れに対応するエンプティフラグレジスタ１１２＿１，１
１２＿２，…，１１２＿ｎが示されている。エンプティ
フラグレジスタ１１２＿１，１１２＿２，…，１１２＿
ｎは、対応するワードメモリ１１１＿１，１１１＿２，
…，１１１＿ｎに有効なデータが格納されている（論理
‘０’とする）か、それとも対応するワードメモリ１１
１＿１，１１１＿２，…，１１１＿ｎが空き状態にある
（論理‘１’とする）かを識別するためのフラグが格納
されるレジスタであり、図７には明示されていないが連
想メモリにおいて従来より一般的に備えられているもの
である。データを新たに登録しようとしたときは、エン
プティフラグレジスタ１１２＿１，１１２＿２，…，１
１２＿ｎに格納されたフラグが参照され、空き状態にあ
るワードメモリにその新たなデータの登録が行なわれて
いる。

【００２１】図２に示すプライオリティエンコーダ１１
３は、空き状態にあるワードメモリのうち、新たなデー
タが最優先に登録される最優先登録ワードメモリのアド
レス、すなわちＨＥＡを指定する回路であり、各ワード
メモリ１１１＿１，１１１＿２，…，１１１＿ｎにそれ
ぞれ対応するエンプティフラグレジスタ１１２＿１，１
１２＿２，…，１１２＿ｎに格納されたフラグがそれぞ
れ入力され、ＨＥＡが検出される。

【００２２】このＨＥＡは、この連想メモリ１００の外
部に出力されるほか、セレクタ１１４に入力される。こ
のセレクタ１１４には、ＨＥＡのほか、図１に示すホス
トプロセッサ３０から出力されるアドレスも入力され、
このセレクタ１１４では、この連想メモリ１００にデー
タを新たに登録する際は、ＨＥＡが選択され、そのＨＥ
Ａが本体部分１１０に入力される。

【００２３】すなわち、この連想メモリにデータを新規
に登録すると、その新規のデータは、ＨＥＡをアドレス
とする最優先登録ワードメモリに登録される。尚、この
連想メモリ１００には、特定のアドレスを指定してその
アドレスにデータを書き込み、あるいはそのアドレスか
らデータを読み出すという通常のＳＲＡＭと同等の機能
も有するが、上述のデータの登録手段は、データが登録
されるアドレスをホストプロセッサ３０からは指定せず
に連想メモリ１００自身で空き状態のワードメモリを見
つけてそこに登録するという手段である。

【００２４】図２に示すような構成の、ＨＥＡを出力す
る第２のポート１０２を備えた連想メモリ１００を用い
た、図１に示すシステムを構築すると、連想メモリに登
録するデータはＨＥＡに登録され、また、このＨＥＡは
第２のポート１０２から出力されているのでそれをＳＲ
ＡＭ２０のアドレスとして使用し、ＨＥＡで示されるＳ
ＲＡＭ２０のアドレスに対して、連想メモリ１００のＨ
ＥＡに登録するデータに関連するデータを書き込むこと
によって、連想メモリ１００に登録するデータとＳＲＡ
Ｍ２０に登録するデータの対応関係が自動的に成立する
こととなる。したがって、連想メモリに登録するデータ
とＳＲＡＭに登録するデータとを対応づける手続が簡素
化され、また高速化されるので、システムとしてのパフ
ォーマンスが向上する。

【００２５】図３は、本発明の第２実施形態の連想メモ
リを使用したシステムを示すブロック図、図４は本発明
の第２実施形態の連想メモリの模式構成図である。図４
に示す連想メモリは、図１に示す第１実施形態の連想メ
モリと比べ、ＨＥＡのほか、格納データや、さらにその
他のデータ（検索結果情報等）を入力とし、それらを切
り換えて第２のポート１０２から出力するセレクタ１１
５が備えられている点である。

【００２６】第２のポート１０２から出力されたＨＥＡ
は、図３に示すように、図１に示すシステムの場合と同
様セレクタ２１を経由してＳＲＡＭ２０にアドレスとし
て入力される。一方、第２のポート１０２から出力され
たＨＥＡを除く格納データや検索結果情報等は、図３に
示すようにデータラインを経由してホストプロセッサ３
０に送られる。

【００２７】この第２実施形態の場合、前述した第１実
施形態と同様の効果が得られるとともに、第２のポート
１０２をＨＥＡ以外のデータの出力にも使用することが
可能であるため、システム構成の自由度が向上するとと
もにパフォーマンスの一層の向上にもつながる。図５
は、本発明の第３の実施形態の連想メモリを使用したシ
ステムを示すブロック図、図６は、本発明の第３実施形
態の連想メモリの模式構成図である。

【００２８】図５に示すシステムには、順次接続された
複数の連想メモリ１００Ａ，１００Ｂ，……，１００Ｎ
が備えられている。各連想メモリ１００Ａ，１００Ｂ，
……，１００Ｎは、各第１のポート１０１Ａ，１０１
Ｂ，……，１０１Ｎと各第２のポート１０２Ａ，１０２
Ｂ，…，１０２Ｎのほか、各ＦＬＩ＿入力端子１０３
Ａ，１０３Ｂ，…，１０３Ｎと各ＦＬＯ＿出力端子１０
４Ａ，１０４Ｂ，…，１０４Ｎが備えられている。

【００２９】各連想メモリ１００Ａ，１００Ｂ，……，
１００Ｎは各ＦＬＩ＿入力端子１０３Ａ，０３Ｂ，…，
１０３Ｎからの入力信号ＦＬＩ＿が論理’０’のときは
自分自身よりも上位側（ここでは図５に示す上側の連想
メモリほど上位であるとする）に接続された全ての連想
メモリの全てのワードメモリに有効な格納データが格納
されている第１の状態（満杯状態）にあるものと判定
し、ＦＬＩ＿入力端子から入力される信号ＦＬＩ＿が論
理’１’のときは自分自身よりも上位側に接続された全
ての連想メモリのうちのいずれの連想メモリのいずれか
のワードメモリが空き状態にあるものと判定する。

【００３０】また、各連想メモリ１００Ａ，１００Ｂ，
……，１００Ｎでは、自分自身のＦＬＩ＿入力端子から
論理’０’（満杯状態）が入力され、自分自身も空き状
態のワードメモリが存在していない満杯状態にある場合
に、論理’０’、自分自身のＦＬＩ＿入力端子から論
理’１’が入力されるか、もしくは、自分自身のＦＬＩ
＿入力端子から論理’０’が入力された場合には自分自
身のいずれかのワードメモリが空き状態にある場合に、
論理’１’の信号ＦＬＯ＿が生成され、ＦＬＯ＿出力端
子から出力される。

【００３１】この信号ＦＬＯ＿は、各連想メモリ内にお
いて以下に説明するようにして生成される。図６に示す
ように、各連想メモリ１００Ａ，１００Ｂ，…，１００
Ｎ（図６ではこれらを代表させて連想メモリ１００と表
記する）では、その連想メモリ１００を構成する全ての
ワードメモリ１１１＿１，１１１＿２，…，１１１＿ｎ
に有効なデータが格納された満杯状態（全てのエンプテ
ィフラグレジスタ１１２＿１，１１２＿２，…，１１２
＿Ｎに論理’０’が格納された状態）にあるか、いずれ
かのワードメモリ１１１＿１，１１１＿２，…，１１１
＿ｎが空き状態にある（いずれかのエンプティフラグレ
ジスタ１１２＿１，１１２＿２，…，１１２＿ｎが論
理’１’の状態にある）かを識別する信号ＦＬ＿が生成
される。この信号ＦＬ＿は全てのエンプティフラグレジ
スタ１１２＿１，１１２＿２，…，１１２＿ｎのオア
（ＯＲ）演算を行なうことにより生成することができ
る。この信号ＦＬ＿と上位側の連想メモリからの入力信
号ＦＬＩ＿がゲート回路１１６でオア（ＯＲ）演算さ
れ、ＦＬＩ＿とＦＬ＿との双方が論理’０’のときに論
理’０’、ＦＬＩ＿もしくはＦＬ＿のうちの少なくとも
一方が論理’１’のときに論理’１’のＦＬＯ＿が生成
され、下位の連想メモリに伝達される。

【００３２】また、図６に示すように、連想メモリ１０
０には、ゲート回路１１７の出力により制御されるトラ
イステートバッファ１１８が備えられている。ゲート回
路１１７は、ＦＬＩ＿が論理’０’（すなわち上位側の
連想メモリは全て満杯状態）であって、ＦＬ＿が論理’
１’（自分自身の連想メモリ１００には空き状態のワー
ドメモリが存在する）ときにのみＨＥＡを第２のポート
１０２側に伝達し、その他の場合は、第２のポート１０
２を高インピーダンス状態に保つようにトライステート
バッファ１１８を制御する。

【００３３】さらにこの連想メモリ１００には、連想メ
モリどうしを相互に識別するためのＩＤを格納したＩＤ
レジスタ１１９を備えており、このＩＤレジスタ１１９
に格納されたＩＤは、トライステートバッファ１２０を
経由し、ＨＥＡとともに第２のポート１０２から外部に
出力される。トライステートバッファ１２０も、トライ
ステートバッファ１１８とともに、ゲート回路１１７に
より制御される。

【００３４】図５に示すように、カスケードに接続され
た複数の連想メモリ１００Ａ，１００Ｂ，…，１００Ｎ
の第２のポート１０２Ａ，１０２Ｂ，…，１０２Ｎは共
通接続され、セレクタ２１を経由してＳＲＡＭ２０に入
力される。この第２のポート１０２Ａ，１０２Ｂ，…，
１０２Ｎどうしを結ぶアドレス線（ＳＲＡＭ２０のアド
レス線）には、一時にはいずれか１つの連想メモリのＩ
ＤとＨＥＡが出力され、その連想メモリのＨＥＡにデー
タが登録されるとともに、ＳＲＡＭ２０の、その連想メ
モリのそのＨＥＡに対応したアドレスに関連データが格
納される。

【００３５】このように構成することによって、連想メ
モリをカスケード接続し連想メモリに登録するデータ数
の拡張を行なった場合にも、前述した第１実施形態と同
様の効果が得られる。また、この第３実施形態では、ゲ
ート回路１１７およびトライステートバッファ１１８を
内蔵しているため、複数の連想メモリの第２のポートか
ら出力される複数のＨＥＡの調整を行なう外付回路を付
加する必要もない。

【００３６】

【発明の効果】以上説明したように、本発明の連想メモ
リによれば、データの新規登録時の手続が簡素化されパ
フォーマンスの向上が図られる。

【図面の簡単な説明】

【図１】本発明の第１施形態の連想メモリを使用したシ
ステムを示すブロック図である。

【図２】本発明の第１実施形態の連想メモリの模式構成
図である。

【図３】本発明の第２実施形態の連想メモリを使用した
システムを示すブロック図である。

【図４】本発明の第２実施形態の連想メモリの模式構成
図である。

【図５】本発明の第３の実施形態の連想メモリを使用し
たシステムを示すブロック図である。

【図６】本発明の第３実施形態の連想メモリの模式構成
図である。

【図７】連想メモリの一例を表わした回路ブロック図で
ある。

【図８】連想メモリにホストプロセッサとＳＲＡＭが接
続されたシステムを示すブロック図である。

【符号の説明】

１０，１００，１００Ａ，１００Ｂ，…，１００Ｎ 連
想メモリ ２０ ＳＲＡＭ ３０ ホストプロセッサ １０１，１０１Ａ，１０１Ｂ，…，１０１Ｎ 第１のポ
ート １０２，１０２Ａ，１０２Ｂ，…，１０２Ｎ 第２のポ
ート １１１＿１，１１１＿２，…，１１１＿ｎ ワードメモ
リ １１２＿１，１１２＿２，…，１１２＿ｎ エンプティ
フラグレジスタ １１３ プライオリティエンコーダ １１４，１１５ セレクタ １１６，１１７ ゲート回路 １１８ トライステートバッファ １１９ ＩＤレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の格納データを各格納データ毎に記
   憶する複数のワードメモリを備え、参照データが入力さ
   れて該参照データに対応する格納データの検索を行なう
   連想メモリにおいて、 前記検索、アドレスを指定してのデータの書込み、およ
   びアドレスを指定してのデータの読出しを行なう第１の
   ポートと、 有効な格納データが格納されていない空き状態のワード
   メモリのうち、新たなデータが最優先に登録される最優
   先登録ワードメモリのアドレスを出力する第２のポート
   と、 新たなデータが前記最優先登録ワードメモリに登録され
   るようにデータの登録を制御するデータ登録制御手段と
   を備えたことを特徴とする連想メモリ。
2. 【請求項２】 前記第２のポートが、前記最優先登録ワ
   ードメモリのアドレスを出力すると共に、該アドレスを
   出力するタイミングとは異なるタイミングにおいては前
   記最優先登録ワードメモリのアドレス以外のデータを出
   力することが許容されたポートであることを特徴とする
   請求項１記載の連想メモリ。
3. 【請求項３】 この連想メモリを複数個接続した場合に
   おける、自分自身より上位側に接続された全ての連想メ
   モリの全てのワードメモリに有効な格納データが格納さ
   れている第１の状態と、自分自身よりも上位側に接続さ
   れたいずれかの連想メモリのいずれかのワードメモリが
   空き状態にある第２の状態とを識別する第１の情報を入
   力する情報入力端子と、 この連想メモリを複数個接続された場合における、自分
   自身よりも上位側に接続された全ての連想メモリの全て
   のワードメモリ及び自分自身の全てのワードメモリに有
   効な格納データが格納されている第３の状態と、自分自
   身よりも上位側に接続されたいずれかの連想メモリのい
   ずれかのワードメモリ、もしくは、自分自身のワードメ
   モリのうちのいずれかのワードメモリが空き状態にある
   第４の状態を表わす第２の情報を出力する情報出力端子
   とを備えたことを特徴とする請求項１記載の連想メモ
   リ。
4. 【請求項４】 前記情報入力端子から入力された前記第
   １の情報が前記第１の状態を表わしており、かつ自分自
   身のいずれかのワードメモリが空き状態にある場合に限
   り、自分自身の前記第２のポートが、前記最優先登録ワ
   ードメモリのアドレスを出力するものであることを特徴
   とする請求項３記載の連想メモリ。