JP3130736B2 - 連想メモリの使用方法および連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の各メモリワード
それぞれに各格納データを記憶しておき、入力された参
照データを用いて所定の格納データが記憶されたメモリ
ワードの検索を行う連想メモリに関する。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒ
ｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。図
１４は、従来の連想メモリの一例を表わした回路ブロッ
ク図である。

【０００３】この連想メモリ１０には、ｍビットを１ワ
ードとする、互いに図の横方向に並ぶｍビットのメモリ
セルからなる多数のメモリワード１１＿１，１１＿２，
…，１１＿ｎが備えられている。またこの連想メモリ１
０は、１ワードの参照データが入力されラッチされる参
照データレジスタ１２および参照データをビット毎にマ
スクするマスクデータが格納されるマスクデータレジス
タ１３を備え、参照データレジスタ１２にラッチされた
参照データのうち、マスクデータレジスタ１３に格納さ
れたマスクデータによりマスクされていない全部もしく
は所定の一部のビットパターンと、各メモリワード１１
＿１，１１＿２，…，１１＿ｎに記憶されたデータのう
ち上記ビットパターンと対応する部分のビットパターン
との一致不一致が比較され、各メモリワード１１＿１，
１１＿２，…，１１＿ｎそれぞれに対応して備えられた
一致線１４＿１，１４＿２，…，１４＿ｎのうちビット
パターンが一致したメモリワード１１＿１，１１＿２，
…，１１＿ｎに対する一致線１４＿１，１４＿２，…，
１４＿ｎに論理‘１’の一致信号が出力される。それ以
外の一致線１４＿１，１４＿２，…，１４＿ｎは論理
‘０’にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号はアドレ
スエンコーダ１６に入力され、このアドレスエンコーダ
１６からは、論理‘１’の信号が格納された一致フラグ
レジスタ（ここでは一致フラグレジスタ１５＿２と一致
フラグレジスタ１５＿３の２つのみとする）のうちの優
先度の最も高い一致フラグレジスタに対応するアドレス
信号が出力される。ここでは、添字が若いほど優先順位
が高いものとし、従ってここでは一致フラグレジスタ１
５＿２に対応するメモリアドレスが出力される。このア
ドレスエンコーダ１６から出力されたアドレス信号ＡＤ
は、必要に応じてデコーダ１７に入力される。デコーダ
１７ではこの入力されたアドレス信号ＡＤをデコードし
て各メモリワード１１＿１，１１＿２，…，１１＿ｎの
それぞれに対応して備えられたワード線１８＿１，１８
＿２，…，１８＿ｎのうちの入力されたアドレス信号Ａ
Ｄに対応するいずれか１本のワード線（ここではワード
線１８＿２）にアクセス信号を出力する。これによりア
クセス信号の出力されたワード線１８＿２に対応するメ
モリワード１１＿２に記憶されているデータが出力レジ
スタ１９に読み出される。

【０００５】次に、一致フラグレジスタ１５＿２に格納
された信号を‘０’に変更することにより、今度は一致
フラグレジスタ１５＿３に対応するメモリワード１１＿
３のアドレスを得ることができる。図１５は、従来の連
想メモリの機能ブロック図である。この連想メモリに
は、ファンクションデータＦＵＮ＿ＤＡＴＡと参照デー
タＲＥＦ＿ＤＡＴＡが入力される。ファンクションデー
タＦＵＮ＿ＤＡＴＡはこの連想メモリの機能を定義する
データであり、例えばファンクションデータＦＵＮ＿Ｄ
ＡＴＡが‘０１’のときは、同時に入力された参照デー
タＲＥＦ＿ＤＡＴＡはマスクデータであることを意味
し、そのデータがマスクデータレジスタに格納される。
また例えばファンクションデータＦＵＮ＿ＤＡＴＡが
‘１０’のときは、同時に入力された参照データＲＥＦ
＿ＤＡＴＡを用いた検索が行われ、入力された参照デー
タＲＥＦ＿ＤＡＴＡは、マスクデータレジスタに格納さ
れたマスクデータによるマスクがかけられた後、データ
線駆動回路を経由して、各メモリワードに供給される。
メモリワードに格納されたデータが入力されたデータと
一致したときは、対応する一致フラグレジスタに論理
‘１’の一致信号が格納される。

【０００６】このように、連想メモリ１０は、参照デー
タの全部もしくは所定の一部のデータを用いて多数のメ
モリワード１１＿１，１１＿２，…，１１＿ｎに記憶さ
れた内容（データ）を検索し、一致するデータを有する
メモリワードのアドレスを得、必要に応じてそのメモリ
ワードに記憶されたデータ全体を読み出すことができる
ように構成されたメモリである。

【０００７】

【発明が解決しようとする課題】上記のような連想メモ
リを用いて検索を行なうにあたり、検索の対象とされる
データが群構造を成している場合、すなわち各群を構成
する複数のデータにそれぞれ属性が付されている場合
に、解決しなければならない問題点がいくつか存在す
る。

【０００８】それらの問題点のうちの第１の問題点は群
構造を成す多数のデータの中から所望のデータをどのよ
うにして検索するかという点である。以下、図面を参照
してこの第１の問題点について説明する。図１６は、連
想メモリに記憶された、属性の付されたデータの配列を
示した図である。

【０００９】連想メモリを構成する多数のメモリワード
が４つずつ組にされ、各組内の先頭のメモリワードに
は、例えば‘氏名’という「属性０」の付されたデータ
が格納され、各組内の２番目のメモリワードには例えば
‘生年月日’という「属性１」の付されたデータが格納
され、以下同様にして各組内の３番目、４番目のメモリ
ワードにはそれぞれ「属性２」，「属性３」が付された
データが格納されるものとする。ここでは、各メモリワ
ードに格納された各データを図示のアルファベットＡ，
Ｂ，…で表示している。尚、以下上記のように各属性が
付された１組のデータ群を「データセット」と称する。

【００１０】ここで、図１６の最上段に記された属性０
のデータが‘Ａ’であり、次段に記された属性１のデー
タも‘Ａ’であるというように、属性が異なっても同一
のビットパターンのデータが格納されることが生じる場
合がある。この場合において、属性０に属するデータ
‘Ａ’（例えば氏名‘Ａ’である人）のみを検索したい
場合に、データ‘Ａ’を参照データとして入力すると、
属性０に属するデータ‘Ａ’のみでなく、他の属性１，
２，３に属するデータ‘Ａ’も同時に検索されてしま
い、検索後において検索されたデータの中から属性０に
属するデータを再度選別し直す等の操作を行う必要があ
り、その操作が極めて煩雑でありその選別にも時間がか
かるという問題がある。

【００１１】群構造を成すデータ（データセット）を検
索対象とする場合の第２の問題点は、検索のフレキシビ
リティを如何にして向上させるかという点である。例え
ば、何らかの方法により、「属性０」の付されたデータ
‘Ａ’や、「属性２」の付されたデータ‘Ｂ’等、個々
のデータの検索は可能であるとしても、例えば「属性
０」の付された‘Ａ’と「属性２」の付されたデータ
‘Ｂ’との双方を含むデータセットをどのようにして検
索するかが問題となる。

【００１２】この場合に、ここでは上述のように「属性
０」の付されたデータ‘Ａ’、「属性２」の付されたデ
ータ‘Ｂ’等、個々のデータについては検索可能である
という前提を置いており、したがって「属性０」の付さ
れたデータ‘Ａ’を含む、通常はこれに該当する多数の
データセットを検索し、かつ、「属性２」の付されたデ
ータ‘Ｂ’を含む、やはり通常はこれに該当する多数の
データセットを検索し、それら検索された多数のデータ
セットの中から、「属性０」の付されたデータ‘Ａ’と
「属性２」の付されたデータ‘Ｂ’との双方を満足する
データセットを再度選別し直す必要があり、上述の第１
の問題点の場合と同様その操作が極めて煩雑であり、時
間がかかるという問題がある。

【００１３】また、一方従来からの連想メモリ技術の中
で、群構造のデータを扱う場合ではなく、通常のデータ
を扱う場合における、一致検索の対象となるデータ幅を
２ワードもしくはそれ以上の複数ワードに拡張する技術
については知られており、それを以下に説明する。図１
７は、データ拡張機能を備えた連想メモリの一例を示す
ブロック図である。図１４に示した連想メモリの構成要
素と対応する構成要素には、図１４に付した符号と同一
の符号を付して示し、その要素についての重複説明は省
略する。

【００１４】各メモリワード１１＿１，１１＿２，…か
ら延びる各一致線１４＿１，１４＿２，…，は、各アン
ドゲート２０＿１，２０＿２，…の一方の入力端子に接
続されている。また各アンドゲート２０＿１，２０＿
２，…の他方の入力端子には各オアゲート２１＿２，２
１＿３，…の出力端子が接続されており、各オアゲート
２１＿２，２１＿３，…の一方の入力端子は、初回検索
制御線２２に接続されている。ただし図示の一番上のア
ンドゲート２０＿１に対応するオアゲートは省略されて
おり、そのアンドゲート２０＿１の入力端子に初回検索
制御線２２が直接接続されている。

【００１５】各アンドゲート２０＿１，２０＿２，…の
出力端子は各第１のフラグレジスタ２３＿１，２３＿
２，…のデータ入力端子に接続され、各第１のフラグレ
ジスタ２３＿１，２３＿２，…の出力端子は各第２のフ
ラグレジスタ２４＿１，２４＿２，…の出力端子に接続
されている。各第２のフラグレジスタ２４＿１，２４＿
２，…の出力端子は、図１４に示すプライオリティエン
コーダ１６（図１７では図示省略）に接続されるととも
に、図１７の下方に隣接するメモリワードに対応するオ
アゲート２１＿２，２１＿３，…の入力端子に接続され
ている。

【００１６】互いに対応する第１および第２のフラグレ
ジスタ２３＿１，２４＿１，；２３＿２，２４＿２，…
の各ペアが図１４に示す各フラグレジスタ１５＿１，１
５＿２，…に対応する。第１のフラグレジスタ２３＿
１，２３＿２，…と第２のフラグレジスタ２４＿１，２
４＿２，…には、ともに、一致結果ラッチ制御線２５に
出力される一致結果ラッチ信号Ｓ１が入力され、その一
致結果ラッチ信号Ｓ１により各データ入力端子から入力
された入力データがラッチされるが、第１のフラグレジ
スタ２３＿１，２３＿２，…には、一致結果ラッチ信号
５１の立ち上がりａの時点における入力データがラッチ
され、第２のフラグレジスタ２４＿１，２４＿２，…に
は、一致結果ラッチ信号Ｓ１の立ち下がりｂの時点の入
力データがラッチされる。

【００１７】以上のように構成された連想メモリにおい
ては、以下のようにして一致検索が行われる。尚、ここ
では図示のように、各メモリワード１１＿１，１１＿
２，１１＿３，１１＿４，１１＿５，１１＿６…には、
各参照データＡ，Ｂ，Ｃ，Ｄ，Ｃ，Ｆ，…が格納されて
いるものとする。ここで、各参照データを単独で検索す
る際は、参照データＲＥＦ＿ＤＡＴＡを入力して検索を
行う際に、初回検索制御線２２に初回検索タイミング信
号Ｓ２を出力する。ここでは、参照データＲＥＦ＿ＤＡ
ＴＡとしてデータ‘Ｂ’を入力したものとすると、デー
タ‘Ｂ’が格納されたワードメモリ１１＿２に対応する
一致線１４＿２に論理‘１’の一致信号が出力されてア
ンドゲート２０＿２に入力され、また、これとともに初
回検索タイミング信号Ｓ２がオアゲート２１＿２を経由
してアンドゲート２０＿２に入力されるため、アンドゲ
ート２０＿２から論理‘１’の信号が出力される。また
このとき、他の一致線１４＿１；１４＿３，１４＿４，
…には論理‘０’の信号が出力されるため、それに対応
する他のアンドゲート２０＿１；２０＿３，２０＿４，
…からは論理‘０’の信号が出力される。

【００１８】アンドゲート２０＿２から出力された論理
‘１’の信号は、一致結果ラッチ制御線２５に出力され
た一致結果ラッチ信号Ｓ１の立ち上がりａのタイミング
で第１のフラグレジスタ２３＿２にラッチされ、それに
引き続くの一致結果ラッチ信号Ｓ１の立ち下がりｂのタ
イミングで第２のフラグレジスタ２４＿２にラッチされ
る。

【００１９】また第１のフラグレジスタ２３＿２および
第２のフラグレジスタ２４＿２に論理‘１’の信号がラ
ッチされる各タイミングで、他の第１フラグレジスタ２
３＿１；２３＿３，２３＿４，…、および他の第２のフ
ラグレジスタ２４＿１；２４＿３，；２４＿４，…には
論理‘０’の信号がラッチされる。このようにして各第
２のフラグレジスタ２４＿１，２４＿２，２４＿３，…
にラッチされた論理‘０’，‘１’，‘０’，…の信号
が図５に示すプライオリティエンコーダ１６に入力さ
れ、ワードメモリ１１＿２のアドレス信号ＡＤが得られ
る。

【００２０】次に、データ幅が拡張された検索を行う場
合について説明する。ここでは、２ワードに拡張され
た、データ‘Ｂ’とデータ‘Ｃ’からなる２ワードデー
タを検索する場合について説明する。この場合、先ず上
記と同様にして、データ‘Ｂ’の検索を行う。これによ
り、ワードメモリ１１＿２に対応する第１および第２の
フラグレジスタ２３＿２，２４＿２に論理‘１’の信号
がラッチされる。次に参照データＲＥＦ＿ＤＡＴＡとし
てデータ‘Ｃ’を入力して検索を行うが、このときは初
回検索制御線２２には初回検索タイミング信号Ｓ２は出
力せずに、初回検索制御線２２は論理‘０’の状態に保
っておく。参照データＲＥＦ＿ＤＡＴＡとしてデータ
‘Ｃ’を入力して検索を行うと、図示の２つのワードメ
モリ１１＿３，１１＿５にそれぞれ対応する一致線１４
＿３，１４＿５に論理‘１’の一致信号が出力される
が、オアゲート２１＿３には、第２のフラグレジスタ２
４＿２にラッチされている論理‘１’の信号が入力され
ているため一致線１４＿３の一致信号はアンドゲート２
０＿３を通過し、第１および第２のフラグレジスタ２３
＿３，２４＿３に、一致を表わす論理‘１’の信号がラ
ッチされる。一方オアゲート２１＿５には、第２のフラ
グレジスタ２４＿４にラッチされている論理‘０’の信
号が入力されているため一致線１４＿５の一致信号はア
ンドゲート２０＿５で遮断され、第１および第２のフラ
グレジタ２３＿５，２４＿５には不一致を表わす論理
‘０’の信号がラッチされることになる。このようにし
て、データ‘Ｂ’とデータ‘Ｃ’のペアからなる２ワー
ドデータの一致検出が行われる。３ワード以上のデータ
の一致検出も同様にして行われる。

【００２１】図１７に示す連想メモリは、データ幅拡張
機能を備えてはいるが、２ワード，３ワード等に拡張さ
れるデータは、互いに隣接したメモリワードに所定の順
序で格納されている必要があり、互いに離れたメモリワ
ードに格納されている場合や逆の順序、例えばデータ
‘Ｃ’，データ‘Ｂ’の順序に格納されている場合には
複数のデータを結合した一致検出を行うことはできな
い。すなわち、上述のデータ幅拡張機能は、群構造を成
すデータの検索には不向きである。

【００２２】また、連想メモリを用いて検索を行う場合
において、群構造のデータを取扱うか否かに拘らず、従
来より、例えばデータ幅拡張機能が内蔵された連想メモ
リ（図１７参照）を用いてそのデータ幅拡張機能を用い
た検索を行う場合等、従来より、連続した複数回からな
る一連の検索を行うことにより、検索の目的を達成する
場合があるが、群構造のデータを検索対象とする場合も
同様に、例えば上述したように、１つのデータセット内
の複数のデータの一致を検索する場合等、連続した複数
回の検索からなる一連の検索を行うことにより検索の目
的が達成される場合がある。その場合に生じる第３の問
題点として、連想メモリをどのように構成すると、従来
と比べ複雑なデータ構造を有する群構造のデータの、順
次連続する複数回の検索を効率良く行なうことができる
かという問題がある。つまり、ランダムで複数の検索が
必要な群構造のデータを高速にかつフレキシブルに検索
するような連想メモリの構造や利用方法に関しては全く
知られていなかった。

【００２３】本発明は、連想メモリを用いて群構造のデ
ータ検索を行なう場合の上述の各種問題点の存在に鑑
み、群構造のデータの検索に適した連想メモリの使用方
法、および群構造のデータの格納、検索に適した連想メ
モリの構造を新たに提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリの使用方法は、配列された複数の各メモ
リワードそれぞれに各ディジタルデータを記憶してお
き、参照データが入力され、入力された参照データの全
部もしくは所定の一部のビットパターンと一致するビッ
トパターンを有するディジタルデータが記憶されたメモ
リワードを検索する連想メモリの使用方法において、上
記連想メモリに、各メモリワードがそれぞれ二分された
一方の第１の領域にディジタルデータを格納するととも
に、各メモリワードの、第１の領域を除く第２の領域に
そのディジタルデータの属性を表わす属性データを記憶
させ、上記連想メモリに所定の属性データと所定のディ
ジタルデータとの組を前記参照データとして入力するこ
とにより、その連想メモリに、入力された所定のディジ
タルデータに対応するとともに入力された所定の属性デ
ータが表わす属性を有するディジタルデータが記憶され
たメモリワードの検索を行わせることを特徴とするもの
である。

【００２５】また本発明の連想メモリのうち第１の連想
メモリは、配列された複数の各メモリワードそれぞれに
各ディジタルデータを記憶しておき、参照データが入力
され、入力された参照データの全部もしくは所定の一部
のビットパターンと一致するビットパターンを有するデ
ィジタルデータが記憶されたメモリワードを検索する連
想メモリにおいて、 （１） 各メモリワードが、各ディジタルデータを記憶
する第１の領域と、その第１の領域に記憶されるディジ
タルデータの属性を表わす属性データが該各メモリワー
ドのアドレス順に属性の数に応じた周期で循環的に繰り
返すビットパターンを有することを特徴とする。

【００２６】この第１の連想メモリにおいて、上記各メ
モリワードが、それら各メモリワードのアドレス順に属
性の数に応じた周期で循環的に繰り返すビットパターン
を有する属性データを各メモリワードを構成する各第２
の領域に固定的に記憶するものであってもよい。また本
発明の連想メモリのうち第２の連想メモリは、配列され
た複数の各メモリワードそれぞれに各ディジタルデータ
を記憶しておき、参照データが入力され、入力された参
照データの全部もしくは所定の一部のビットパターンと
一致するビットパターンを有するディジタルデータが記
憶されたメモリワードを検索する連想メモリにおいて、 （２） 配列された複数の各メモリワードそれぞれに付
されたアドレスの全範囲のうち、入力される参照データ
との一致比較の対象とされるメモリワードのアドレスの
範囲を設定する検索アドレス範囲設定回路を備えたこと
を特徴とするものである。

【００２７】また、上記目的を達成する本発明の第３の
連想メモリは、 （３＿１）複数のデータ群それぞれに属する複数の格納
データを各格納データ毎に記憶する複数のメモリワード （３＿２）所定のメモリワードに記憶された格納データ
と入力された参照データとの一致が検出されたときに、
その所定のメモリワードに対応する一致線に一致を表わ
す一致信号を出力する第１のモードと、今回の検索時に
所定のメモリワードにおいて一致が検出され、かつ、前
回の検索時に、上記所定のメモリワードに記憶された格
納データが属するデータ群を構成する格納データをそれ
ぞれ記憶する任意のメモリワードにおいて一致が検出さ
れていたときに、上記所定のメモリワードに対応する一
致線に一致信号を出力する第２のモードとを有する一致
検出回路を備えたことを特徴とするものである。

【００２８】上記本発明の第３の連想メモリは、その１
つの態様として、以下のように構成することができる。
すなわち、そのように構成された本発明の第３の連想メ
モリは、 （３＿３）各々が、属性とデータとのペアからなる複数
の格納データの集合からなる複数のデータ群それぞれに
属する複数の格納データを各格納データ毎に記憶する複
数のメモリワード （３＿４）複数のメモリワードそれぞれに対応して記憶
された格納データ中の属性と、入力された、属性とデー
タとのペアからなる参照データ中の属性との一致不一致
を検出する属性一致検出回路 （３＿５）複数のメモリワードそれぞれに対応して記憶
された、属性とデータとのペアからなる格納データ中の
データと、入力された、属性とデータとのペアからなる
参照データ中のデータとの一致不一致を検出するデータ
一致検出回路 （３＿６）複数のメモリワードそれぞれに対応して備え
られた、格納データと参照データとの一致不一致の情報
を格納するレジスタ （３＿７）同一のデータ群を構成する各格納データをそ
れぞれ記憶するメモリワードからなるメモリワード群毎
に備えられたデータ線 （３＿８）複数のメモリワードそれぞれに対応して備え
られた、対応する上記属性一致検出回路により検索時に
属性の一致が検出されたことを受けて、対応する上記レ
ジスタの一致もしくは不一致の検索結果を上記データ線
に伝達する第１のスイッチ回路 （３＿９）複数のメモリワードそれぞれに対応して備え
られた、対応する前記属性一致検出回路および上記デー
タ一致検出回路により今回の検索時に属性及びデータの
双方の一致が検出され、かつ、上記データ線に前回の検
索時における一致を表わす情報が出力されているとき
に、対応する上記レジスタに今回の検索における一致を
表わす情報を伝達するゲート回路 （３＿１０）上記複数のメモリワードそれぞれに対応し
て備えられた、対応する上記属性一致検出回路により今
回の検索時に属性の一致が検出されたことを受けて、上
記データ線に出力されている前回の検出時における一致
もしくは不一致を表わす情報を、対応する上記ゲート回
路に伝達する第２のスイッチ回路を具備することを特徴
とするものである。

【００２９】この第３の連想メモリにおいて、複数のメ
モリワードそれぞれに対応して備えられた、対応するメ
モリワードに記憶された格納データ中の属性が所定の属
性であるか否かを判別する属性判別回路を具備し、かつ
上記データ線が、複数のメモリワード群に跨って互いに
隣接する前記メモリワード間で、複数のメモリワードそ
れぞれに対応して備えられた第３のスイッチ回路を介し
てシリーズに接続される構成を具備することが好まし
い。

【００３０】また、上記第３のスイッチ回路が、上記属
性判別回路または各メモリワード毎に備えられたデータ
線接続制御回路で制御されるものであることが好まし
い。さらに、上記目的を達成する本発明の第４の連想メ
モリは、複数の各メモリワードそれぞれに各格納データ
を記憶しておき、複数の参照データが順次入力され、こ
の順次入力される参照データと結合することにより各格
納データと比較される参照データを生成するための各検
索補助データを順次出力する検索補助データ順次出力手
段を有し、所定の格納データが記憶されたメモリワード
の検索を行うことを特徴とするものである。

【００３１】またこの検索補助データ順次出力手段は、
一連の検索補助データを格納する検索補助データレジス
タ群と、この検索補助データレジスタ群を指示制御する
制御手段と、上記制御手段は、アドレスが定義され、参
照データとともに上記アドレスを表わすアドレスデータ
が入力され、参照データとともに入力されるアドレスデ
ータと検索の回数とに基づいて、そのアドレスデータに
より指定される制御手段によって、検索補助データを順
次出力する構成とすることが好ましい。

【００３２】また、前記検索補助データ順次出力手段
は、一連の検索補助データを格納する検索補助データレ
ジスタ群と、この検索補助データレジスタ群を指示制御
する制御手段と、上記制御手段を指定するチャネル指定
データレジスタと、この指定データレジスタに格納され
た、チャネル設定データにより指定される前記制御手段
と、参照データの入力による検索の回数とに基づいて、
上記検索補助データを順次出力する構成としてもよい。

【００３３】また、上記本発明の第４の連想メモリにお
いて、上記検索補助データ順次出力手段の検索補助デー
タの出力順を初期化するシーケンスリセット信号を入力
するリセット端子を備えた構成とすることが好ましい。

【００３４】

【作用】本発明の連想メモリの使用方法は、各メモリワ
ードに各ディジタルデータとそのディジタルデータの属
性を表わす属性データとの双方を記憶させ、属性データ
とディジタルデータとの組を参照データとして入力して
検索を行うものであるため、所望の属性を有する、所望
のデータのみを検索することができる。

【００３５】また、本発明の第１の連想メモリは、各メ
モリワードの属性データが各メモリワードのアドレス順
に属性の数に応じた周期で循環的に繰り返すビットパタ
ーンであり、これにより、はじめて群データのフレキシ
ブルで高速な検索に適した連想メモリが実現する。さら
に本発明の第２の連想メモリは、一致比較の対象とされ
るメモリワードのアドレス範囲を設定する研削アドレス
範囲設定回路を備えたものであるため、各属性に対応す
るデータを各アドレス範囲内のメモリワードに記憶させ
ておき、検索時には所望の属性を有するデータが記憶さ
れているアドレス範囲を設定し、そのアドレス範囲内の
メモリワードのみを検索対象とすることにより、所望の
属性の付された所望のデータのみを検索することができ
る。

【００３６】またこの第２の連想メモリの場合、ハード
ウェア構成は同一のまま、各属性に対応するアドレス範
囲をどのように設定するかだけを使用前に定めるだけで
属性の数の異なるデータを格納して検索することがで
き、極めて柔軟性に富んだ連想メモリが構成される。本
発明の第３の連想メモリは、上記（３＿２）の一致検出
回路が上述した第２のモードを備えており、具体的に
は、属性とデータとのペアからなる格納データを記憶し
ておき、また検索にあたっては属性とデータとのペアか
らなる参照データを入力して検索を行うようにし、また
上記（３＿７）のデータ線を備え、上記（３＿８）の第
１のスイッチ回路でデータ線に前回の検索時に一致が検
出されたか否かを出力し、上記（３＿１０）の第２のス
イッチ回路で今回の検索時に属性が一致したことを受け
てデータ線の信号をゲート回路に取り込むようにしたた
め、同一のメモリワード群内のメモリワードに格納され
た格納データの任意の組合わせによる検索が可能とな
る。

【００３７】また、本発明の第３の連想メモリは、１つ
のデータ群（データセット）を構成するデータの数に合
せて各データ線の長さを固定的に定めておくものであっ
てもよく、あるいは、データ線の途中に多数のスイッチ
回路とそれらのスイッチ回路をオン，オフするための多
数本の制御線を備えておき、１つのデータ群を構成する
データの数に対応してそれらのスイッチ回路をオン，オ
フすることにより１本あたりのデータ線の長さを可変す
るものであってもよいが、各メモリワードに対して上記
第３のスイッチ回路を備えておき、各メモリワードに記
憶された属性または新たな属性ビットに応じてそれら第
３のスイッチ回路をオン，オフする構成を備えると、各
メモリワードに各格納データを格納させるという本来行
われる作業だけで、１つのデータ群を構成するデータの
数に応じて自動的にデータ線が形成される。また、この
場合データ数の異なるデータ群が混在していても適応的
にデータ線が形成されることになる。

【００３８】本発明の第４の連想メモリは、例えば上述
したマスクデータや属性データ等の検索補助データを書
込み自在に複数記憶しておき、検索にあたっては参照デ
ータを入力するとともにどの検索補助データを使用する
かを表わすデータを入力するようにしたたため、一連の
検索中に、例えばマスクデータを書き換えること等の手
間は不要であり、検索のための手順が簡単化され、一連
の検索を行う際の検索速度の向上も図られる。

【００３９】さらにもう１つの例では、例えば上述した
マスクデータや属性データ等の検索補助データを書込み
自在に複数記憶しておくものであるが、前述のものと異
なる点として、検索補助データを制御する制御手段を指
定するためのデータを書換え自在に格納する指定データ
レジスタを備えたため、検索にあたっては、どの検索補
助データを使用して検索を行うかをいちいち指定する必
要がなく、検索に使用する検索補助データを変更すると
きにのみ新たなデータを指定データレジスタに入力すれ
ばよく、検索のための手順の一層の簡単化が図られる。

【００４０】複数回の検索からなる一連の検索を行う場
合、その検索のパターン、すなわち、最初はある第１の
マスクデータとある第１の属性データを用いて検索を行
い、次に上記と同じ第１のマスクデータを用いるととも
に上記と異なる第２の属性データを用いて検索を行う
等、検索パターンをあらかじめ類型化できる場合が多
い。したがって本発明の第４の連想メモリにおいて、検
索補助データ群を指示する制御手段と、この制御手段を
指定するアドレスの考え方を採り入れることにより、そ
のアドレスデータを参照データとともに順次入力するだ
けで一連の検索が行われ、あるいはチャネル指定データ
を一度入力し、あとは参照データを順次入力するだけで
一連の検索が行われ、検索の手順が一層簡単化される。

【００４１】また、検索補助データ順次出力手段の検索
補助データ出力順を初期化するリセット端子を備える
と、前回の検索が終了した後、必要時にのみリセット
し、新たな検索を開始することができる。

【００４２】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のメモリ構造図であり、従来例
における図１６に対応するものである。汎用の連想メモ
リを構成する、それぞれがｍビット（例えば１６ビッ
ト）からなるメモリワードの上位ｋビット（例えば２ビ
ット）を属性を表わす属性データを格納する領域（本発
明にいう第２の領域）と定め、また残りのｍ−ｋビット
（例えば１６−２＝１４ビット）を、それらの属性の付
された本来のデータを格納しておくべき領域（本発明に
いう第１の領域）と定め、各メモリワードに属性とデー
タとの双方を格納する。そして検索にあたっては、属性
とデータとの双方で検索を行う。例えば「属性０」とデ
ータ‘Ａ’との双方で検索を行えば、図１の最上段に示
されたデータが検索されることになる。

【００４３】図２は、上記の考え方をさらに説明するた
めの、連想メモリのブロック図である。尚、この連想メ
モリは、説明の都合上描き方がやや異なるのみであって
本質的には図１４に示す連想メモリと同一のものである
が、説明に不必要なブロックの図示は一部省略されてい
る。また図１４に示す連想メモリの各ブロックと同一の
ブロックには図１４に付した番号と同一の番号が付され
ている。ｍビットからなる各メモリワード１１＿１，１
１＿２，…，１１＿ｎの上位２ビットには属性データを
格納し、残りのｍ−２ビットに、各属性の付されたデー
タを格納する。そして検索にあたっては、参照データレ
ジスタ１２の上位２ビットを検索用の属性データが格納
される属性データレジスタ１２＿１とし、参照データレ
ジスタ１２の残りの部分（データレジスタ１２＿２）を
図５を参照して説明した際の、従来の意味における参照
データレジスタとし、この参照データレジスタ１２に属
性データと従来の意味における参照データとを格納して
検索を行う。これによりその検索に用いられた属性デー
タが表わす属性が付された所望の格納データの検索が行
われる。即ち、属性の異なる同一の格納データの検索は
排除される。

【００４４】次に属性データを固定的に記憶しておくよ
うに構成された本発明の第１の連想メモリの一実施例に
ついて説明する。図２は、本発明の第１の連想メモリの
一実施例の説明にもそのまま用いることができるが、各
メモリワード１１＿１，１１＿２，…，１１＿ｎの構成
が従来の汎用の連想メモリのメモリワードと異なってい
る。

【００４５】図３は、本発明の第１の連想メモリの一実
施例の、１つのメモリワードの構成を示す回路図であ
る。この回路は、ＳＲＡＭを基本とし、かつ参照データ
との一致をＮＡＮＤ型一致検出回路で検出する回路構成
の一例である。図示のメモリワードには、第１の属性ビ
ットセル１２０＿１と第２の属性ビットセル１２０＿２
からなるビットセル群１２０と、ｍビット（例えば１６
ビット）のＳＲＡＭ構造のメモリセル１２１＿１，…，
１２１＿ｍからなるメモリセル群１２１が形成されてい
る。

【００４６】第１の属性ビットセル１２０＿１には、ビ
ット線Ｚｂ１とビットバー線Ｚｂ１_ の間に互いにシリ
アルに接続された２つのトランジスタＴ１，Ｔ２が形成
されており、これら２つのトランジスタＴ１，Ｔ２の接
続点にトランジスタＴＣ１＿１のゲート電極が接続され
ている。トランジスタＴ１のゲートは論理‘１’に設定
されており、トランジスタＴ２のゲートは論理‘０’に
設定されている。このとき、図２に示す属性検索レジス
タ１２＿１に接続された、ビット線Ｚｂ１に‘１’、ビ
ットバー線Ｚｂ１_ にその反転信号である‘０’が印加
されると、トランジスタＴ１がオンし、ビット線Ｚｂ１
の‘１’がトランジスタＴＣ１＿１のゲートに印加され
このトランジスタＴＣ１＿１もオンとなる。この状態
が、第１の属性ビットセル１２０＿１に関し、この第１
の属性ビットセル１２０＿１に固定的に記憶された内容
と入力された検索用の属性データとが一致した状態であ
る。これとは逆に、ビット線Ｚｂ１に‘０’，ビットバ
ー線Ｚｂ１_ に‘１’が印加されると、トランジスタＴ
Ｃ１＿１のゲートは‘０’となりこのトランジスタＴＣ
１＿１はオフとなる。これが、この第１の属性ビットセ
ル１２０＿１に関し、不一致の状態である。

【００４７】同様にして、図３に示す例では、第２の属
性ビットセル１２０＿２は、そこに格納されたデータが
第１の属性ビットセル１２０＿１に格納されたデータと
逆であり、属性検索レジスタ１２０＿１からの信号が
‘０’（ビット線Ｚｂ２が‘０’、ビットバー線Ｚｂ２
_ が‘１’）のとき一致の状態となる。即ち、図３に示
す例では属性ビットの２ビットが（１，０）のとき、
‘一致’の状態となる。

【００４８】またメモリセル１２１＿１，……１２１＿
ｍは、トランジスタＴ１，Ｔ２のゲートに印加される値
がデコーダ１７によってアクセスされるＳＲＡＭのＱノ
ード，Ｑ_ ノードによって設定されるものであり、一致
検出動作は、属性メモリセル１２０＿１，１２０＿２の
場合と同じである。互いにシリアルに接続されたトラン
ジスタＴＣ１＿１，ＴＣ１＿２，ＴＣ２＿１，…，ＴＣ
２＿ｍ等からなるＮＡＮＤ型一致検出回路３０には、図
の左端に制御トランジスタＴＣ０が構成され、図の右端
には一致検出アンプ３１が構成されたものであり、制御
クロックφで制御される。先ず制御クロックφが‘０’
となり、一致検出アンプ３１の入力ノードがプリチャー
ジトランジスタ３１ａでプリチャージされ、これにより
インバータ３１ｂの出力は‘０’となる。このとき、制
御トランジスタＴＣ０はオフ状態に保たれる。

【００４９】各ビット線，各ビットバー線Ｚｂ１，Ｚｂ
１_ ；Ｚｂ２，Ｚｂ２_ ：Ｄｂ１，Ｄｂ１_ …；Ｄｂ
ｍ，Ｄｂｍ_ を介して属性検索レジスタ１２＿１と参照
データレジスタ１２＿２から参照データがあらかじめ入
力されており、前述の各属性ビットセル１２０＿１，１
２０＿２および各メモリセル１２１＿１，…，１２１＿
ｍのそれぞれについて一致不一致が決定され、一致する
セルについては、ＮＡＮＤ型一致検出回路を構成する、
対応する各トランジスタＴＣ１＿１，ＴＣ１＿２，ＴＣ
２＿１，…，ＴＣ２＿ｍのゲート電圧が‘１’となり、
そのトランジスタがオンする。

【００５０】この状態で制御クロックφが‘１’になる
と、全てのセルが一致したメモリワードのみに対応する
ＮＡＮＤ型一致検出回路３１のインバータ３１ｂの入力
ノードがディスチャージされ、このインバータ３１ｂか
ら‘１’の一致信号が出力され、対応する一致フラグレ
ジスタ１５に‘１’が格納されることになる。このと
き、メモリセル１２１＿１，…，１２１＿ｍに格納され
た格納データだけでなく属性データの一致がなければ一
致信号は得られないことになる。したがってこの属性デ
ータを各データセットを構成する各データの属性に合わ
せて定義しておくことにより、各データセットの各属性
毎の検索が可能となる。このように属性データをあらか
じめハードウェア的に作り込んだ連想メモリにおいて
は、図２に示す属性検索レジスタ１２＿１には制御デー
タの１つとして属性データをセットすればよく、したが
ってこの連想メモリを用いることにより連想メモリの１
ワード分のビット長を減らすことなく外部とのアクセス
を行うことのできるシステムを構成することができる。

【００５１】図４は、本発明の第２の連想メモリのメモ
リ構造図である。ここでは、多数のメモリワードが属性
０，１，２，３の各領域に分けられており、各データセ
ットは、各領域にばらばらに格納されている。例えば、
図１に示す最上段のデータセット（Ａ，Ａ，Ｂ，Ｃ）
は、図４では、属性０，１，２，３の各領域内のそれぞ
れの最上段の各メモリワードに分散されて格納されてい
る。

【００５２】以下に説明する本発明の第２の連想メモリ
の実施例において例えば属性１が付されたデータの検索
を行うには、属性１に対応する、メモリワードの領域の
みが検索対象とされる。具体的には、例えばデータセッ
トが１００セットあったと仮定し、このとき連想メモリ
のアドレス範囲１〜１００に各データセットのうちの属
性０のデータを格納し、アドレス範囲１０１〜２００に
属性１のデータを格納し、アドレス範囲３０１〜４００
に属性データ２のデータを格納し、アドレス範囲３０１
〜４００に属性データ３のデータを格納するものとす
る。このとき、属性１が付されたデータに関し一致比較
を行うには、先ず属性１のデータが格納されたメモリワ
ードのアドレス範囲２０１〜３００を設定し、その設定
されたアドレス範囲を検索対象とするものである。この
例を、以下図５を用いて説明する。

【００５３】図５は、本発明の第２の連想メモリの一実
施例の、特徴的な部分を示した部分回路図である。尚こ
の図５においては、図の下方側が上位アドレス側、図の
上方側が下位アドレス側であるとする。特に図３に示す
回路との比較において図３と大きく異なる点は、図３の
属性ビットセル群２０の部分が図５では検索アドレス範
囲設定回路となっている点である。この検索のためのア
ドレス範囲の設定の仕組みについて説明する。

【００５４】先ず、ある検索範囲の最下位アドレスによ
って検索アドレス範囲設定回路４０ａに接続されたデコ
ーダ１７ａが選択され、デコーダ１７ａから延びるワー
ド線１８ａが‘１’になったとする。このとき、最下位
アドレス設定制御線４６に正のパルスを入力すると、そ
のパルスにより下位アドレスフリップフロップ４３ａに
ワード線１８ａの‘１’データが入力される。同時に、
他のデコーダ１７の全てのワード線１８は‘０’である
ため、この‘０’の値が、他の検索アドレス範囲設定回
路４０の下位アドレスフリップフロップ４３に入力され
る。

【００５５】しかし、検索アドレス範囲設定回路４０ａ
の下位アドレスフリップフロップ４３ａの出力は、オア
回路４４ａで受けられており、このオア回路４４ａの出
力は、このオア回路４４ａに入力されるもう一方の下位
側（図５では上方側を下位としている）の検索アドレス
範囲設定回路４０からの入力‘０’にかかわりなく
‘１’を出力する。この結果、ＮＡＮＤ型一致検出回路
３０のシリアル接続トランジスタの１つを形成するトラ
ンジスタＴＣＡ２がオンする。またオア回路４４ａの出
力は次段（上位側）のオア回路４４ｂにも入力されてお
り、この次段のトランジスタＴＣＡ２もオンする。同様
にしてこれ以降の上位側のトランジスタＴＣＡ２は全て
オンする。

【００５６】次に、検索の最上位アドレスを入力するこ
とによって、仮に、検索アドレス範囲設定回路４０ｂに
接続されたデコーダ１７ｂが選択されたとする。この場
合も同様に、最上位アドレス設定制御線４５に、正のパ
ルスを印加することで、上位アドレスフリップフロップ
４１ｂにワード線１８ｂの‘１’が設定され、これがオ
ア回路４２ｂを介してＮＡＮＤ型一致検出回路３０を構
成する１つのシリアルトランジスタＴＣＡ１をオンにす
る。

【００５７】また、同様にして、他の検索アドレス範囲
設定回路４０の上位アドレスフリップフロップ４１には
全て‘０’が設定されるが、オア回路４２ｂの出力によ
り、これより下位（図５では上方向）にある全てのアド
レスのトランジスタＴＣＡ１がオンすることになる。即
ち、この例では、ＮＡＮＤ型一致検出回路３０のシリア
ルトランジスタのうち、トランジスタＴＣＡ１とトラン
ジスタＴＣＡ２の両方がオンするものは、アドレス範囲
の最下位と最上位との間に設定されるわけである。これ
を、今、仮にアドレス２０１番地と３００番地に選べ
ば、その間にある属性１のデータが検索対象となる。

【００５８】このようにして検索アドレス範囲を設定し
た後、前述のごとくＮＡＮＤ型一致検出回路３０をプリ
チャージして、参照データを各メモリセルのビット線お
よびビットバー線に印加し、検索を行うことで、検索対
象となるアドレス範囲内のみの検索、即ち、属性を指定
した内容検索が可能となる。この方式を採ることで、前
述の実施例とは異なり、各データセットの属性の数が増
加しても、属性ビット幅を大きくする必要がなく、アド
レス範囲の設定を変更するだけでよく、各データセット
に、より自由度の高い属性付与が可能となる。

【００５９】図６は、本発明の第３の連想メモリの一実
施例を示すブロック図である。図１７に示す連想メモリ
の各構成要素と同一の構成要素には、図１７に付した符
号と同一の符号を付して示し、相違点についてのみ説明
する。各メモリワード１１＿１，１１＿２，…は、属性
を格納する属性格納部１１＿１＿１，１１＿２＿１，…
とデータを格納するデータ格納部１１＿１＿２，１１＿
２＿２，…とで構成されており、各メモリワード１１＿
１，１１＿２，…には、互いに対応する属性とデータと
のペアからなる格納データがそれぞれ格納されている。
ここでは、図示のように、各メモリワード１１＿１，１
１＿２，１１＿３，１１＿４には、それぞれ、属性０，
データ‘Ａ’、属性１，データ‘Ｂ’、属性２，データ
‘Ｃ’、属性３，データ‘Ｄ’が格納されている。また
各メモリワード１１＿５，１１＿６，…には、それぞ
れ、属性０，データ‘Ｃ’、属性１，データ‘Ｆ’、…
…が格納されている。また検索にあたっては、属性とデ
ータとのペアからなる参照データＲＥＦ＿ＤＡＴＡが入
力される。

【００６０】各メモリワード１１＿１，１１＿２には、
そこに記憶された格納データ（属性及びデータの双方）
が、入力された参照データ（属性及びデータの双方）と
一致しているときに一致信号が出力される従来の一致線
１４＿１，１４＿２，…のほか、属性のみの一致不一致
の信号が出力される属性一致線３０＿１，３０＿２，…
が備えられている。尚、属性のみの一致も、属性及びデ
ータの双方の一致も、従来の一致検出回路と同様に構成
され、従来の一致検出回路は連想メモリの分野において
極めて一般的な技術であるため、ここでの図示および説
明は省略する。

【００６１】各メモリワード１１＿１，１１＿２に対応
して第３のフラグレジスタ３１＿１，３１＿２，…が備
えられており、各属性一致線３０＿１，３０＿２，…は
対応する第３のフラグレジスタ３１＿１，３１＿２，…
のデータ入力端子に延びている。また、この実施例の連
想メモリには、各データセットに属する各データが格納
されたメモリワードからなるメモリワード群それぞれに
ついて１本ずつデータ線３２＿１，３２＿２，…が備え
られており、またデータ線３２＿１，３２＿２，…と各
第２のフラグレジスタ３１＿１，３１＿２，…の出力端
子との間には各第１のスイッチ３３＿１，３３＿２，…
が備えられている。これらの第１のスイッチ３３＿１，
３３＿２，…は具体的にはトランジスタ等を用いて構成
される。後述する他のスイッチについても同様である。
各第１のスイッチ３３＿１，３３＿２，…は、対応する
各第３のフラグレジスタ３３＿１，３３＿２，…に論理
‘１’の信号がラッチされているときに導通され、論理
‘０’の信号がラッチされているときには遮断される。
各第３のフラグレジスタ３１＿１，３１＿２，…は、一
致結果ラッチ制御線２５の一致結果ラッチ信号Ｓ１の立
ち下がりｂのタイミングで、対応する属性一致線３０＿
１，３０＿２，…の信号をラッチする。

【００６２】またデータ線３２＿１，３２＿２，…と各
オアゲート２１＿１，２１＿２，…の入力端子との間に
各第２のスイッチ３４＿１，３４＿２，…が備えられて
おり、これら各第２のスイッチ３４＿１，３４＿２，…
は、対応する属性一致線３０＿１，３０＿２，…の信号
により、その信号が一致を表わす論理‘１’のときに導
通状態、不一致を表わす論理‘０’の時に遮断状態とな
るように制御される。尚、この図６に示す連想メモリに
は、図１７に示す連想メモリと異なり、図示の最上段の
メモリワード１１＿１に対応するアンドゲート２０＿１
の前段にもオアゲート２１＿１が備えられている。

【００６３】以上のように構成された連想メモリにおい
て、一致検索は以下のようにして行われる。１ワード分
の単独のデータの検索、および第１回目の検索は、図１
７に示した従来のワード拡張機能付連想メモリの場合と
同じであるためここでは説明は省略し、ここでは第１回
目の検索において属性１とデータ‘Ｂ’とからなる参照
データＲＥＦ＿ＤＡＴＡによってメモリワード１１＿２
に対応する第１および第２のフラグレジスタ２３＿２，
２４＿２に論理‘１’がラッチされたものとする。この
とき、属性の一致を受けてメモリワード１１＿２に対応
する属性一致線３０＿２に論理‘１’の信号が出力さ
れ、これにより、対応する第３のフラグレジスタ３１＿
２にも論理‘１’の信号がラッチされ、対応する第１の
スイッチ３３＿２がオンし、対応する第２のフラグレジ
スタ２４＿２に格納された、属性及びデータ双方の一致
を表わす論理‘１’の信号がデータ線３２＿１に出力さ
れる。またこれとともに、対応する第２のスイッチ３４
＿２もオンするが、第１回目の検索においてはこれは無
用の動作である。

【００６４】次に、属性３とデータ‘Ｄ’からなる参照
データＲＥＦ＿ＤＡＴＡを入力して検索を行うものとす
る。このときは、図１７の連想メモリの場合と同様、初
回検索制御線２２は論理‘０’に保持されている。この
とき、属性の一致を受けてメモリワード１１＿４に対応
する属性一致線３０＿４に論理‘１’の信号が出力さ
れ、これにより対応する第２のスイッチ３４＿４がオン
し、データ線３２＿１に出力されていた、メモリワード
１１＿２に対応する第２のフラグレジスタ２４＿２の論
理‘１’の信号がオアゲート２１＿４を経由してアンド
ゲート２０＿４に入力される。このため、メモリワード
１１＿４で属性３とデータ‘Ｄ’の双方の一致が検出さ
れて一致線１４＿４に論理‘１’の一致信号が出力され
ると、一致結果ラッチ制御線２５の一致結果ラッチ信号
Ｓ１により、対応する第１および第２のフラグレジスタ
２３＿４，２４＿４に論理‘１’の信号が、各々、ラッ
チ信号Ｓ１の立ち上がりおよび立ち下がりエッジでラッ
チされる。またこのとき、属性一致線３０＿４に出力さ
れた論理‘１’の信号が、対応する第３のフラグレジス
タ３１＿４にラッチ信号の立ち下がりエッジでラッチさ
れ、対応する第１のスイッチ３３＿４がオンし、第２の
フラグレジスタ２４＿４の論理‘１’の信号がデータ線
３２＿１に出力される。またこの２回目の検索では、メ
モリワード１１＿２に対応する属性一致線３０＿２には
属性の不一致を表わす論理‘０が出力されるため、対応
する第３のフラグレジスタ３１＿２には‘０’が格納さ
れ、メモリワード１１＿２に対応する第１のスイッチ３
３＿２はラッチ信号Ｓ１の立ち下がりのタイミングでオ
フする。しかし、この時２回目の検索結果はすでに第１
のフラグレジスタ２３＿１に格納されている。

【００６５】また、ヒットアドレスのエンコードに関し
ては、メモリワード１１＿４に対応する第２のフラグレ
ジスタ２４＿４の論理‘１’の信号がプライオリティエ
ンコーダ１６（図１４参照）に入力され、メモリワード
１１＿４のアドレスが得られることになるが、メモリワ
ード１１＿４には属性３が格納されていることは予め分
かっており、同一群内の例えば属性２のデータを読み出
したいときは、得られたアドレスから１を引いてメモリ
ワード１１＿３のアドレスを求め、そのアドレスをアド
レスデコーダ１７に入力してメモリワード１１＿３の内
容を読み出せばよい。

【００６６】尚、２回目の検索時に、属性３とデータ
‘Ｄ’とからなる参照データに代わり、例えば属性３と
データ‘Ｂ’とからなる参照データで検索が行われた場
合、メモリワード１１＿４については、属性は一致する
ため第２のスイッチ３４＿４がオンし、データ線３２＿
１に出力されている論理‘１’の信号が取り込まれる
が、データが異なるため一致線１４＿４には不一致を表
わす論理‘０’が出力され、第１及び第２のフラグレジ
スタ２３＿４，２４＿４には一致が検出されなかったこ
とを示す論理‘０’がラッチされる。また、データ
‘Ｂ’が一致するメモリワード１１＿２については属性
が一致せず、したがって属性及びデータの双方も一致し
ない。

【００６７】以上のようにして、図６に示す実施例で
は、同一の群内においては、互いに離れたメモリワード
に記憶されたデータであっても、もしくは格納されたデ
ータの順序に無関係な場合であっても、検索を行うこと
ができる。ここで、上記実施例におけるデータ線３２＿
１，３２＿２，…，は、１つの群に属するデータの数が
予め定まっているものとしてその長さが固定されたもの
であるが、このように固定長のデータ線を備えると、１
つの群に属するデータの数の最大を見積もり、最大のデ
ータ数に対応した長さのデータ線を備える必要がある。
これではその最大よりも少ない数のデータによりデータ
群が構成される場合に無駄なメモリワードが発生するこ
とになる。そこで、１つの群に属するデータの数に合せ
てデータ線を可変長とすることが好ましいがデータ線の
長さをいかにして可変長とするかが問題となる。

【００６８】図７は、可変長のデータ線を実現する一つ
の方式を示した模式図である。データ線３２が複数のメ
モリワード１１＿１，１１＿２，１１＿３，…に亘って
延び、そのデータ線３２には、最上端のメモリワード１
１＿１を除く他のメモリワード１１＿２，１１＿３，…
それぞれに対応する各スイッチ４０＿１，４０＿２，４
０＿３，…が互いにシリーズに配置されている。これら
の各スイッチ４０＿２，４０＿３，４０＿４，…は、対
応するメモリワード１１＿２，１１＿３，１１＿４，…
と、その直ぐ上段に隣接するメモリワード１１＿１，１
１＿２，１１＿３，…との間に配置されている。それら
のスイッチ４０＿２，４０＿３，４０＿４，…のうちの
１つおきのスイッチ４０＿２，４０＿４，４０＿６，…
は第１制御線４１の第１のスイッチ制御信号によりオン
し、３つおきのスイッチ４０＿３，４０＿７，…は第２
制御線４２の第２のスイッチ制御信号によりオンし、残
りのスイッチのうち８つおきのスイッチ４０＿５，…は
第３制御線４３の第３のスイッチ制御信号によりオンさ
れる。

【００６９】１つのデータ群を構成するデータの数が２
の場合は、第１制御線４１に第１のスイッチ制御信号を
出力することにより１つおきのスイッチ４０＿２，４０
＿４，４０＿６，…をオンさせる。これにより各２つの
メモリワード１１＿１，１１＿２；１１＿３，１１＿
４；１１＿５，１１＿６；…毎に切断されたデータ線が
形成される。また、１つのデータ群を構成するデータの
数が４の場合は、第１制御線４１に第１のスイッチ制御
信号を出力するとともに第２制御線４２に第２のスイッ
チ制御信号を出力する。すると、各４つのメモリワード
１１＿１，１１＿２，１１＿３，１１＿４；１１＿５，
１１＿６，…毎に切断されたデータ線が形成される。同
様にして、１つのデータ群を構成するデータの数が８の
場合は、第１制御線４１、第２制御線４２にそれぞれ第
１および第２のスイッチ制御信号を出力するとともに、
第３制御線４３に第３のスイッチ制御信号を出力する。
これにより各８つのメモリワード１１＿１，…，１１＿
８；１１＿９…毎に切断されたデータ線が形成される。

【００７０】この方式によれば、１つのデータ群を構成
するデータの数が２の倍数の場合はメモリワードに空き
は生じないが、２の倍数以外の、例えば３，５，９等の
場合空きのメモリワードが生じてしまうことになる。こ
の空きのメモリワードが生じないように多数のスイッチ
４０＿２，４０＿３，…を任意にオン，オフできるよう
に構成すると、制御線の本数が多数本となり、またそれ
らの制御線にスイッチ制御信号を出力する制御回路が複
雑となる。したがって、図７に示す方式は、データ線の
長さを任意に制御するには不向きである。

【００７１】図８は、可変のデータ線を実現するもう一
つの方式を示した模式図である。多数のメモリワードに
亘ってデータ線３２が延び、そのデータ線３２に互いに
シリーズに接続された、最上端のメモリワードを除く他
のメモリワードそれぞれに対応する各スイッチ４０＿
２，４０＿３，４０＿４，…が備えられている点は図７
の場合と同じである。各メモリワードには、各属性格納
部１１＿１＿１，１１＿２＿１，１１＿３＿１，…が備
えられており、それら属性格納部１１＿１＿１，１１＿
２＿１，１１＿３＿１，…には、図示の各属性０，１，
２，３がそれぞれ格納されている。この例は、属性格納
部１１＿１＿１，１１＿２＿１，１１＿３＿１，…に格
納された属性が属性０かそれ以外の属性１，２，３かに
応じて、属性０の場合は対応するスイッチをオフのまま
とし、それ以外の属性１，２，３の場合は対応するスイ
ッチをオンするように構成したものである。このように
構成すると、１つのデータ群を構成するデータの数がい
くつであっても、また、データ数の異なるデータ群が混
在していても、各データ群の先頭に属性０のデータを配
置することにより、自動的に過不足ない数のメモリワー
ド毎に切断されたデータ線が形成されることになる。

【００７２】図９は、属性が‘０’かそれ以外かを判定
する属性判定回路の一例を示す回路図である。ここでは
属性０に‘０００’が割り当てられており、属性格納部
１１＿ｉ＿１に格納された属性が属性０（‘０００’）
の場合オアゲートから‘０’が出力され、したがってト
ランジスタ４０で構成されたスイッチ４０’はオフ状態
となり、そのトランジスタ４０’の両側のデータ線が電
気的に切断される。属性格納部１１＿ｉ＿１に格納され
た属性が属性Ｉ以外の属性の場合はオアゲートから
‘１’が出力され、トランジスタ４０はオン状態とな
り、そのトランジスタの両側のデータ線が接続される。

【００７３】このように、図６に示す実施例において、
１つのデータ群を構成するデータの数に応じてデータ線
３２＿１，３２＿２，…の長さを調整することもでき
る。もちろん、属性データを利用するのではなく、専用
の制御線または、新たな属性ビットによってスイッチを
制御することによりデータ線の長さを調整してもよいこ
とはいうまでもない。

【００７４】図１０は、本発明の第４の連想メモリの一
実施例の機能ブロック図、図１１は、本発明の第４の連
想メモリにおける、検索時の制御データの指定方法を示
す機能ブロック図である。この連想メモリを構成する多
数のメモリワードそれぞれには、上述した属性データに
相当するセグメントデータと通常のデータとの双方が格
納される。またこの連想メモリには、本発明にいう検索
補助データレジスタの一例であるセグメントレジスタが
Ｎ個備えられており、また、本発明にいう検索補助デー
タレジスタの他の一例であるマスクレジスタもＮ個備え
られている。

【００７５】これらのセグメントレジスタのいずれか、
あるいはマスクレジスタのいずれかにセグメントデータ
あるいはマスクデータを書込む際は、書込もうとするデ
ータＡを入力するとともにファンクションデータＦＵＮ
＿ＤＡＴＡ（図１５参照）で書込むべきレジスタを指定
し、さらにＷＲＩＴＥ信号を入力することにより、所望
のレジスタに所望のデータＡが書込まれる。

【００７６】また、この連想メモリには、それぞれに制
御データが格納される複数の制御データレジスタからな
るチャネル（本発明にいう制御データレジスタ群）が複
数個備えられている。各制御データレジスタに格納され
る制御データは、検索時にセグメントレジスタのいずれ
か、およびマスクレジスタのいずれかを指定するための
ものである。

【００７７】各制御データレジスタに各制御データを書
込む際は、書き込もうとするデータＡを入力するととも
に書き込もうとするチャネルを指定し、ＷＲＩＴＥ信号
を入力する。すると、データＡが、制御データとして、
指定されたチャネルの空いている制御データレジスタ中
の、番号の一番若い制御データレジスタに格納される。
例えば初期化の後、チャネル１が１回目に指定された場
合は、チャネル１の（１）の制御データレジスタに制御
データが格納され、チャネル１が２回目に指定されたと
きはチャネル１の（２）の制御データレジスタに制御デ
ータが格納される。一方検索にあたっては図１１に示す
ようにチャネル１を示すアドレスデータを入力し、かつ
所望のデータＡを第１の参照データとして、検索を指示
するＷＲＩＴＥ信号に同期して入力する。この時、各チ
ャネルはリセット信号よりリセットされていたとする
と、アドレスにより指示されたこのチャネル１の（１）
の制御データレジスタに格納された制御データが、Ｎ個
のセグメントレジスタのうちの、例えばセグメントレジ
スタ＃２を指定し、かつＮ個のマスクレジスタのうち
の、例えばマスクレジスタ＃３を指定する制御データで
あった場合は、入力されたデータＡに、マスクレジスタ
＃３に格納されたマスクレジスタによりマスクがかけら
れ、これにより生成されたデータとセグメントレジスタ
＃２に格納されたセグメントデータとの双方からなる参
照データと、各メモリワードに格納された各格納データ
との一致比較が行われる。

【００７８】次にアドレスデータとして前回と同一のア
ドレスデータ（チャネル１を指定するアドレスデータ）
を入力し、これとともに、参照データとして新たなデー
タＢを入力し検索を指示すると、今度はチャネル１の
（２）の制御データレジスタに格納されている制御デー
タにより、Ｎ個のセグメントレジスタのうちの１つ、お
よびＮ個のマスクレジスタのうちの１つが指定される。
例えばチャネル１の（２）の制御データレジスタに格納
された制御データがセグメントレジスタ＃１およびマス
クレジスタ＃１を指定するものである場合、入力された
データＢにマスクレジスタ＃１に格納されたマスクデー
タによりマスクがかけられ、これにより生成されたデー
タと、セグメントレジスタ＃１に格納されたセグメント
データとの双方からなる参照データと各メモリワードに
格納された各格納データとの一致比較が行われる。

【００７９】以上のようにして、この図１０および図１
１に示す連想メモリでは、各チャネルに、セグメントレ
ジスタとマスクレジスタを指定する制御データまたは、
セグメントデータやマスクデータを直接を複数格納して
おき、すなわち各チャネルに各検索モードを格納してお
き、検索にあたってチャネルを指定することにより、そ
の指定されたチャネルに格納された検索モードに従った
検索が行われる。図１０および図１１に示す連想メモリ
では、セグメントデータやマスクデータを検索毎に外部
から入力する必要がなく、検索モード（検索チャネル）
を表わすアドレスデータと参照データを順次入力するだ
けで一連の複数回の検索を行うことができ、検索の手順
が簡単化され、一連の検索が高速に行われる。

【００８０】つまり、群構造をなすデータの検索に関し
て、本発明のような、連想メモリを用いて検索データを
格納し、且つ、複数回の連続検索に関して、使用順に検
索補助データをあらかじめ格納し、出力するプログラマ
ブルシーケンスレジスタを有することで、外部からの参
照データのみを順次入力することで自動的に検索補助デ
ータが順次選択されることになる。本実施例では、シー
ケンスレジスタの２つの構成方法について第１０，１１
図および第１３図（後述）を用いて述べてある。

【００８１】また、図１０および図１１に示す連想メモ
リではｍ個の検索モードを同時に記憶しておくことがで
き、またその検索モードを書き換えることもでき、した
がって大きな自由度を持った連想メモリが実現する。図
１２は、図１０および図１１に示す連想メモリで取扱う
データのデータ構造の一例を示した図である。

【００８２】図示のような、例えばｍビットパラレルの
データが矢印方向にシーケンシャルに入力されるものと
する。その一連のデータの集合を、ここではデータパケ
ットと称する。各データパケットの先頭には、データ通
信の手順等を示すプロコルが配置されており、本連想メ
モリではそのプロトコルの部分についてデータ検索を行
うものとする。あるデータパケットについてプロトコル
の部分のデータ検索が終了した時点では、そのデータ検
索に使用されたチャネル（例えばチャネル１；図１０，
図１１参照）は、そのチャネル１を構成する最後の制御
データレジスタが指定された状態にあり、したがってそ
のチャネル１を使用した次の検索を行う前に、そのチャ
ネル１を構成する最初の制御データレジスタが指定され
るようにリセットする必要がある。ところが、図１２に
示すようなデータを取扱う場合、あるデータパケットの
プロトコルの部分の検索が終了した時点で自動的にリセ
ットすると、そのデータパケットの、そのプロトコルに
続く部分まで検索動作を行ってしまうことになる。そこ
で図１１に示すように外部からリセット信号を入力する
ように構成し、データパケットが終了時点あるいは次の
データパケットの入力開始時点でリセットすることによ
り、上記のような不都合を避けることができる。

【００８３】尚、上記実施例は制御データによりセグメ
ントレジスタとマスクレジスタとの双方が指定されるよ
うに構成されているが、セグメントレジスタのみを指定
するように構成してもよく、あるいはマスクレジスタの
みを指定するように構成してもよく、さらには、本発明
にいう検索補助データレジスタとして、セグメントデー
タ，マスクデータ以外の、検索を補助するための検索補
助データを格納するレジスタを備えてもよい。

【００８４】図１３は、本発明の第５の連想メモリの、
図１０および図１１に示す第４の連想メモリとの相違点
を示す、図１１に相当する部分の機能ブロック図であ
る。図１３に示す連想メモリには、複数のチャネルのう
ちいずれか１つのチャネルを指定するためのチャネル指
定データが格納される指定データレジスタが備えられて
いる。

【００８５】したがって検索にあたっては、指定データ
レジスタにチャネル指定データを一度格納しておけばよ
く、後は参照データを順次入力するだけで一連の検索を
行うことができ、図１０及び図１１に示した連想メモリ
よりも検索のための手順が一層簡単化される。このチャ
ネル指定をレジスタやアドレスでするのではなく、専用
制御端子あるいは、それらを組合せて行ってもよいこと
は、いうまでもない。

【００８６】また、これらのプログラマブルシーケンサ
による検索簡易化手段は、本発明の群データのフレキシ
ブルで高速な検索を行う上で極めて重要な役割を果たす
ものである。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
群構造のデータの格納、検索を効率的に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ構造図である。

【図２】連想メモリのブロック図である。

【図３】本発明の第１の連想メモリの一実施例の、１つ
のメモリワードの構成を示す回路図である。

【図４】本発明の第２の連想メモリのメモリ構造図であ
る。

【図５】本発明の第２の連想メモリの一実施例の、特徴
的な部分を示した部分回路図である。

【図６】本発明の第３の連想メモリの一実施例を示すブ
ロック図である。

【図７】可変長のデータ線を実現する一つの方式を示し
た模式図である。

【図８】可変のデータ線を実現するもう一つの方式を示
した模式図である。

【図９】属性が０かそれ以外かを判定する属性判定回路
の一例の回路図である。

【図１０】第４の本発明の連想メモリの一実施例の機能
ブロック図である。

【図１１】本発明の第４の連想メモリにおける、検索時
の制御データの指定方法を示す機能ブロック図である。

【図１２】連想メモリで取扱うデータのデータ構造の一
例を示した図である。

【図１３】本発明の第５の連想メモリの、図１０および
図１１に示す第４の連想メモリとの相違点を示す、図１
１に相当する部分の機能ブロック図である。

【図１４】従来の連想メモリの一例を表わした回路ブロ
ック図である。

【図１５】従来の連想メモリの機能ブロック図である。

【図１６】連想メモリに記憶された、属性の付されたデ
ータの配列を示した図である。

【図１７】データ拡張機能を備えた連想メモリの一例を
示すブロック図である。

【符号の説明】

１０ 連想メモリ １１＿１，１１＿２，…，１１＿ｎ メモリワード １１＿１＿１，１１＿２＿１，…属性格納部 １１＿１＿２，１１＿２＿２，…データ格納部 １２ 参照データレジスタ １３ マスクデータレジスタ １４＿１，１４＿２，… 一致線 １５＿１，１５＿２，…，１５＿ｎ 一致フラグレジス
タ １６ プライオリティエンコーダ １７，１７ａ，１７ｂ，１７＿１，１７＿２，… アド
レスデコーダ １８＿１，１８＿２，… ワード線 １９ 出力データレジスタ ２０＿１，２０＿２，… アンドゲート ２１＿１，２１＿２，… オアゲート ２３＿１，２３＿２，… 第１のフラグレジスタ ２４＿１，２４＿２，… 第１のフラグレジスタ ２５ 一致結果ラッチ制御線 ３０ 一致検出回路 ３０＿１，３０＿２，… 属性一致線 ３１ 一致検出アンプ ３１＿１，３１＿２，… 第３のフラグレジスタ ３２＿１，３２＿２，… データ線 ３３＿１，３３＿２，… 第１スイッチ ３４＿１，３４＿２，… 第２スイッチ ４０，４０ａ，４０ｂ 検索アドレス範囲設定回路 １２０ 属性ビットセル群

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平6−54140 (32)優先日 平成６年３月24日(1994．3．24) (33)優先権主張国 日本（ＪＰ） (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 G06F 17/30 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 配列された複数の各メモリワードそれぞ
   れに各ディジタルデータを記憶しておき、参照データが
   入力され、入力された参照データの全部もしくは所定の
   一部のビットパターンと一致するビットパターンを有す
   るディジタルデータが記憶されたメモリワードを検索す
   る連想メモリにおいて、 前記各メモリワードが、各ディジタルデータを記憶する
   第１の領域と、該第１の領域に記憶されるディジタルデ
   ータの属性を表わす属性データが該各メモリワードのア
   ドレス順に属性の数に応じた周期で循環的に繰返すビッ
   トパターンを有することを特徴とする連想メモリ。
2. 【請求項２】 前記各メモリワードが、該各メモリワー
   ドのアドレス順に属性の数に応じた周期で循環的に繰り
   返すビットパターンを有する属性データを、該各メモリ
   ワードを構成する各第２の領域に固定的に記憶するもの
   であることを特徴とする請求項１記載の連想メモリ。
3. 【請求項３】 複数のデータ群それぞれに属する複数の
   格納データを各格納データ毎に記憶する複数のメモリワ
   ード、および所定のメモリワードに記憶された格納デー
   タと入力された参照データとの一致が検出されたとき
   に、該所定のメモリワードに対応する一致線に一致を表
   わす一致信号を出力する第１のモードと、今回の検索時
   に所定のメモリワードにおいて前記一致が検出され、か
   つ、前回の検索時に、前記所定のメモリワードに記憶さ
   れた格納データが属するデータ群を構成する格納データ
   をそれぞれ記憶する任意のメモリワードにおいて一致が
   検出されていたときに、前記所定のメモリワードに対応
   する一致線に一致信号を出力する第２のモードとを有す
   る一致検出回路を備えたことを特徴とする連想メモリ。
4. 【請求項４】 各々が、属性とデータとのペアからなる
   複数の格納データの集合からなる複数のデータ群それぞ
   れに属する複数の格納データを各格納データ毎に記憶す
   る複数のメモリワード、 前記複数のメモリワードそれぞれに対応して記憶された
   格納データ中の属性と、入力された、属性とデータとの
   ペアからなる参照データ中の属性との一致不一致を検出
   する属性一致検出回路、 前記複数のメモリワードそれぞれに対応して記憶され
   た、属性とデータとのペアからなる格納データ中のデー
   タと、入力された、属性とデータとのペアからなる参照
   データ中のデータとの一致不一致を検出するデータ一致
   検出回路、 前記複数のメモリワードそれぞれに対応して備えられ
   た、前記格納データと前記参照データとの一致不一致の
   情報を格納するレジスタ、 同一の前記データ群を構成する各格納データをそれぞれ
   記憶するメモリワードからなるメモリワード群毎に備え
   られたデータ線、 前記複数のメモリワードそれぞれに対応して備えられ
   た、対応する前記属性一致検出回路により今回の検索時
   に属性の一致が検出されたことを受けて、対応する前記
   レジスタに前回の検索時に格納された一致もしくは不一
   致の検索結果を前記データ線に伝達する第１のスイッチ
   回路、および前記複数のメモリワードそれぞれに対応し
   て備えられた、対応する前記属性一致検出回路および前
   記データ一致検出回路により今回の検索時にデータの一
   致が検出され、かつ、前記データ線に前回の検索時にお
   ける一致を表わす情報が出力されているときに、対応す
   る前記レジスタに今回の検索における一致を表わす情報
   を伝達するゲート回路を具備することを特徴とする連想
   メモリ。
5. 【請求項５】 各々が、属性とデータとのペアからなる
   複数の格納データの集合からなる複数のデータ群それぞ
   れに属する複数の格納データを各格納データ毎に記憶す
   る複数のメモリワード、 前記複数のメモリワードそれぞれに対応して記憶された
   格納データ中の属性と、入力された、属性とデータとの
   ペアからなる参照データ中の属性との一致不一致を検出
   する属性一致検出回路、 前記複数のメモリワードそれぞれに対応して記憶され
   た、属性とデータとのペアからなる格納データ中のデー
   タと、入力された、属性とデータとのペアからなる参照
   データ中のデータとの一致不一致を検出するデータ一致
   検出回路、 前記複数のメモリワードそれぞれに対応して備えられ
   た、前記格納データと前記参照データとの一致不一致の
   情報を格納するレジスタ、 同一の前記データ群を構成する各格納データをそれぞれ
   記憶するメモリワードからなるメモリワード群毎に備え
   られたデータ線、 前記複数のメモリワードそれぞれに対応して備えられ
   た、対応する前記属性一致検出回路により検索時に属性
   の一致が検出されたことを受けて、対応する前記レジス
   タの一致もしくは不一致の検索結果を前記データ線に伝
   達する第１のスイッチ回路、 前記複数のメモリワードそれぞれに対応して備えられ
   た、対応する前記属性一致検出回路および前記データ一
   致検出回路により今回の検索時に属性及びデータの双方
   の一致が検出され、かつ、前記データ線に前回の検索時
   における一致を表わす情報が出力されているときに、対
   応する前記レジスタに今回の検索における一致を表わす
   情報を伝達するゲート回路、および 前記複数のメモリワードそれぞれに対応して備えられ
   た、対応する前記属性一致検出回路により今回の検索時
   に属性の一致が検出されたことを受けて、前記データ線
   に出力されている前回の検出時における一致もしくは不
   一致を表わす情報を対応する前記ゲート回路に伝達する
   第２のスイッチ回路を具備することを特徴とする連想メ
   モリ。
6. 【請求項６】 前記複数のメモリワードそれぞれに対応
   して備えられた、対応するメモリワードに記憶された格
   納データ中の属性が所定の属性であるか否かを判別する
   属性判別回路を具備し、かつ前記データ線が、複数の前
   記メモリワード群に跨って互いに隣接する前記メモリワ
   ード間で、前記複数のメモリワードそれぞれに対応して
   備えられた第３のスイッチ回路を介してシリーズに接続
   される構成を備えたことを特徴とする請求項４又は５記
   載の連想メモリ。
7. 【請求項７】 前記第３のスイッチ回路が、上記属性判
   別回路または各メモリワード毎に備えられたデータ線接
   続制御回路で制御されることを特徴とする請求項６記載
   の連想メモリ。
8. 【請求項８】 複数の各メモリワードそれぞれに各格納
   データを記憶しておき、複数の参照データが順次入力さ
   れ、この順次入力される参照データと結合することによ
   り各格納データと比較される参照データを生成するため
   の各検索補助データを順次出力する検索補助データ順次
   出力手段を有し、所定の格納データが記憶されたメモリ
   ワードの検索を行う連想メモリであって、 前記検索補助データ順次出力手段は、 一連の検索補助データを格納する検索補助データレジス
   タ群と、 前記検索補助データレジスタ群を指示制御する制御手段
   を有し、 前記制御手段には、アドレスが定義され、前記参照デー
   タとともに前記アドレスを表わすアドレスデータが入力
   され、参照データとともに入力されるアドレスデータと
   前記検索の回数とに基づいて、該アドレスデータにより
   指定される前記制御手段によって前記検索補助データを
   順次出力するものである ことを特徴とする連想メモリ。
9. 【請求項９】 複数の各メモリワードそれぞれに各格納
   データを記憶しておき、複数の参照データが順次入力さ
   れ、この順次入力される参照データと結合することによ
   り各格納データと比較される参照データを生成するため
   の各検索補助データを順次出力する検索補助データ順次
   出力手段を有し、所定の格納データが記憶されたメモリ
   ワードの検索を行う連想メモリであって、 前記検索補助データ順次出力手段は、 一連の検索補助データを格納する検索補助データレジス
   タ群と、 前記検索補助データレジスタ群を指示制御する制御手段
   と、 前記制御手段を指定するチャネル指定データレジスタと
   を有し、 この指定レジスタに格納されたチャネル指定データレジ
   スタによって指定される前記制御手段と、参照データの
   入力による前記検索の回数とに基づいて、前記検索補助
   データを順次出力することを特徴とする連想メモリ。
10. 【請求項１０】 複数の各メモリワードそれぞれに各格
    納データを記憶しておき、複数の参照データが順次入力
    され、この順次入力される参照データと結合することに
    より各格納データと比較される参照データを生成するた
    めの各検索補助データを順次出力する検索補助データ順
    次出力手段を有し、所定の格納データが記憶されたメモ
    リワードの検索を行う連想メモリであって、 前記検索補助データ順次出力手段の前記検索補助データ
    の出力順を初期化するシーケンスリセット信号を入力す
    るリセット端子を備えたことを特徴とする連想メモリ。