KR930006718B1 - 연상 메모리 장치 - Google Patents

연상 메모리 장치 Download PDF

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다다히꼬 니시무까이
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

연상 메모리 장치
제1도는 종래 장치의 구성도.
제2도는 본 발명의 실시예를 도시한 전체 구성도.
제3도는 CAM 셀의 회로도.
제4도는 RAM 셀의 회로도.
본 발명은 VLSI에 적합한 연상 메모리(이하, CAM이라 한다)에 관한 것이다.
CAM이라고 하는 것은 일치를 취하고자 하는 내용에 따라서 내부를 어드레스하는 메모리이다. 이 CAM은 여러개의 데이타를 병렬로 검색할 때에 유효하다. 계산기의 분야에서는 캐쉬 메모리의 어드레스 어레이, 어드레스 변환용의 TLB(Translation Look-aside Buffer)등 각종의 이용분야가 고려된다. 그러나, CAM의 비트당의 코스트는 랜덤 액세스 메모리(이하, RAM이라 한다)보다도 높기 때문에 현재 상태에서는 그다지 이용되고 있지 않지만, LSI의 집적도 향상에 따라 금후에는 다방면으로 사용될 가능성을 갖고 있다.
제1도에 CAM을 이용한 종래의 연상 메모리 장치를 도시한다. (100),(120)은 각각 CAM, RAM의 어레이 부분이다. (110a)~(110n)의 CAM의 각워드에는 검색되는 키가 저장되어 있다. (120a)~(120n)의 RAM의 각워드에는 CAM에 저장되어 있는 각키에 대응한 데이타가 저장되어 있다. CAM과 RAM의 각워드는 신호선(130a)~(130n)에 의해 직접 접속되어 있다. 이 신호선은 CAM측에서 보면 워드 일치선이고, RAM측에서 보면 워드 선택선으로 되어 있다. 신호선(140)에서 검색하고자 하는 키를 입력하면, CAM의 각워드에 저장된 키와 병렬로 비교되고, 일치한 워드의 워드 일치선이 어서트된다. 이것에 의해, 대응하는 RAM의 워드 선택선이 어서트되고, 일치 키에 속한 데이타가 RAM에서 신호선(150)을 거쳐서 리드된다. 이와 같은 연상 메모리 장치를 사용한 캐쉬 메모리의 예로서 일본국 특허 공개공보 소화58-68287에 기재된 것이 있다.
이와 같은 메모리 장치에 있어서, 제1의 결점은 CAM 및 RAM에 동시에 키 및 데이타를 저장할 수 없는 것이다. 즉, 일단 CAM의 워드에 키를 저장한 후, 신호선(140)에 동일 키를 입력하는 것에 의해 RAM의 워드 선택선을 선택한 후 신호선(150)을 거쳐서 RAM의 워드에 데이타를 라이트할 필요가 있다. 제2의 결점은 RAM의 워드 선택선이 CAM의 워드 일치선과 직접 접속되어 있기 때문에, RAM의 임의의 워드선을 선택하는 것이 곤란하다. 즉, RAM의 어떤 임의의 워드선을 선택하기 위해서는 미리 CAM의 대응워드에 소정의 키를 저장해 두고, 그 후 그키를 CAM에 입력하지 않으면 안되었다.
본 발명의 목적은 종래 장치의 결점을 보완하고, 또한 종래 장치에 비해 하드웨어의 증가가 소량이며 VLSI화에 적합한 규칙 구조를 갖는 연상 메모리 장치를 제공하는 것이다.
본 발명에서는 종래 장치의 결점을 보완하기 위해, CAM측의 워드 일치선과 RAM측의 워드 선택선 사이에 셀렉터를 마련하고, 셀렉터 입력의 한쪽을 CAM의 워드 일치선으로 하고, 다른 쪽을 CAM의 워드 선택선으로 하며, 셀렉터 출력을 RAM의 워드 선택선에 연결하는 구성으로 하였다. 이 구성에 있어서, 셀렉터 입력의 워드 일치선축을 선택하는 것에 의해 상기 장치를 연상 메모리를 활용하여 사용할 수 있고, 또 셀렉터 입력의 워드 선택선측을 선택하는 것에 의해 장치 전체를 RAM으로 하여 사용할 수 있도록 하는 것을 특징으로 한다.
이하, 본 발명의 1실시예를 도면에 따라 상세하게 설명한다.
제2도는 연상 메모리 장치의 전체 구성을 도시한 도면이다. 이 장치는 CAM 어레이(210)과 RAM 어레이(220)의 두개의 어레이부를 갖는다. CAM 어레이는 1비트×n워드 구성이고, 각비트는 하나의 CAM 셀(230)으로 이루어진다. CAM 어레이의 각워드는 1개의 CAM 셀(230)으로 구성되고, 각셀은 워드 단위로 CAM측 워드 선택선(250)(Wo~Wn)과 워드 일치선(260)에 접속되어 있다. 워드 일치선(260)의 한쪽끝에는 부하 MOS 트랜지스터(300)이 접속되고, 부하 MOS 트렌지스터(300)의 한쪽은 전원(Vcc)에 연결된다. 또, CAM 어레이(210)의 각셀(230)(CAM 셀이라 한다)은 비트마다 데이타선(310)(Ao,~Al,)에 접속된다. 각비트의 데이타선은 극성이 다른 2개의 선으로 이루어진다.
한편, RAM 어레이(220)은 m비트×n워드 구성이고, 각비트는 하나의 셀(240)(RAM셀이라 한다)으로 이루어진다. RAM 어레이(220)의 각워드는 m개의 RAM 셀(240)으로 구성되고, 각셀은 워드 단위로 RAM측 워드 선택선(Xo~Xn)(270)에 접속되어 있다. 또, RAM 어레이(220)의 각 RAM 셀(240)은 비트마다 데이타선(Do,~Dm,)(320)에 접속되어 있다. 각비트의 데이타선은 극성이 다른 2개의 선으로 이루어진다.
CAM 어레이(210)과 RAM 어레이(220) 사이에는 2입력 n비트의 셀렉터(280)이 있다. 셀렉터(280)은 CAM 어레이(210), RAM 어레이(220)의 워드에 대응시켜서 n개 마련된다. 셀렉터(280)의 하나의 입력에는 CAM 어레이(210)의 워드 일치선(260)이 접속되고, 다른쪽의 입력에는 CAM측 워드 선택선(250)이 접속된다. 셀렉터(280)의 출력은 RAM측 워드 선택선(270)에 접속된다. 셀렉터(280)의 입력 선택은 셀렉터 제어선(이하, SC라고 한다)(290)에 의해서 제어된다. 즉, SC(290)이 어서트(논리"1")되면 워드 일치선(260)측이 선택되고, SC(290)이 네게이트(논리 "0")되면, CAM측 워드 선택선(250)측이 선택된다. 이 셀렉터(280)으로서는 예를들면 3입력, 3제어 입력, 1출력을 갖고, 3제어 입력의 어느것인가 하나를 하이레벨로 선택하는 것에 의해서 3입력의 어느것인가 하나를 선택하여 1출력으로 전달하도록 구성된 멀티 플렉서를 사용할 수 있다.
이상, 본 장치의 구성은 규칙적이고 LSI로 용이하게 실현할 수 있는 구조로 되어 있다.
제3도, 제4도는 각각 CAM 셀(230)과 RAM 셀(240)의 회로예를 도시한 것이다. 제3도의 MOS 트랜지스터 T5~T8및 제4도의 MOS 트랜지스터 T11~T14는 각각 스테이틱인 플립 플롭을 구성하고, 각각 1비트의 데이타가 저장된다. 이 데이타는 CAM측 워드 선택선(Wi)(250) 또는 RAM측 워드 선택선(Xi)(270)을 어스트하는 것에 의해, MOS트랜지스터 T9, T10또는 T15, T16이 온 상태로 되고, 데이타선(Aj,)(310) 또는 데이타선(Dk,)(320)에서 리드된다. 라이트할 경우에는 워드 선택선을 어서트하여 데이타선에 데이타를 흐르게 한다.
제3도의 CAM 셀(230)은 플립 플롭 T5~T8에 저장된 데이타와 데이타선(310)상의 데이타가 일치하는지 일치하지 않는지를 판정하는 기능을 갖는다. MOS 트랜지스터 T1~T4가 그 기능을 담당하는 부분이며, 불일치하는 경우에는 MOS 트랜지스터 T1과 T2가 양쪽 모두 온상태로 되거나 또는 MOS 트랜지스터 T3과 T4가 양쪽 모두 온상태로 되어 워드 일치선(260)이 접지된다. 제2도에 도시한 바와 같이, 워드 일치선(260)은 워드를 구성하는 CAM 셀(230)의 전체 비트에 연결되어 있기 때문에, 데이타선(310)으로 흐르게하는 1비트의 데이타와 CAM 어레이(210)의 워드에 저장되어 있는 데이타가 불일치하는 경우에는 대응하는 워드 일치선(260)이 접지되고, 즉 네게이트(논리"0") 상태로 된다. 반대로, 일치한 경우에는 높은 전압 레벨을 갖고, 어서트(논리"1") 상태로 된다. 이와 같이, CAM 어레이(210)의 데이타선(310)에 데이타를 흐르게 하는 것에 의해, 각워드의 내용이 검색되어 일치한 워드에 대한 워드 일치선(260)이 어서트된다.
제2도의 연상 메모리 장치는 개략 두개의 모드를 갖는다. 하나의 모드에서는 CAM 어레이(210)의 연상기능을 살려서 그 연상 결과에 따라서 RAM 어레이(220)을 액세스한다. 이것은 SC(290)을 어서트하는 것에 의해 실현된다. 상술한 바와 같이, 이 상태에서는 셀렉터(280)을 거쳐서 CAM 어레이(210)과 RAM 어레이(220)의 각워드의 워드 일치선(260)과 RAM측 워드 선택선(240)이 연결된다. 이때문에, CAM측 데이타선(310)에 데이타를 흐르게 하면, 그 데이타와 일치한 내용이 저장되어 있는 CAM 어레이(210)의 워드에 대응하는 워드 일치선(260)이 어서트 되고, 또 대응하는 RAM 어레이(220)의 워드 선택선(270)이 어서트되어 RAM측 데이타선(320)에 그 워드에 저장된 데이타가 리드된다. 또, 이 상태에서 RAM측 데이타선(320)에 데이타를 부여하면, 선택된 워드에는 그 데이타가 라이트된다.
연상 메모리 장치의 또 하나의 모드에서는 장치 전체를 통상의 RAM 어레이와 동일하게 사용하는 모드이다. 이것은 SC(290)을 네게이트하는 것에 의해 실현된다. 이 상태에서 CAM 어레이(210)측의 워드 선택선(250)은 셀렉터(280)을 거쳐서 RAM 어레이(220)측의 워드 선택선(270)에 접속된다. 이 때문에, 장치 전체로서 (1+m)비트×n워드의 RAM 어레이가 구성된 것으로 된다. CAM측 워드 선택선(250)을 어스트하는 것에 의해 대응하는 RAM측 워드 선택선(270)도 어스트되어 전체로서 (1+m)비트의 셀의 워드 선택선이 어서트된 것으로 된다. 이것에 의해, CAM 어레이, RAM 어레이의 동일 워드에 대한 리드/라이트가 동시에 가능하게 된다. 본 발명의 연상 메모리 장치는 규칙적인 구조로 되어 있기 때문에 VLSI화에 적합하고, 또 쓸데없는 배선 에리어가 필요하지 않기 때문에 칩면적의 유효 이용이 가능하다.
기능적으로 CAM 어레이의 연상 결과에 의한 RAM 어레이의 액세스와 장치 전체를 RAM 어레이로 한 액세스가 가능하다.
따라서, CAM의 워드에 키를 저장하는 동작과 RAM의 워드에 데이타를 라이트하는 동작을 동시에 실행할 수 있다.
또, RAM의 임의의 워드선을 선택하는 것을 용이하게 할 수 있어 RAM으로의 데이타의 라이트를 간단하게 할 수 있다.
이와 같이, 본 발명에 의하면 다음과 같은 작용 효과가 있다.
제1의 모드의 연상 액세스와 제2의 모드의 임의의 액세스는 연상 메모리의 여러개의 워드 일치선의 일치 및 불일치 신호를 가각 대응하는 랜덤 액세스 메모리의 여러개의 워드 선택선에 전달하거나 또는 연상 메모리의 여러개의 워드 선택선의 워드 선택 신호를 랜덤 액세스 메모리의 각각 대응하는 여러개의 워드 선택선에 전달하기 위한 선택 수단(280)을 연상 메모리와 랜덤 액세스 메모리 사이에 배치하고, 이 선택 수단(280)에 모드 전환용의 제어 신호(290)을 인가하는 것만으로 좋으므로, 연상 메모리와 랜덤 액세스 메모리 사이에 디코더를 배치할 필요가 없게 되어 연상 메모리와 랜덤 액세스 메모리 사이의 워드 일치선의 배선길이를 짧게 할 수 있고 연상 액세스가 고속화된다.
또, 연상 메모리와 랜덤 액세스 메모리 사이에 디코더를 배치할 필요가 없게 되므로, 연상 메모리의 엔트리와 랜덤 액세스 메모리의 엔트리를 데이타선 방향 또는 워드 선택선 방향으로 고밀도로 적층할 수 있어 연상 메모리 장치를 고집적 밀도로 할 수가 있다.
한편, 대체 기술로서 연상 메모리와 랜덤 액세스 메모리 사이에 디코더를 배치하고, 이 디코더에서 연상 메모리와 랜덤 액세스 메모리에 각각 워드 선택 신호를 공급하여 제2의 모드의 임의의 액세스를 실행하는 방법도 가능하지만, 연상 메모리와 랜덤 액세스 메모리 사이의 워드 일치선의 배선 길이가 길게 되어 연상 액세스를 고속화할 수 없고, 연상 메모리의 엔트리와 랜덤 액세스 메모리의 엔트리를 데이타선 방향 또는 워드 선택선 방향으로 고밀도로 적층할 수 없다는 결점이 발생한다.

Claims (6)

  1. 제1의 모드에서 연상 메모리(210)의 키의 비교 동작에 따라서 랜덤 액세스 메모리(220)을 연상 액세스하는 한편, 제2의 모드에서 상기 연상 메모리의 키의 비교 동작과 관계없이 상기 랜덤 액세스 메모리를 임의로 액세스하도록 구성된 연상 메모리 장치로서, 상기 연상 메모리는 행방향으로 배치된 여러개의 워드 일치선(260) 및 각각의 워드 일치선에 대응하여 마련된 여러개의 워드 선택선(250), 열방향으로 배치된 여러개의 데이타선(310), 상기 여러개의 워드 선택선과 상기 여러개의 데이타선 및 상기 여러개의 워드 일치선에 접속된 여러개의 연상 메모리 셀(230)을 갖고 이루어지고, 상기 여러개의 연상 메모리 셀의 각각은 상기 데이타선의 데이타를 저장하는 수단(T5~T10), 상기 저장 수단에 저장된 데이타와 상기 데이타선의 데이타를 비교하여 상기 비교 결과에 따라서 상기 워드 일치선의 전위를 제어하는 비교 제어 수단(T1~T4)로 구성되어 이루어지고, 상기 랜덤 액세스 메모리는 행방향으로 배치되어 상기 연상 메모리의 각각의 워드 일치선에 대응하여 마련된 여러개의 워드 선택선(240), 열방향으로 배치된 여러개의 데이타선(320), 상기 여러개의 워드 선택선과 상기 여러개의 데이타선에 접속된 여러개의 랜덤 액세스 메모리 셀(240)을 갖고 이루어지고, 상기 연상 메모리 장치는 상기 연상 메모리의 상기 여러개의 워드 일치선의 일치 및 불일치 신호를 각각 대응하는 상기 랜덤 액세스 메모리의 상기 여러개의 워드 선택선에 전달하거나 또는 상기 연상 메모리의 상기 여러개의 워드 선택선의 워드 선택 신호를 상기 랜덤 액세스 메모리의 각각 대응하는 상기 여러개의 워드 선택선에 전달하기 위한 선택 수단(280)을 상기 연상 메모리와 상기 랜덤 액세스 메모리 사이에 또 구비해서 이루어지고, 상기 선택 수단에는 제어 신호(290)이 인가되고, 상기 제어 신호가 연상 동작을 실행하기 위한 제1의 상태일 때에, 상기 선택 수단은 상기 연상 메모리의 상기 여러개의 비교 제어 수단의 상기 비교 결과에 따르는 여러개의 워드 일치 및 불일치 신호를 상기 랜덤 액세스 메모리의 상기 여러개의 워드 선택선에 전달하는 것에 의해 상기 제1의 모드의 연상 액세스를 실행하고, 상기 제어 신호가 상기 제1의 상태와 다른 제2의 상태일때에, 상기 선택 수단은 상기 랜덤 액세스 메모리의 상기 여러개의 워드 선택선에 상기 연상 메모리의 상기 여러개의 워드 선택선의 상기 워드 선택 신호를 전달하는 것에 의해 상기 제2의 모드의 임의의 액세스를 실행하는 것을 특징으로 하는 연상 메모리 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 연상 메모리의 상기 저장 수단에 저장된 상기 데이타와 상기 연상 메모리의 상기 데이타선의 상기 데이타가 일치할 때에 상기 비교 제어 수단은 상기 워드 일치선의 전위를 제1의 전위로 제어하고, 상기 연상 메모리의 상기 저장 수단에 저장된 상기 데이타와 상기 연상 메모리의 상기 데이타선의 상기 데이타가 불일치할 때에 상기 비교 제어 수단은 상기 워드 일치선의 전위를 상기 제1의 전위와 다른 제2의 전위로 제어하는 것을 특징으로 하는 연상 메모리 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 연상 메모리 장치는 계산기의 캐쉬 메모리 또는 TLB인 것을 특징으로 하는 연상 메모리 장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 연상 메모리 장치는 LSI 칩에 형성되는 연상 메모리 장치인 것을 특징으로 하는 연상 메모리 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 제어 신호가 상기 제2의 상태일 때에, 상기 연상 메모리와 상기 랜덤 액세스 메모리에 데이타를 각각 라이트하는 것을 특징으로 하는 연상 메모리 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 연상 메모리는 상기 저장 수단으로서의 스테이틱형 MOS 플립 플롭(T5~T8), 상기 비교 제어 수단으로서의 여러개의 MOS 트랜지스터(T1~T4), 전송 MOS 트랜지스터(T9~T10)에 의해 구성되고, 상기 전송 MOS 트랜지스터의 게이트는 상기 연상 메모리의 상기 워드 선택선에 접속되고, 상기 스테이틱형 MOS 플립 플롭의 정보 유지 노드는 상기 전송 MOS 트렌지스터의 소스-드레인 경로를 거쳐서 상기 연상 메모리의 상기 데이타선에 접속되며, 상기 랜덤 액세스 메모리 셀은 스테이틱형 MOS 플립 플롭(T11~T14)와 전송 MOS 트렌지스터(T15,T16)에 의해 구성되고, 상기 전송MOS 트랜지스터의 게이트는 상기 랜덤 액세스 메모리의 상기 워드 선택선에 접속되고, 상기 스테이틱형 MOS 플립 플롭의 정보 유지 노드는 상기 전송 MOS 트렌지스터의 소스-드레인 경로를 거쳐서 상기 랜덤 액세스 메모리의 상기 데이타선에 접속되어 이루어지는 것을 특징으로 하는 연상 메모리 장치.
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