JPH0635473A

JPH0635473A - 楽音信号記録再生装置

Info

Publication number: JPH0635473A
Application number: JP4189324A
Authority: JP
Inventors: Tokiharu Andou; 時暖安藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1994-02-10
Anticipated expiration: 2013-11-05
Also published as: JP2819948B2; US5442126A

Abstract

(57)【要約】【目的】転送回路１で波形ＲＡＭ２に波形データを書き
込むとともにＰＣＭ音源３で波形ＲＡＭ２の波形データ
を読み出す楽音信号記録再生装置において、波形ＲＡＭ
２の不連続な空き領域に対して波形ＲＡＭ２内の波形デ
ータを移動させることなく新たな波形データを書き込め
るようにする。【構成】転送回路１とＰＣＭ音源３のアクセスアドレス
を仮想アドレスとしてこの仮想アドレスを波形ＲＡＭ２
の実アドレスに変換するアドレス変換部７を設ける。ア
ドレス変換部７は仮想アドレスと実アドレスとを対応つ
ける書換え可能な変換テーブルを構成し、波形ＲＡＭ２
の波形データのデリートおよび並び変えを行ったときに
変換テーブルの内容をＣＰＵ１０の制御により書き換え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所望の楽音信号を記録
することができるとともに鍵盤等の操作に応じてこの記
録した楽音信号を発生できるようにした楽音信号記録再
生装置に関する。

【０００２】

【従来の技術】従来、この種の装置として、楽音信号の
アナログ波形を逐次サンプリングして波形の振幅に対応
するディジタルの波形データに変換し、この波形データ
を波形メモリに書き込んで楽音信号を記憶できるように
したものがある（例えば特公昭６１−４７４３５号参
照）。また、この装置は、音色が異なる楽音など複数の
楽音に対応する複数の波形データを波形メモリに書き込
むことができ、鍵盤からの音高情報や音色情報等に基づ
いて波形メモリから所定の波形データを順次読み出して
楽音を発生する。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな楽音信号記録再生装置において、多くの波形データ
を記憶していると、新たな波形データを書き込むときに
メモリの容量が足りなくなることがある。そこで、不要
な音色の波形データを消去して波形メモリに空き領域を
作る必要があるが、例えば図１４(A) に示したように空
き領域は一般に不連続領域となる。

【０００４】また、波形データのデータ長（データ数）
は楽音の記録時間に応じてまちまちになるので、一つの
空き領域に新たな波形データを収めきれない場合もあ
る。なお、波形メモリに対する読出し制御では一種類の
波形データは連続するアドレスに基づいて読み出され
る。そこで、従来は、図１４(B) のように必要な音色の
波形データを波形メモリ内で詰めるようにして書換え、
空き領域が連続領域となるようしていた。しかし、この
ような作業はデータ処理に時間がかかるという問題があ
る。

【０００５】本発明は、書込み可能な波形メモリを連続
するアドレスでアクセスして楽音信号の書込みおよび読
出しを行う楽音信号記録再生装置において、波形メモリ
内の波形データを移動させることなく、波形メモリに新
たな波形データを書き込めるようにすることを課題とす
る。

【０００６】

【課題を解決するための手段】上記の課題を解決するた
めになした本発明の楽音信号記録再生装置は、書込み可
能な波形メモリを連続するアドレスでアクセスして楽音
信号の書込みおよび読出しを行う楽音信号記録再生装置
において、前記連続するアドレスを仮想アドレスとして
この仮想アドレスを前記波形メモリにおける実アドレス
に変換するアドレス変換手段を備え、仮想アドレスを前
記アドレス変換手段で変換して前記波形メモリをアクセ
スするようにしたことを特徴とする。

【０００７】

【作用】本発明の楽音信号記録再生装置において、波形
データは連続するアドレスに基づいて書込みおよび読出
しの制御が行われ、このとき、この連続するアドレスは
仮想アドレスとしてアドレス変換手段で実アドレスに変
換され、この実アドレスで波形メモリがアクセスされ
る。したがって、波形メモリに波形データが存在する状
態で空き領域があっても、この空き領域の実アドレスを
アドレス変換手段で連続する仮想アドレスに対応させる
ことができる。また、波形メモリの空き領域の実アドレ
スが連続する仮想アドレスに対応するように、アドレス
変換手段を更新するようにしてもよい。

【０００８】

【実施例】図１は本発明実施例の楽音信号記録再生装置
を適用した電子楽器のブロック図である。ＣＰＵ１０は
ＲＯＭ２０に記憶されている制御プログラムに基づいて
ＲＡＭ３０のワーキングエリアを使用して電子楽器全体
の制御を行い、波形の記録モードでは波形データを転送
回路１を介して波形ＲＡＭ２に書き込み、再生モードで
は鍵盤４０の押鍵により波形ＲＡＭ２に記憶されている
波形データをＰＣＭ音源３で読み出して楽音を発生す
る。

【０００９】パネルスイッチ５０は、波形の記録モー
ド、再生モード、波形データの消去や並び変え等の編集
モードなど各種モードを切り換えるためのスイッチ、再
生する波形データの波形番号や消去する波形データの波
形番号等を指定するための波形番号スイッチなど各種の
スイッチを備えており、ＣＰＵ１０は各スイッチの操作
に応じた動作を行う。また、表示器６０は設定された波
形番号や、波形データの消去あるいは並び変え等を行う
ときに指定する波形番号等の表示を行う。

【００１０】記録モードにおいて、アナログ入力端子４
には例えばマイク等によりアナログ音響信号が入力さ
れ、Ａ／Ｄ変換回路（ＡＤＣ）５はアナログ入力端子４
から入力されるアナログ音響信号を所定のサンプリング
周波数（例えば５０ｋＨｚ）でサンプリングしてそれぞ
れ所定ビット幅（例えば１２ビット）の波形データに変
換する。この波形データは音色情報としての波形番号に
対応付けて転送回路１によって波形ＲＡＭ２に書き込ま
れる。なお、このサンプリングした波形データの他に、
ＣＰＵ１０の制御によりディスクＩ／Ｏ部７０を介して
ハードディスク１００から入力される波形データも転送
回路１によって波形ＲＡＭ２に書き込まれる。

【００１１】再生モードにおいて、ＰＣＭ音源３は、現
在設定されている波形番号および鍵盤４０で検出された
キーコード等に基づいて読み出すべき波形データを波形
ＲＡＭ２から読出し、この波形データをＤ／Ａ変換回路
（ＤＡＣ）８０に出力する。ＤＡＣ８０は波形データを
アナログ音響信号に変換してアンプやスピーカ等からな
るサウンドシステム９０に出力し、サウンドシステム９
０で楽音が発生される。また、ＰＣＭ音源３は鍵盤４０
の操作による発音時以外にもＣＰＵ１０から読出しモー
ドに設定され、ＣＰＵ１０がＰＣＭ音源３を介して波形
ＲＡＭ２から所定の波形データを読み出し、この波形デ
ータをディスクＩ／Ｏ部７０を介してハードディスク１
００に書き込まれる。

【００１２】ＣＰＵ１０は、記録モードのときは転送回
路１とＲ／Ｗ制御部６に対して書込み指示を行い、再生
モードのときはＰＣＭ音源３とＲ／Ｗ制御部６に対して
読出し指示を行う。Ｒ／Ｗ制御部６は書込み指示により
Ｒ／Ｗ信号を“Ｌ”レベルに、読出し指示によりＲ／Ｗ
信号を“Ｈ”レベルにする。これにより波形ＲＡＭ２の
書込みモードと読出しモードが切り換えられるととも
に、この書込みモードのときゲート回路１ａが「開」、
ゲート回路３ａを「閉」にされ、読出しモードのときゲ
ート回路３ａが「開」、ゲート回路１ａが「閉」にされ
る。

【００１３】転送回路１は、波形ＲＡＭ２の書込みモー
ド（記録モード）のときＡＤＣ５またはディスクＩ／Ｏ
部７０から入力した波形データをゲート回路１ａを介し
て波形ＲＡＭ２に出力するとともに、これらの波形デー
タに対応付けた仮想アドレスをゲート１ａを介してアド
レス変換部７に順次出力する。アドレス変換部７は入力
される仮想アドレスを後述説明する変換テーブルにより
実アドレスに変換し、波形ＲＡＭ２はこの実アドレスで
アクセスされる。そして、転送回路１から送られてくる
波形データが波形ＲＡＭ２の所定の領域に順次書き込ま
れる。

【００１４】また、ＰＣＭ音源３は、波形ＲＡＭ２の読
出しモード（再生モード）のとき読み出すべき波形デー
タに対応する仮想アドレスを順次発生し、この仮想アド
レスをゲート回路３ａを介してアドレス変換部７に出力
する。そして、アドレス変換部７で変換して得られた実
アドレスで波形ＲＡＭ２がアクセスされ、ゲート回路３
ａを介して所定の波形データが順次ＰＣＭ音源３に読み
出される。

【００１５】波形ＲＡＭ２は２４ビットアドレスを有す
る１６Ｍ（メガ）ワードのメモリであり、この実施例で
は、図３に示したように２４ビットアドレスの一部の８
ビット（図の斜線部分）をブロックアドレスとして２５
６個のブロックを波形ＲＡＭ２のアドレス空間に設定
し、この波形ＲＡＭ２の記憶領域をブロック単位で制御
するようようにしている。また、転送回路１とＰＣＭ音
源３は波形ＲＡＭ２のアドレス空間に対応してそれぞれ
２４ビットの仮想アドレスでアクセスするものであり、
この仮想アドレスのうちのブロックアドレスをアドレス
変換部７で変換することにより、２４ビットの実アドレ
スで波形ＲＡＭ２をアクセスする。

【００１６】なお、図３に示したように、この実施例で
は、ブロックアドレスのビットを、ビット番号で“１６
〜２３”、“１５〜２２”、“１４〜２１”、“１３〜
２０”および“１２〜１９”の５通りから選択できるよ
うになっており、このブロックアドレスより下位ビット
のビット数により１ブロックの大きさが６４Ｋ、３２
Ｋ、１６Ｋ、８Ｋおよび４Ｋのうちの何れかに設定され
る。

【００１７】また、１ブロックが３２Ｋ、１６Ｋ、８Ｋ
および４Ｋの場合にはブロックアドレスより上位のビッ
トに“０”が挿入され、ブロックアドレスとして何れを
選択してもブロックアドレスの値（以後、ブロック番号
という。）は“０”〜“２５５”になる。すなわち、波
形ＲＡＭ２はブロックの大きさに応じて１６Ｍ、８Ｍ、
４Ｍおよび２Ｍの記憶領域として使用される。なお、こ
の実施例では、アドレス変換部７でアドレス変換を行わ
ないモードすなわち１６Ｍを１つのブロックとして使用
するモードも選択できるようになっている。

【００１８】図１において、アドレス変換部７に接続さ
れた変換制御部８はレジスタ群で構成されており、ＣＰ
Ｕ１０からの各種データをこの変換制御部８でラッチす
ることにより、ＣＰＵ１０からの各種制御信号およびデ
ータがアドレス変換部７に入力される。また、アドレス
変換部７は仮想アドレスのブロック番号（以後、仮想ブ
ロック番号という。）を実アドレスのブロック番号（以
後、実ブロック番号という。）に変換する書換え可能な
変換テーブルを備えており、ＣＰＵ１０からの制御信号
と書込みデータに応じて変換テーブルの内容が書き込ま
れる。

【００１９】図２はアドレス変換部７と変換制御部８の
詳細を示す回路図であり、アドレス変換部７は、入力セ
レクタ７１、ＴＲＡＭ７２、出力セレクタ７３、双方向
バッファ７４、デコーダ７５、ゲート７６，７７を備え
ている。また、変換制御部８は、ＣＰＵ１０から設定さ
れる信号とデータに基づいて、ＴＲＡＭ７２のアクセス
アドレス、ＣＰＵ１０からのアクセス信号、１ブロック
の大きさを設定するためのシフトデータ、ＴＲＡＭ７２
の書込みおよび読出しモードを選択する書込み制御信
号、ＴＲＡＭ７２への書込みデータおよびアドレス変換
を行わないモードを指定するスルー信号を出力する。ま
た、変換制御部８はＴＲＡＭ７２からの読出しデータを
双方向バッファ７４を介して取り込み、この読出しデー
タはＣＰＵ１０に読み込まれる。

【００２０】アドレス変換部７に入力される仮想アドレ
スの２４ビットアドレス線のうち第０ビット〜第１１ビ
ット（Ａ₀〜Ａ₁₁）の１２ビットはそのまま実アドレス
の第０ビット〜第１１ビットとして出力され、残りの第
１２ビット〜第２３ビット（Ａ₁₂〜Ａ₂₃）は５通りのブ
ロックアドレスの各８ビット毎に並列に分配されて入力
セレクタ７１の入力端子（０，〜，４）に入力される。
また、変換制御部８からのアクセスアドレスとしての８
ビットが入力セレクタ７１の入力端子（Ｃ）に入力され
る。そして、制御端子（Ｓｃ，Ｓ₀，〜，Ｓ₄）への入
力信号に応じて入力端子（Ｃ，０，〜，４）の８ビット
データが選択されてＴＲＡＭ７２にアドレスデータとし
て出力される。

【００２１】デコーダ７５は変換制御部８からセットさ
れる３ビットのシフトデータをデコードしてＳ₀〜Ｓ₄
の５ビットのうち何れか１つのビットを“１”にして出
力する。この５ビット出力Ｓ₀〜Ｓ₄はゲート７６を介
して入力セレクタ７１の制御端子（Ｓ₀，〜，Ｓ₄）に
入力される。また、変換制御部８から出力されるアクセ
ス信号は入力セレクタ７１の制御端子（Ｓｃ）に入力さ
れるとともにこのアクセス信号によりゲート７６が制御
される。

【００２２】すなわち、アクセス信号により入力セレク
タ７１の入力端子（Ｃ）が出力データとして選択されて
いるときはゲート７６を閉じ、入力セレクタ７１の入力
端子（Ｃ）が出力データとして選択されていないときは
ゲート７６を開き、ゲート７６を介して出力される制御
信号に応じて入力端子（０，〜，４）の何れかのデータ
が出力データとして選択されるように構成されている。

【００２３】ＴＲＡＭ７２は２５６バイトのＳＲＡＭに
図４に示したように仮想ブロック番号と実ブロック番号
とを対応つけた変換テーブルを構成したものであり、変
換制御部８からの書込み信号に応じて書込みモードと読
出しモードが制御され、仮想ブロック番号をアクセスア
ドレスとして実ブロック番号としての１バイトデータの
書込みと読出しが行われる。なお、この書込みデータお
よび読出しデータは書込み信号に応じて制御される双方
向バッファ７４を介して変換制御部８との間で授受され
る。

【００２４】一方、仮想アドレスの第１２ビット〜第２
３ビット（Ａ₁₂〜Ａ₂₃）の１２ビットが出力セレクタ７
３の入力端子（Ｘ）に入力される。また、ＴＲＡＭ７２
の８ビット出力が５通りのブロックアドレスに対応する
ビット位置として出力セレクタ７３の入力端子（０，
〜，４）に入力されるとともに、入力端子（１，〜，
４）には第１２ビット〜第１５ビット（Ａ₁₂〜Ａ₁₅）か
らブロック内アドレスの上位ビットとなる分が分配さ
れ、さらに、入力端子（０，〜，３）にはブロックアド
レスより上位の“０”のビットがそれぞれ入力される。
そして、制御端子（Ｓｘ，Ｓ₀，〜，Ｓ₄）への入力信
号に応じて入力端子（Ｘ，０，〜，４）の８ビットデー
タが選択され、実アドレスの第１２ビット〜第２３ビッ
ト（Ａ₁₂〜Ａ₂₃）として出力される。

【００２５】デコーダ７５の５ビット出力Ｓ₀〜Ｓ₄は
ゲート７７を介して出力セレクタ７３の制御端子
（Ｓ₀，〜，Ｓ₄）に入力され、変換制御部８から出力
されるスルー信号は出力セレクタ７３の制御端子（Ｓ
ｘ）に入力されるとともにこのスルー信号によりゲート
７７が制御される。すなわち、スルー信号により出力セ
レクタ７３の入力端子（Ｘ）が出力データとして選択さ
れているときはゲート７７を「閉」にし、出力セレクタ
７３の入力端子（Ｘ）が出力データとして選択されてい
ないときはゲート７７を「開」にし、このゲート７７を
介して出力される制御信号に応じて入力端子（０，〜，
４）の何れかのデータが出力データとして選択されるよ
うに構成されている。

【００２６】以上の構成により、１ブロックの大きさが
設定されるとＣＰＵ１０はブロックの大きさに応じたシ
フトデータを変換制御部８に出力し、アドレス変換部７
への２４ビットの入力アドレスのうちのブロックアドレ
スのビットはシフトデータによって設定される。なお、
この１ブロックの大きさは、波形データの書込み、読出
しおよび編集等の作業を行う前に初期設定するものであ
り、以後、１ブロックが６４Ｋ、３２Ｋ、１６Ｋ、８Ｋ
および４Ｋのうちの何れかに設定され、波形ＲＡＭ２に
対して２５６のブロックが設定されているものとして説
明する。

【００２７】また、ＣＰＵ１０の制御は大別して波形の
記録モード、再生モードおよび編集モードであり、記録
モードと再生モードは転送回路１およびＰＣＭ音源３に
対して波形データの書込みまたは読出しの指示を行うだ
けで変換テーブルは更新されず、編集モードでの波形デ
ータの消去、置き換え等が生じたときに変換テーブルを
更新する。

【００２８】ＴＲＡＭ７２のテーブルを書き込むときに
は、ＣＰＵ１０の制御により、入力セレクタ７１にアク
セス信号を出力するとともに書込み信号をＴＲＡＭ７２
に出力して書込みモードにし、所望の仮想ブロック番号
をアクセスアドレスとして入力セレクタ７１に出力する
とともにこの仮想ブロック番号に対応する実ブロック番
号を書込みデータとして双方向バッファ７４に出力す
る。これにより、所望の仮想ブロック番号に対応する実
ブロック番号がテーブルデータとしＴＲＡＭ７２に書き
込まれる。

【００２９】さらに、ＣＰＵ１０がＴＲＡＭ７２のテー
ブルデータを読み出すとき、すなわち、所望の仮想ブロ
ック番号でＴＲＡＭ７２を参照するときは、入力セレク
タ７１にアクセス信号を出力するとともにＴＲＡＭ７２
への書込み信号をディセーブルにして読出しモードに
し、所望の仮想ブロック番号をアクセスアドレスとして
入力セレクタ７１に出力し、双方向バッファ７４を介し
てＴＲＡＭ７２から出力される実ブロック番号を変換制
御部８に取り込む。これにより、ＴＲＡＭ７２から所望
の仮想ブロック番号に対応する実ブロック番号が参照さ
れる。

【００３０】また、転送回路１で波形ＲＡＭ２に波形デ
ータを書き込むとき、およびＰＣＭ音源３で波形ＲＡＭ
２から波形データを読み出すときには、入力セレクタ７
１へのアクセス信号をディセーブルにするとともにシフ
トデータを選択されている１ブロックの大きさに対応す
るデータにセットし、ＴＲＡＭ７２への書込み信号をデ
ィセーブルにして読出しモードにする。そして、この状
態で転送回路１あるいはＰＣＭ音源３が各動作に応じて
それぞれ２４ビットの仮想アドレスでアクセスすると、
そのうちの仮想ブロック番号に対応する実ブロック番号
がＴＲＡＭ７２から読み出され、これによって実アドレ
スに変換された２４ビットアドレスで波形ＲＡＭ２がア
クセスされる。

【００３１】ここで、波形ＲＡＭ２におけるブロックと
ＴＲＡＭ７２の変換テーブルについて説明する。先ず、
初期設定を行ったときは変換テーブルは仮想アドレスと
実アドレスとが同一となるように設定される。いま、図
６(A) に示したように最初に波形ＲＡＭ２に３種類の波
形データＷ１，Ｗ２，Ｗ３が実ブロック番号“０”から
順に記憶されたとすると、図７(A) に示したように、変
換テーブルは仮想アドレスと実アドレスが同一となるよ
うに初期設定されたままになっている。

【００３２】次に、図６(B) に示したように波形データ
Ｗ２を不要なデータとして、後述のデリート処理により
このブロック番号“４”〜“６”の領域を空き領域にし
たとすると、図７(B) に示したように、変換テーブルに
おいて、波形データＷ３の記憶領域を示す実ブロック番
号“７”〜“１０”が仮想ブロック番号“４”〜“７”
に対応付けられるとともに、波形データＷ２の空き領域
を示す実ブロック番号“４”〜“６”が仮想ブロック番
号“８”〜“１０”に対応付けられる。このように、連
続する仮想ブロック番号に対して、波形データが連続
し、かつ、最後の波形データの後に空き領域が連続する
ように実ブロック番号が対応付けられて、変換テーブル
が更新される。

【００３３】これにより、転送回路１が空き領域に対応
する連続する仮想アドレスでアクセスすると、波形ＲＡ
Ｍ２の不連続な空き領域でも連続してアクセスされ、波
形データが連続する仮想ブロック番号に対応して書き込
まれる。また、ＰＣＭ音源３が連続する仮想アドレスで
アクセスすると、波形ＲＡＭ２の不連続な領域に書き込
まれた波形データであっても連続する波形データとして
読み出される。

【００３４】また、この実施例では、波形ＲＡＭ２内の
各波形データにおけるブロックの繋がりおよび空き領域
におけるブロックの繋がりを記憶しておくために、図５
に示したようなブロックチェーンテーブル（ＢＣＴ）を
ＲＡＭ２０に記憶するようにしている。このＢＣＴは、
実ブロック番号を引数としてそのブロックの次に続くブ
ロックの実ブロック番号または最終ブロックであること
を示すＥＮＤデータ“＆Ｈ００”を得るもので、このブ
ロックチェーンテーブルは波形データの消去、書込み、
あるいは並び変え等を行うときに更新され、ＴＲＡＭ７
２の変換テーブルを更新するときに参照される。

【００３５】例えば図６(B) のように波形データＷ２が
消去されたときは、ＢＣＴは図８のように書換えられ
る。すなわち図８の場合は、波形データＷ１は実ブロッ
ク番号“０”〜“３”に記憶され、波形データＷ３は実
ブロック番号“７”〜“１０”に記憶されていることを
示している。また、空き領域は実ブロック番号“４”〜
“６”とこの実ブロック番号“６”に続いて実ブロック
番号“１１”以降に記憶されていることを示している。

【００３６】また、波形データおよび空き領域のアドレ
ス情報等は、図９に示したようにヘッダとしてＲＡＭ２
０に記憶されている。すなわち、ＷＨ（ｉ）は波形番号
ｉの波形ヘッダであり、この波形ヘッダＷＨ（ｉ）に
は、波形データが記憶されている先頭ブロックの実ブロ
ック番号ＳＢＲ、この実ブロック番号に対応する仮想ブ
ロック番号ＳＢＩ、波形データが占める容量（ブロック
数）ＳＩＺＥ、先頭ブロック内における波形データの先
頭を示すスタートアドレス（ブロック内アドレスで示さ
れるオフセットアドレス）ＳＡＯおよびその他のデータ
が記録されている。また、波形データの数（波形数）ｎ
が記憶されている。さらに、ヘッダＥＨには、空き領域
の先頭ブロックの実ブロック番号ＥＢＲ、この実ブロッ
ク番号に対応する仮想ブロック番号ＥＢＩおよび空き領
域の容量（ブロック数）ＳＩＺＥが記録されている。

【００３７】次に、実施例の電子楽器における制御の要
部を説明する。いま、波形ＲＡＭ２には複数の波形デー
タが書き込まれており、変換テーブルは初期設定されて
いるとする。なお、以下の説明および各フローチャート
において、制御に用いられる各レジスタおよびテーブル
を以下のラベルで表記し、各レジスタおよびテーブルと
それらの内容は特に断らない限り同一のラベルで表す。

【００３８】ｉ：波形番号のレジスタＴＲＡＭ（Ｘ）：仮想ブロック番号Ｘに対応する変換テ
ーブルの記憶領域またはそこに格納されている値（実ブ
ロック番号）ＢＣＴ（Ｘ）：実ブロック番号Ｘに対応するブロックチ
ェーンテーブルの記憶領域またはそこに格納されている
値ＣＮＴ：仮想ブロック番号のカウンタｎ：波形データの数ｋ：波形番号を“１”からカウントするカウンタ

【００３９】図１０は不要な波形データを消去するデリ
ート処理のフローチャートであり、先ず、ステップＳ１
で、パネルスイッチ５０から入力されるデリートする波
形データの波形番号をｉにセットする。次に、ステップ
Ｓ２で、ＳＢＩ（ｉ）＋ＳＩＺＥ（ｉ）−１により波形
番号ｉの波形データＷｉの最後のブロックの仮想ブロッ
ク番号を求めてｘに格納し、この仮想ブロック番号ｘに
対応する変換テーブルの実ブロック番号ＴＲＡＭ（ｘ）
をｘに格納し、さらに、現在の空き領域の先頭ブロック
の実ブロック番号ＥＢＲを空き領域ヘッダＥＨから読み
出して、実ブロック番号ｘに対応するブロックチェーン
テーブルの記憶領域に格納する。

【００４０】これにより、波形データＷｉの最後のブロ
ックに続くブロックがそれまでの空き領域の先頭ブロッ
クとなるようにブロックチェーンテーブルＢＣＴが更新
されたことになる。すなわち、ステップＳ２の処理によ
って、波形データＷｉの記憶領域の後にそれまでの空き
領域がチェーンされたことになる。

【００４１】次に、ステップＳ３で、波形データＷｉの
先頭ブロックの実ブロック番号ＳＢＲ（ｉ）を、空き領
域の先頭ブロックの実ブロック番号ＥＢＲとして空き領
域ヘッダＥＨに格納し、それまでの空き領域の容量ＥＳ
ＩＺＥに波形データＷｉの容量ＳＩＺＥ（ｉ）を加算し
てＥＳＩＺＥに格納する。そしてステップＳ４で波形数
ｎを１減少させる。

【００４２】この処理により、空き領域の先頭ブロック
が波形データＷｉの先頭ブロックの実アドレスで示され
るとともに、この波形データＷｉの容量だけ空き領域の
容量が増加され、波形データの数が１減らされる。すな
わち、波形データＷｉの記憶領域が空き領域の先頭にチ
ェーンされ、波形データＷｉが消去されたことになる。

【００４３】次に、ステップＳ５でｉ＝ｎ＋１であるか
否かを判定し、ｉ＝ｎ＋１であれば、仮想アドレスで見
たときに最後にある波形データを消去したことになるの
で、ステップＳ６で、その波形データＷｉの先頭ブロッ
クの仮想ブロック番号ＳＢＩ（ｉ）を空き領域の先頭ブ
ロックの仮想ブロック番号ＥＢＩとして空き領域ヘッダ
ＥＨに格納して処理を終了する。

【００４４】一方、ステップＳ５でｉ＝ｎ＋１でなけれ
ば、仮想アドレスで見たときに現在消去した波形データ
の後にさらに波形データが存在することになるので、ス
テップＳ７で、それまでの波形ヘッダＷＨ（ｉ＋１）を
ＷＨ（ｉ）とするようにＲＡＭ２０から波形ヘッダＷＨ
（ｉ）を削除して後の波形ヘッダＷＨ（ｉ＋１），ＷＨ
（ｉ＋２），…を順に前につめる。そして、このときに
は、仮想アドレスで見たときに波形データＷｉの後にあ
る波形データの各ブロックが波形データＷｉのブロック
（現在の空き領域のブロック）より前のブロックとなる
ようにするために、ステップＳ８で図１１のＴＲＡＭ準
備処理を行って変換テーブルＴＲＡＭを更新する。

【００４５】図１１のＴＲＡＭ準備処理では、ステップ
Ｓ１１でｎ＝０であるか否かを判定し、ｎ＝０であれば
波形データの消去により波形データが全て消去されたこ
とになるので、ステップＳ１２で波形ヘッダおよびＢＣ
Ｔを初期化して処理を終了し、ｎ＝０でなければ波形デ
ータが存在するのでステップＳ１３で仮想ブロック番号
のカウンタＣＮＴを“０”にクリアするとともに、波形
番号のカウンタｋに１をセットし、ステップＳ１４に進
む。

【００４６】ステップＳ１４以降の処理は、仮想ブロッ
ク番号ＣＮＴを“０”から“２５５”まで変化させて、
変換テーブル（ＴＲＡＭ）を更新する処理であり、ステ
ップＳ１８の判定とステップＳ１９による波形番号ｋお
よび仮想アドレスＣＮＴのインクリメントにより、ｎ個
の各波形データについてステップＳ１４〜ステップＳ１
７の処理を繰り返す。さらに、この波形番号ｋの波形デ
ータについて、ステップＳ１６の判定とステップＳ１７
の仮想アドレスＣＮＴのインクリメントにより、仮想ア
ドレスＣＮＴを順次更新しながら波形データの各ブロッ
クについてステップＳ１５の処理を繰り返す。

【００４７】ステップＳ１４は各波形データの先頭につ
いての処理であり、現在の仮想ブロック番号ＣＮＴを波
形番号ｋの先頭ブロックの仮想ブロック番号ＳＢＩ
（ｋ）としてヘッダＷＨ（ｋ）に格納し、この先頭ブロ
ックの実ブロック番号ＳＢＲ（ｋ）をレジスタｘに格納
する。これによって、各波形データの先頭を示す仮想ブ
ロック番号が更新されるとともに、ステップＳ１５にお
いて変換テーブルへ書き込む実ブロック番号およびＢＣ
Ｔを参照するための実ブロック番号がレジスタｘにセッ
トされる。

【００４８】ステップＳ１５は波形データの各ブロック
についての処理であり、仮想ブロック番号ＣＮＴに対応
する変換テーブルの記憶領域ＴＲＡＭ（ＣＮＴ）にレジ
スタｘの値を格納した後、このレジスタｘの値を実ブロ
ック番号として参照したＢＣＴの値ＢＣＴ（ｘ）でレジ
スタｘを書き換え、ステップＳ１６でｘ＝＆Ｈ００であ
るか否かを判定して波形データの最終ブロックになるま
で、このステップＳ１５を繰り返す。これによって、波
形データの先頭ブロックの実ブロック番号ＳＢＲ（ｋ）
からＢＣＴによって順次連結される実ブロック番号が、
先頭ブロックの仮想ブロック番号ＳＢＩ（ｋ）から連続
する仮想ブロック番号にそれぞれ対応付けて変換テーブ
ルが更新される。

【００４９】以上の処理でｎ個の各波形データにおける
ブロック番号についての変換テーブルの更新が終了する
と、ステップＳ１８でｋ≧ｎとなり、ステップＳ１０１
でＥＳＩＺＥ＝０であるか否かを判定する。ＥＳＩＺＥ
＝０であれば空き領域がないのでステップＳ１０７に進
み、ＥＳＩＺＥ＝０でなければ空き領域があるのでステ
ップＳ１０２でＣＮＴ＝＆ＨＦＦであるか否かを判定す
る。

【００５０】ステップＳ１０２でＣＮＴ＝＆ＨＦＦであ
れば最終の仮想ブロック番号に達していながら空き領域
があることになるのでエラー処理等を行って終了し、Ｃ
ＮＴ＝＆ＨＦＦでなければステップＳ１０３以降で空き
領域のブロック番号についての処理を行う。先ず、ステ
ップＳ１０３で仮想ブロック番号ＣＮＴをインクリメン
トし、この仮想ブロック番号を空き領域の先頭ブロック
の仮想ブロック番号ＥＢＩとしてヘッダＥＨに格納し、
この先頭ブロックの実ブロック番号ＥＢＲをレジスタｘ
に格納する。これによって、空き領域先頭を示す仮想ブ
ロック番号が更新されるととに、ステップＳ１０４にお
いて変換テーブルへ書き込む実ブロック番号およびＢＣ
Ｔを参照するための実ブロック番号がレジスタｘにセッ
トされる。

【００５１】ステップＳ１０４、ステップＳ１０５およ
びステップＳ１０６の処理は、ステップＳ１５、ステッ
プＳ１６およびステップＳ１７と同じ処理であり、波形
データについて説明したと同様に、これらのステップに
より、空き領域の先頭ブロックの実ブロック番号ＥＢＲ
からＢＣＴによって順次連結される実ブロック番号が、
先頭ブロックの仮想ブロック番号ＥＢＩから連続する仮
想ブロック番号にそれぞれ対応付けて変換テーブルが更
新される。

【００５２】また、ステップＳ１０７はステップＳ１０
２と同様にエラー検出の処理であり、ステップＳ１０７
でＣＮＴ＝＆ＨＦＦであれば、ステップＳ１０１で空き
領域が存在しないか、ステップＳ１０５で空き領域につ
いての処理が終了し、かつ最終の仮想ブロック番号に達
したことになるので処理を終了する。また、ステップＳ
１０７でＣＮＴ＝＆ＨＦＦでなければ、ステップＳ１０
１で空き領域が存在しないか、ステップＳ１０５で空き
領域についての処理が終了しているのに、最終の仮想ブ
ロック番号に達していないことになるので、エラー処理
等を行って終了する。

【００５３】以上の処理により変換テーブルが更新さ
れ、波形ＲＡＭ２に書き込まれた波形データの消去され
ていない波形データと空き領域とを仮想アドレスで見た
ときに、最後の波形データの後に空き領域が連続して繋
がるように、これら波形データおよび空き領域の実ブロ
ック番号が連続する仮想ブロック番号に対応付けられ
る。

【００５４】したがって、転送回路１で新たな波形デー
タを書き込むときは、空き領域ヘッダＥＨの先頭ブロッ
クの仮想ブロック番号ＥＢＩを参照し、この仮想ブロッ
ク番号から波形データを書き込むような動作を行うだけ
で、波形ＲＡＭ２の実アドレスで不連続となっているよ
うな空き領域でも連続する波形データを書き込むことが
できる。

【００５５】また、ＰＣＭ音源３で波形データを読み出
すときも、波形ヘッダＷＨの先頭ブロックの仮想ブロッ
ク番号ＳＢＩを参照し、この仮想ブロックから波形デー
タを読み出すような動作を行うだけで、波形ＲＡＭ２の
実アドレスで不連続となっているような波形データでも
連続する波形データとして読み出すことができる。

【００５６】図１２は波形データを書込み処理のフロー
チャートであり、先ずステップＳ２１でＥＳＩＺＥ＝０
であるか否かを判定し、ＥＳＩＺＥ＝０であれば空き領
域が無いので記録不能として処理を終了し、ＥＳＩＺＥ
＝０でなければステップＳ２２で波形数ｎを１増加させ
るとともに、ヘッダに新たな波形ヘッダＷＨ（ｎ）の領
域を作成する。

【００５７】次に、ステップＳ２３で、空き領域の先頭
ブロックの実ブロック番号ＥＢＲと仮想ブロック番号Ｅ
ＢＩを、それぞれ波形番号ｎの先頭ブロックの実ブロッ
ク番号ＳＢＲ（ｎ）および仮想ブロック番号ＳＢＩ
（ｎ）として新たな波形ヘッダＷＨ（ｎ）に格納する。

【００５８】そして、ステップＳ２４で、転送回路１に
対してＡＤＣ５またはハードディスク１００からの波形
データを仮想ブロック番号ＳＢＩ（ｎ）のアドレスから
波形ＲＡＭ２に書き込むように指示し、ステップＳ２５
で書込みの終了を監視する。書込みが終了したら、ステ
ップＳ２６で転送回路１から最後に書き込んだブロック
のブロック番号を受け取り、この最終ブロック番号をレ
ジスタＬＢに格納する。

【００５９】次に、ステップＳ２７で、ＬＢ−ＳＢＩ
（ｎ）＋１により書き込んだ波形データの容量を求めて
ＳＩＺＥ（ｎ）として波形ヘッダに格納し、空き領域の
仮想ブロック番号ＬＢ＋１と実ブロック番号ＴＲＡＭ
（ＬＢ＋１）を、それぞれＥＢＩおよびＥＢＲとして空
き領域ヘッダに格納する。また、書き込んだ波形データ
の最後のブロックに対応するＢＣＴの記憶領域ＢＣＴ
（ＴＲＡＭ（ＬＢ））に“＆Ｈ００”を書き込む。さら
に、ＥＳＩＺＥ−ＳＩＺＥ（ｎ）により書き込んだ波形
データ分だけ容量を減少させた空き領域の容量をＥＳＩ
ＺＥとして空き領域ヘッダに格納し、処理を終了する。

【００６０】図１３は波形データの並び換え処理のフロ
ーチャートであり、ステップＳ３１でパネルスイッチ５
０の操作を検出して、ｎ個の波形データの新たな並び順
を入力し、ステップＳ３２で新たな並び順に従って波形
ヘッダＷＨ（ｉ）を並びかえる。そして、ステップＳ３
３で前記図１１のＴＲＡＭ準備処理を行い、仮想ブロッ
ク番号と実ブロック番号とが波形データの新たな並び順
に応じたものとなるように、変換テーブルの更新を行
う。

【００６１】以上のように、ＴＲＡＭ７２の変換テーブ
ルは、波形ＲＡＭ２を仮想アドレスで見たときに最後の
波形データの後に空き領域が連続して繋がるように、連
続する仮想ブロック番号に波形データおよび空き領域の
実ブロック番号が対応付けられるようになる。したがっ
て、転送回路１による波形データの書込みやＰＣＭ音源
３による波形データの読出しを連続する仮想アドレスで
アクセスするだけでよく、また、波形ＲＡＭ２の空き領
域が実アドレスで不連続になっていても、連続する空き
領域として波形データを書き込むことができる。

【００６２】なお、上記の実施例では波形データの書込
みおよび読出し時のアクセスアドレスが転送回路やＰＣ
Ｍ音源から出力される場合について説明したが、これに
限らず、波形ＲＡＭをアクセスするような回路あるいは
装置に本発明を適用することができることはいうまでも
ない。

【００６３】

【発明の効果】以上説明したように本発明の楽音信号記
録再生装置によれば、書込み可能な波形メモリを連続す
るアドレスでアクセスして楽音信号の書込みおよび読出
しを行う楽音信号記録再生装置において、連続するアド
レスを仮想アドレスとしてこの仮想アドレスを波形メモ
リにおける実アドレスに変換するアドレス変換手段を備
え、仮想アドレスをアドレス変換手段で変換して波形メ
モリをアクセスするようにしたので、波形メモリに波形
データが存在する状態で空き領域があっても、この空き
領域の実アドレスをアドレス変換手段で連続する仮想ア
ドレスに対応させることができる。したがって、波形メ
モリ内の波形データを移動させることなく、波形メモリ
に新たな波形データを書き込むことができる。

【図面の簡単な説明】

【図１】本発明実施例の楽音信号記録再生装置を適用し
た電子楽器のブロック図である。

【図２】実施例におけるアドレス変換部と変換制御部の
詳細を示す回路図である。

【図３】実施例におけるブロックアドレスを説明する図
である。

【図４】実施例における変換テーブルを概念的に示す図
である。

【図５】実施例におけるＢＣＴを概念的に示す図であ
る。

【図６】実施例における波形データの記録例を示す図で
ある。

【図７】実施例における変換テーブルの更新例を示す図
である。

【図８】実施例におけるＢＣＴの一例を示す図である。

【図９】実施例におけるヘッダを説明する図である。

【図１０】実施例におけるデリート処理のフローチャー
トである。

【図１１】実施例におけるＴＲＡＭ準備処理のフローチ
ャートである。

【図１２】実施例における書込み処理のフローチャート
である。

【図１３】実施例における並び換え処理のフローチャー
トである。

【図１４】本発明が解決しようとする課題を説明する図
である。

【符号の説明】

１…転送回路、２…波形ＲＡＭ、３…ＰＣＭ音源、７…
アドレス変換部、７２…ＴＲＡＭ。

Claims

【特許請求の範囲】

【請求項１】書込み可能な波形メモリを連続するアド
レスでアクセスして楽音信号の書込みおよび読出しを行
う楽音信号記録再生装置において、前記連続するアドレスを仮想アドレスとしてこの仮想ア
ドレスを前記波形メモリにおける実アドレスに変換する
アドレス変換手段を備え、仮想アドレスを前記アドレス変換手段で変換して前記波
形メモリをアクセスするようにしたことを特徴とする楽
音信号記録再生装置。
【請求項２】前記波形メモリの空き領域の実アドレス
を連続する仮想アドレスに対応させて前記アドレス変換
手段を更新する更新手段を備えたことを特徴とする請求
項１記載の楽音信号記録再生装置。