JP3140668B2 - 連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の各ワードメ
モリそれぞれに各格納データを記憶しておき、入力され
た参照データを用いて所定の格納データが記憶されたワ
ードメモリの検索を行う連想メモリに関する。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒ
ｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。図
７は、従来の連想メモリの一例を表わした回路ブロック
図である。

【０００３】この連想メモリ１０には、ｍビットを１ワ
ードとする、互いに図の横方向に並ぶｍビットのメモリ
セルからなる多数のワードメモリ１１＿１，１１＿２，
…，１１＿ｎが備えられている。またこの連想メモリ１
０は、１ワードの参照データが入力されラッチされる参
照データレジスタ１２および参照データをビット毎にマ
スクするマスクデータが格納されるマスクデータレジス
タ１３を備え、参照データレジスタ１２にラッチされた
参照データのうち、マスクデータレジスタ１３に格納さ
れたマスクデータによりマスクされていない全部もしく
は所定の一部のビットパターンと、各ワードメモリ１１
＿１，１１＿２，…，１１＿ｎに記憶されたデータのう
ち上記ビットパターンと対応する部分のビットパターン
との一致不一致が比較され、各ワードメモリ１１＿１，
１１＿２，…，１１＿ｎそれぞれに対応して備えられた
一致線１４＿１，１４＿２，…，１４＿ｎのうちビット
パターンが一致したワードメモリ１１＿１，１１＿２，
…，１１＿ｎに対する一致線１４＿１，１４＿２，…，
１４＿ｎに論理‘１’の一致信号が出力される。それ以
外の一致線１４＿１，１４＿２，…，１４＿ｎは論理
‘０’にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号はアドレ
スエンコーダ１６に入力され、このアドレスエンコーダ
１６からは、論理‘１’の信号が格納された一致フラグ
レジスタ（ここでは一致フラグレジスタ１５＿２と一致
フラグレジスタ１５＿３の２つのみとする）のうちの優
先度の最も高い一致フラグレジスタに対応するアドレス
信号が出力される。ここでは、添字が若いほど優先順位
が高いものとし、従ってここでは一致フラグレジスタ１
５＿２に対応するメモリアドレスが出力される。このア
ドレスエンコーダ１６から出力されたアドレス信号ＡＤ
は、必要に応じてデコーダ１７に入力される。デコーダ
１７ではこの入力されたアドレス信号ＡＤをデコードし
て各ワードメモリ１１＿１，１１＿２，…，１１＿ｎの
それぞれに対応して備えられたワード線１８＿１，１８
＿２，…，１８＿ｎのうちの入力されたアドレス信号Ａ
Ｄに対応するいずれか１本のワード線（ここではワード
線１８＿２）にアクセス信号を出力する。これによりア
クセス信号の出力されたワード線１８＿２に対応するワ
ードメモリ１１＿２に記憶されているデータが出力レジ
スタ１９に読み出される。

【０００５】次に、一致フラグレジスタ１５＿２に格納
された信号を‘０’に変更することにより、今度は一致
フラグレジスタ１５＿３に対応するワードメモリ１１＿
３のアドレスを得ることができる。図８は、従来の連想
メモリの機能ブロック図である。この連想メモリには、
ファンクションデータＦＵＮ＿ＤＡＴＡと参照データＲ
ＥＦ＿ＤＡＴＡが入力される。ファンクションデータＦ
ＵＮ＿ＤＡＴＡはこの連想メモリの機能を定義するデー
タであり、例えばファンクションデータＦＵＮ＿ＤＡＴ
Ａが‘０１’のときは、同時に入力された参照データＲ
ＥＦ＿ＤＡＴＡはマスクデータであることを意味し、そ
のデータがマスクデータレジスタに格納される。また例
えばファンクションデータＦＵＮ＿ＤＡＴＡが‘１０’
のときは、同時に入力された参照データＲＥＦ＿ＤＡＴ
Ａを用いた検索が行われ、入力された参照データＲＥＦ
＿ＤＡＴＡは、マスクデータレジスタに格納されたマス
クデータによるマスクがかけられた後、データ線駆動回
路を経由して、各ワードメモリに供給される。ワードメ
モリに格納されたデータが入力されたデータと一致した
ときは、対応する一致フラグレジスタに論理‘１’の一
致信号が格納される。

【０００６】このように、連想メモリ１０は、参照デー
タの全部もしくは所定の一部のデータを用いて多数のワ
ードメモリ１１＿１，１１＿２，…，１１＿ｎに記憶さ
れた内容（データ）を検索し、一致するデータを有する
ワードメモリのアドレスを得、必要に応じてそのワード
メモリに記憶されたデータ全体を読み出すことができる
ように構成されたメモリである。

【０００７】

【発明が解決しようとする課題】近年、上記のような連
想メモリにおいて、検索動作等が多様化してきており、
例えば、上述したマスクデータ、すなわち検索時に入力
された参照データについて１ビット毎に検索対象とする
かしかないかを定めるデータや、ＡＮＤ検索データ、即
ち前回の検索で一致が検出され、かつ今回の検索でも一
致が検出されたことをもって一致が検出されたこととす
るか、あるいは前回の検索での一致、不一致にかかわら
ず、今回の検索で一致が検出されたことをもって、一致
が検出されたこととするかを定めるデータ等、いわゆる
検索補助データを用いることができるよう構成されてい
る。また、多様化の１つとして、連想メモリを用いて検
索を行なう場合に、このような検索補助データを順次変
更しながら連続した複数回からなる一連の検索を行なう
ことにより、検索の目的を達成するように構成される場
合があるが、このような複数回からなる一連の検索を図
８を参照して説明したように構成された連想メモリを用
いて行なうには、マスクデータやＡＮＤ検索データ（図
８の例ではマスクデータのみ）を順次書き換えながら検
索を行なう必要があり、検索の手順が煩雑であり、その
分一連の検索を行なう間の検索速度が低下してしまうと
いう問題がある。

【０００８】本発明は、上記事情に鑑み、順次異なる補
助データを用いて複数回からなる一連の検索を行なう場
合の検索の手順の簡単化が図られた連想メモリを提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、複数の各メモリワードそれぞれに各
格納データを記憶しておき、参照データが入力され、入
力された参照データを用いて、所定の格納データが記憶
されたメモリワードの検索を行なう連想メモリにおい
て、 （１）一連の検索を構成する複数回の各検索それぞれに
順次用いられる、入力された参照データと結合すること
により各格納データと比較される検索データを生成する
ための複数の検索補助データを格納する検索補助データ
格納回路 （２）一連の検索の間、各検索毎に、前記検索補助デー
タ格納回路に格納された前記複数の検索補助データの中
から今回の検索に用いられる検索補助データを指定する
検索補助データ指定回路 （３）一連の検索の間、各検索毎に、入力された参照デ
ータと、上記検索補助データ指定回路により指定された
検索補助データとを結合することにより、各格納データ
と比較される検索データを生成する検索データ生成回路 （４）上記検索補助データ指定回路により、一連の検索
のうち最終の検索時にその最終の検索に用いられる検索
補助データが指定された後、次の検索時には一連の検索
のうちの先頭の検索に用いられる検索補助データが指定
されるように、上記検索補助データ指定回路をリセット
するリセット回路 を備えたことを特徴とする。

【００１０】ここで、上記本発明の連想メモリにおい
て、上記検索補助データ指定回路が、一連の検索の間の
検索の回数をカウントするカウンタを備え、そのカウン
タのカウント値によって、検索補助データ格納回路に格
納された検索補助データの格納アドレスを指定するもの
であって、上記リセット回路が、カウント値と所定値と
を比較する比較回路を備え、その比較回路によりカウン
ト値が所定値に達したことが判定された場合に、カウン
タをリセットするものであってもよく、あるいは、上記
検索補助データ格納回路が、複数の検索補助データとと
もに、それら複数の検索補助データそれぞれに対応し
て、対応する検索補助データが一連の検索のうちの最終
の検索に用いられる検索補助データであるか否かを示す
フラグを格納するものであって、上記リセット回路が、
そのフラグに基づいて検索補助データ指定回路をリセッ
トするものであってもよい。

【００１１】また、上記本発明の連想メモリにおいて、
複数の検索補助データとともに、それら複数の検索補助
データのうちの少なくとも１つの検索補助データに対応
して、その検索補助データの繰り返し使用を指示する繰
り返し使用指示データを格納しておくものであって、上
記検索補助データ指定手段が、その繰り返し使用指示デ
ータに基づいて、その繰り返し使用指示データに対応す
る検索補助データを、一連の検索の間に複数回指定する
ものであってもよい。

【００１２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の連想メモリの第１の実施形
態の機能ブロック図、図２はそのタイミングチャートで
ある。検索指示信号ＳＲＣＨ_ はパルス列信号として与
えられ、ここには、その連想メモリにはその検索指示信
号ＳＲＣＨ_ のパルス数をカウントするカウンタ１１１
が備えられている。また、ここには、ＡＮＤ検索データ
とマスクデータとの２種類の検索補助データをそれぞれ
複数ずつ書込み自在に格納しておく２種類の検索補助デ
ータレジスタ、すなわち、ＡＮＤ検索データレジスタ１
１２およびマスクデータレジスタ１１３が備えられてい
る。前述したように、ＡＮＤ検索データとは、前回の検
索で一致が検出され、かつ今回の検索でも一致が検出さ
れたことをもって‘一致’とするか、もしくは、前回の
検索で一致が検出されたか否かは問わずに、今回の検索
で一致が検出されたことをもって‘一致’とするかを定
めるデータであり、各ＡＮＤ検索データは‘１’又は
‘０’の１ビットで表現される。また、マスクデータと
は、入力された検索データのうちのどのビット部分を検
索用のデータとして用い、どのビット部分は検索から除
外する（この検索から除外することを、「マスクをかけ
る」と称する）かを定めるデータであって、各マスクデ
ータは１ワード分のビット長を有し、例えば、ＭＳＢ側
から順に‘１，１，…，１，０，０，…，０’のビット
配列の場合、検索データの、ＭＳＢ側から‘１，１，
…，１’の部分を検索に用い、‘０，０，…，０’の部
分にはマスクがかけられる。マスクがかけられるという
のは、各ワードメモリ１１＿１，１１＿２，…，１１＿
ｎ（図７参照）を有する連想メモリアレイ１１に格納さ
れた各格納データの、その‘０，０，…，０’に対応す
るビット部分がどのようなビットパターンであっても、
その‘０，０，…，０’に対応するビット部分に関して
は常に一致したものとみなされ、ＭＳＢ側の‘１，１，
…，１’の部分のみの比較により一致、不一致が判定さ
れることを意味する。

【００１３】さらに、図１に示す連想メモリには、入力
された参照データの各ビットのうち、マスクデータレジ
スタ１１３から読み出されたマスクデータによって指定
される特定のビットにマスクをかけるデータ処理部１１
４が備えられており、データ処理部１１４でマスクのか
けられた後の検索データと、検索の開始を指示する検索
指示信号ＳＲＣＨ_ が、多数のワードメモリ１１＿１，
１１＿２，…，１１＿ｎ（図７参照）を有する連想メモ
リアレイ１１に入力されて検索が行なわれる。

【００１４】さらに、図１に示す連想メモリには、一連
の検索を構成する複数回の検索のうちの最終検索の番号
である’最終番号’を格納する最終番号格納レジスタ１
１５、その最終番号格納レジスタ１１５に格納された最
終番号とカウンタ１１１のカウント値とを比較する比較
回路１１６、その比較回路１１６の出力を一時記憶する
フリップフロップ１１７、およびカウンタ１１１をリセ
ットするタイミングを生成するゲート回路１１８が備え
られている。

【００１５】最終番号格納レジスタ１１５、および２つ
の検索補助データレジスタ（ＡＮＤ検索データ１１２と
マスクデータレジスタ１１３）に、それぞれ最終番号、
検索補助データを格納するためのアクセスは、検索が開
始される以前に行われる。ここでは、既に、図１に示す
ように、ＡＮＤ検索データレジスタ１１２に、複数のＡ
ＮＤ検索データＡＮＤＤＡＴ（０），ＡＮＤＤＡＴ
（１），…，ＡＮＤＤＡＴ（ｍ）がこの順に格納され、
マスクデータレジスタ１１３には、複数のマスクデータ
ＭＡＳＫＤＡＴ（１），ＭＡＳＫＤＡＴ（２），…，Ｍ
ＡＳＫＤＡＴ（ｍ）が格納されており、最終番号格納レ
ジスタ１１５には、一連の検索シーケンスを構成する複
数回の検索の最終番号（ここではｍ、但し、ｍ≦ｎ。図
２に示すタイミングチャートではｍ＝２）が格納されて
いるものとする。

【００１６】図１に示す連想メモリには、複数の参照デ
ータが順次入力されると共に、各参照データが入力され
る毎に、検索指示信号ＳＲＣＨ_ がパルス信号として入
力される。先ず最初の参照データが入力されると、その
最初の参照データはデータ処理部１１４に入力され、ま
たこれとともにカウンタ１１１のカウント値（ここでは
初期値’０’にあるものとする）をアドレスとして、Ａ
ＮＤ検索データレジスタ１１２の先頭に格納されている
ＡＮＤ検索データＡＮＤＤＡＴ（０）とマスクデータレ
ジスタ１１３の先頭に格納されているマスクデータＭＡ
ＳＫＤＡＴ（０）が読み出され、ＡＮＤ検索データＡＮ
ＤＤＡＴ（０）は連想メモリアレイ１１に入力され、マ
スクデータＭＡＳＫＤＡＴ（０）はデータ処理部１１４
に入力される、データ処理部１１４では入力された最初
の参照データにマスクデータＭＡＳＫＤＡＴ（０）によ
るマスクがかけられて検索データが生成され、その検索
データが連想メモリアレイ１１に入力される。連想メモ
リアレイ１１では検索指示信号ＳＲＣＨ_ の入力を受け
て参照データにマスクのかけられた検索データに基づい
た検索が行われ、ＡＮＤ検索データＡＮＤＤＡＴ（０）
に基づいた一致出力がなされる。ただし、今回は一連の
検索のうちの初回の検索であるため、直前の検索では必
ず一致があったものとみなされる処理がなされ、ＡＮＤ
検索データＡＮＤＤＡＴ（０）の如何に拘らず、今回の
初回の検索で一致が検出された場合、その一致が検出さ
れたことのみをもって一致が出力される。

【００１７】また、カウンタ１１１は、検索指示信号Ｓ
ＲＣＨ_ をカウントすることによりそのカウント値がイ
ンクリメントされ（ここではカウント値が’０’から’
１’にカウントアップされ）、カウンタ１１１のカウン
ト値は、今度はＡＮＤ検索データレジスタ１１２および
マスクデータレジスタ１１３の次のアドレスを指し示
す。

【００１８】この連想メモリに次の参照データが入力さ
れると、上述と同様に、その入力された参照データは、
データ処理部１１４に入力され、ＡＮＤ検索データレジ
スタ１１２及びマスクデータレジスタ１１３からは２番
目に格納されたＡＮＤ検索データＡＮＤＤＡＴ（１）お
よびマスクデータＭＡＳＫＤＡＴ（１）が出力されてそ
れぞれ連想メモリアレイ１１およびデータ処理部１１４
に入力され、連想メモリアレイ１１では、さらに検索指
示信号ＳＲＣＨ_ の入力を受けて検索が行われる。

【００１９】以上を繰り返し、ＡＮＤ検索データレジス
タ１１２およびマスクデータレジスタ１１３に格納され
たＡＮＤ検索データＡＮＤＤＡＴ（ｍ）およびマスクデ
ータＭＡＳＫＤＡＴ（ｍ）を用いた検索が行われ、カウ
ンタ１１１のカウント値がｍ（ｍ≦ｎ）にまでカウント
アップされると、比較回路１１６の出力が’Ｈ’レベル
になり、その’Ｈ’レベルの信号が次の検索指示信号Ｓ
ＲＣＨ_ 等がアサート（’Ｌ’レベル）されるタイミン
グでフリップフロップ１１７に取り込まれ、検索指示信
号ＳＲＣＨ_ の次の立上りのタイミングでリセット信号
ＲＳＴ_ がアサートされてカウンタ１１１のカウント値
が初期値’０’に戻る。したがって、次の検索では、Ａ
ＮＤ検索データレジスタ１１２およびマスクレジスタ１
１３の先頭に格納されたＡＮＤ検索データＡＮＤＤＡＴ
（０）、マスクデータＭＡＳＫＤＡＴ（０）を用いた検
索、すなわち、次の一連の検索シーケンスを構成する初
回の検索が行われる。

【００２０】このように、図１に示す連想メモリ１００
では、一連の動作シーケンスを規定する検索補助データ
（ＡＮＤ検索データとマスクデータ）をあらかじめ格納
しておくことによって、検索の実行にあたってはその格
納された一連の動作シーケンスに従って検索が実行され
るため、検索にあたっては、検索指示信号ＳＲＣＨ_
と、これに同期した参照データを順次入力すればよく、
単純なハードウェア構成で、複雑な検索を容易にかつ高
速に行なうことができる。

【００２１】また、図１に示す連想メモリでは、一連の
検索シーケンスが終了するとカウンタ１１１が自動的に
リセットされて初期値’０’に戻るため、外部からいち
いちリセットの指示をすることなく’一連の検索’を何
回も繰り返すことができ、この点も、容易かつ高速な検
索に寄与している。図３は、本発明の連想メモリの第２
の実施形態の機能ブロック図、図４はそのタイミングチ
ャートである。この実施形態でも、一連の検索シーケン
スの最終番号はｍ、図４のタイミングチャートはｍ＝２
として示されている。

【００２２】この実施形態においては、カウント値をイ
ンクリメントする（論理’０’）かインクリメントを停
止する（論理’１’）かを切り換えるカウンタインクリ
メント制御端子１２２ａを有することを除き、図１に示
すカウンタ１１１と同様のカウンタ１２２が備えられて
いる。またこの実施形態には、カウンタ１２２のカウン
ト値により指定されるものとして、繰り返し定義フラグ
１２１、シーケンス終了フラグ１２０、ＡＮＤ検索デー
タレジスタ１１２、およびマスクデータアドレスレジス
タ１１９が備えられている。また、この実施形態には、
マスクデータレジスタ１３３が備えられているが、この
マスクのデータレジスタ１３３は、直接的にはカウンタ
１２２のカウント値では指し示されない。詳細は後述す
る。

【００２３】繰り返し定義フラグ１２１は、カウンタ１
２２のカウント値がそのステップを指し示したときに、
そのステップをあと１回（合計２回）繰り返すか（論
理’０’）１回のみで次のステップへ進むか（論理’
１’）を指定するフラグであり、論理’０’のときはカ
ウンタ１２２のカウント値のインクリメントが１回停止
される。

【００２４】また、シーケンス終了フラグ１２０は、一
連の検索シーケンスの途中であるか（論理’０’）ある
いは検索シーケンスの最終ステップであるか（論理’
１’）を定めるフラグであり、このフラグが論理’１’
のステップ（最終のステップ）に達するとカウンタ１２
２のカウント値が初期値’０’にリセットされる。ＡＮ
Ｄ検索データレジスタ１１２は、図１に示す実施形態に
おけるＡＮＤ検索データレジスタと同様であり重複説明
は省略する。マスクデータアドレスレジスタ１１９は、
マスクデータレジスタ１３３に格納されたマスクデータ
の格納アドレスを格納しておくものであり、例えばマス
クデータアドレスレジスタ１１９の先頭に格納されたマ
スクデータアドレスＭＤ（０）が指し示されると、マス
クデータレジスタ１１３中の、マスクデータアドレスＭ
Ｄ（０）に格納されたマスクデータＭＡＳＫＤＡＴＡ
（０）が読出されてデータ処理部１１４に入力される。

【００２５】この図３に示す実施形態においても図１に
示す実施形態と同様のシーケンスに従って一連の検索が
行われるが、カウンタ１２２のカウント値が繰り返し定
義フラグ１２１の論理’１’のステップに達すると、図
４のカウンタ値’１’の部分に示すように、次の検索指
示信号ＳＲＣＨ_ の立下がりのタイミングで第１のフリ
ップフロップ（ＦＦ１）１２３が論理’１’となってカ
ウンタ１２２のカウント値のインクリメントが禁止され
る。従って、検索指示信号ＳＲＣＨ_ の次の立上りでは
カウンタ１２２はインクリメントされない。その立上り
では、第２のフリップフロップ（ＦＦ２）が論理’１’
に変化し、検索指示信号ＳＲＣＨ_ の次の立下がりのタ
イミングでゲート回路１２７からリセット信号が出力さ
れて第１のフリップフロップ（ＦＦ１）１２３がリセッ
トされ、検索指示信号ＳＲＣＨ_の次の立上りで第２の
フリップフロップ（ＦＦ２）がリセットされる。

【００２６】また、カウンタ１２２のカウント値が、シ
ーケンス終了フラグ１２０が論理’１’のステップに達
すると、検索指示信号ＳＲＣＨ_ の次の立下がりのタイ
ミングで第３のフリップフロップ（ＦＦ３）１２５にそ
の論理’１’が取り込まれ、第１のフリップフロップ
（ＦＦ１）１２３の出力が論理’０’にあることを条件
に、検索指示信号ＳＲＣＨ_ の次の立上りのタイミング
でゲート回路１２６からカウンタリセット信号ＲＳＴ_
が出力されてカウンタ１２２が初期値’０’にリセット
される。

【００２７】この第２の実施形態においては、マスクデ
ータアドレスレジスタ１１９を備えたため、検索シーケ
ンスの変更にあたっては、マスクデータレジスタ１３３
の内容（マスクデータ）を最初から書き換える必要はな
く、マスクデータアドレスレジスタ１１９の内容（マス
クデータアドレス）のみを書き換えればよく、その書き
換えが容易となる。また、この第２の実施形態において
は、繰り返し定義フラグ１２１を備えたため、同一内容
のステップを２つ並べる必要がなく、この点も検索シー
ケンスの書込み、書き換えの容易さに寄与する。さらに
シーケンス終了フラグ１２０を備えたため、シーケンス
の書込み、書き換えと同時にシーケンスの最終ステップ
が定義され、図１に示す実施形態のようにシーケンスの
書込み、書き換えとは別に最終番号格納レジスタ１１５
にシーケンスの最終番号を格納するという手順が不要と
なり、この点も、シーケンス全体の定義の容易さに寄与
する。

【００２８】図５は、本発明の連想メモリの第３の実施
形態の機能ブロック図、図６はそのタイミングチャート
である。この実施形態における、図３に示す第２の実施
形態との主な相違点は、図３に示す第２の実施形態にお
ける繰り返し定義フラグ１２１に代わり、繰り返し定義
レジスタ１３４が備えられていることである。すなわ
ち、この実施形態では、検索シーケンスの１つのステッ
プを、２回に限らず、その繰り返し定義レジスタ１３４
のそのステップの欄に格納した数プラス１回繰り返され
る。

【００２９】すなわち、例えば、カウンタ１２２のカウ
ント値がｎとなって、図５に示す検索シーケンスの最終
ステップを指し示すと、第１のフリップフロップ（ＦＦ
１）１２３が’０’にリセットされていることを条件
に、検索指示信号ＳＲＣＨ_ の立上りで、繰り返し定義
レジスタ１３４の、最終ステップの欄に格納された値’
２’がデクリメントカウンタ１２８にロードされ、ゲー
ト回路１２９の出力が論理’１’となり、カウンタ１２
２のカウント値ｎの変更が禁止され、そのカウント値ｎ
は検索シーケンスの最終ステップを指し示し続ける状態
となる。

【００３０】このゲート回路１２９の出力’１’は検索
指示信号ＳＲＣＨ_ の次の立下がりのタイミングで第１
のフリップフロップ（ＦＦ１）に入力され、ゲート回路
１３１が閉じて、デクリメントカウンタ１２８は、検索
指示信号ＳＲＣＨ_ の立上りの度にカウントダウンし、
そのカウント値が’０’にまでカウントダウンされる
と、今度はゲート１２９の出力が’０’に戻り、カウン
タ１２２のカウント値の変更が解除される。この解除に
伴い、検索シーケンスの最終ステップでないときは、そ
の後カウント値のカウントアップが行われるが、ここで
は検索シーケンスの最終ステップであるため、ゲート回
路１２６からリセット信号ＲＳＴ_ がカウンタ１２２に
入力され、カウンタ１２２が初期値’０’にリセットさ
れる。また、デクリメントカウンタ１２８のカウント値
が’０’にまでデクリメントされたあとの次の、検索指
示信号ＳＲＣＨ_ の立上りで第１のフリップフロップＦ
Ｆ１が’０’にリセットされ、検索指示信号ＳＲＣＨ_
の次の立上りのタイミングでゲート回路１３１が開き、
デクリメントカウンタ１２８にロード信号ＬＯＡＤが入
力される。

【００３１】この図５に示す実施形態では、検索シーケ
ンスの各ステップを、２回に限らず何回も繰り返すこと
ができ、より汎用性の高いシステムが構築されている。

【００３２】

【発明の効果】以上説明したように、本発明の連想メモ
リによれば、順次異なる検索補助データを用いる複数の
ステップからなる一連の検索シーケンスを実行する場合
の検索手順の簡単化、検索の高速化が図られる。特に本
発明によれば、一連の検索シーケンスが最終まで進んだ
ことを検知して自動的にその検索シーケンスの先頭に戻
すリセット回路を備えたため、外部からわざわざリセッ
トを指示する必要がなく、この点も検索手順の簡単化、
検索の高速化に寄与している。

【図面の簡単な説明】

【図１】本発明の連想メモリの第１の実施形態の機能ブ
ロック図である。

【図２】本発明の連想メモリの第１の実施形態のタイミ
ングチャートである。

【図３】本発明の連想メモリの第２の実施形態の機能ブ
ロック図である。

【図４】本発明の連想メモリの第２の実施形態のタイミ
ングチャートである。

【図５】本発明の連想メモリの第３の実施形態の機能ブ
ロック図である。

【図６】本発明の連想メモリの第３の実施形態のタイミ
ングチャートである。

【図７】従来の連想メモリの一例を表わした回路ブロッ
ク図である。

【図８】従来の連想メモリの機能ブロック図である。

【符号の説明】

１１ ワードメモリ １１１，１２２ カウンタ １１２ ＡＮＤ検索データレジスタ １１３ マスクデータレジスタ １１４ データ処理部 １１５ 最終番号格納レジスタ １１６ 比較回路 １１７ フリップフロップ １１８ ゲート回路 １１９ マスクデータアドレスレジスタ １２０ シーケンス終了フラグ １２１ 繰り返し定義フラグ １２８ デクリメントカウンタ １３３ データレジスタ １３４ 繰り返し定義レジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−312091（ＪＰ，Ａ) 特開 平７−226089（ＪＰ，Ａ) 特開 平７−65585（ＪＰ，Ａ) 特開 平６−131393（ＪＰ，Ａ) 特開 平５−258579（ＪＰ，Ａ) 特開 昭61−177700（ＪＰ，Ａ) 特公 昭48−16010（ＪＰ，Ｂ１) 欧州特許出願公開635842（ＥＰ，Ａ ２) ＨＡＭＡＭＯＴＯ Ｔ，ＹＡＭＡＧＡ ＴＡ Ｔ ｅｔ ａｌ．”Ａ Ｆｌｅｘ ｉｂｌｅ Ｓｅａｒｃｈ Ｍａｎａｇｉ ｎｇ Ｃｉｒｃｕｉｔｒｙ ｆｏｒ Ｈ ｉｇｈ−Ｄｅｎｓｉｔｙ Ｄｙｎａｍｉ ｃ ＣＡＭｓ．”ＩＥＩＣＥ Ｔｒａｎ ｓ Ｅｌｅｃｔｒｏｎ Ｖｏｌ．Ｅ77− Ｃ，Ｎｏ．８（平成６年８月25日），ｐ ｐ．1377−1384 Ｊ．Ｈ．Ｍｏｍｍｅｎｓ ａｎｄ Ｍ．Ａ．Ｗｅｓｌｅｙ，”ＭＡＳＫＩＮ Ｇ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＣＯ ＮＴＲＯＬ ＯＦ ＡＮ ＡＳＳＯＣＩ ＡＴＩＶＥ ＰＡＲＡＬＬＥＬ ＰＲＯ ＣＥＳＳＯＲ”．ＩＢＭ Ｔｅｃｈｎｉ ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌ ｌｅｔｉｎ Ｖｏｌ．14，Ｎｏ．１（Ｊ ｕｎｅ 1971），ｐｐ．125−127 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/30 409 G11C 15/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の各メモリワードそれぞれに各格納
   データを記憶しておき、参照データが入力され、入力さ
   れた参照データを用いて、所定の格納データが記憶され
   たメモリワードの検索を行なう連想メモリにおいて、 一連の検索を構成する複数回の各検索それぞれに順次用
   いられる、入力された参照データと結合することにより
   各格納データと比較される検索データを生成するための
   複数の検索補助データを格納する検索補助データ格納回
   路と、 一連の検索の間、各検索毎に、前記検索補助データ格納
   回路に格納された前記複数の検索補助データの中から今
   回の検索に用いられる検索補助データを指定する検索補
   助データ指定回路と、 一連の検索の間、各検索毎に、入力された参照データ
   と、前記検索補助データ指定回路により指定された検索
   補助データとを結合することにより、各格納データと比
   較される検索データを生成する検索データ生成回路と、 前記検索補助データ指定回路により、一連の検索のうち
   最終の検索時に該最終の検索に用いられる検索補助デー
   タが指定された後、次の検索時には一連の検索のうちの
   先頭の検索に用いられる検索補助データが指定されるよ
   うに、前記検索補助データ指定回路をリセットするリセ
   ット回路とを備えたことを特徴とする連想メモリ。
2. 【請求項２】 前記検索補助データ指定回路が、一連の
   検索の間の検索の回数をカウントするカウンタを備え、
   該カウンタのカウント値によって前記検索補助データ格
   納回路に格納された検索補助データの格納アドレスを指
   定するものであって、 前記リセット回路が、前記カウント値と所定値とを比較
   する比較回路を備え、該比較回路により前記カウント値
   が所定値に達したことが判定された場合に前記カウンタ
   をリセットするものであることを特徴とする請求項１記
   載の連想メモリ。
3. 【請求項３】 前記検索補助データ格納回路が、前記複
   数の検索補助データとともに、これら複数の検索補助デ
   ータそれぞれに対応して、対応する検索補助データが一
   連の検索のうちの最終の検索に用いられる検索補助デー
   タであるか否かを示すフラグを格納するものであって、 前記リセット回路が、該フラグに基づいて前記検索補助
   データ指定回路をリセットするものであることを特徴と
   する請求項１記載の連想メモリ。
4. 【請求項４】 前記検索補助データ格納回路が、前記複
   数の検索補助データとともに、これら複数の検索補助デ
   ータのうちの少なくとも１つの検索補助データに対応し
   て、該検索補助データの繰り返し使用を指示する繰り返
   し使用指示データを格納しておくものであって、 前記検索補助データ指定手段が、前記繰り返し使用指示
   データに基づいて、該繰り返し使用指示データに対応す
   る検索補助データを、一連の検索の間に複数回指定する
   ものであることを特徴とする請求項１から３のうちのい
   ずれか１項記載の連想メモリ。