JPH11126486A - 連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け - Google Patents

連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け

Info

Publication number
JPH11126486A
JPH11126486A JP10245212A JP24521298A JPH11126486A JP H11126486 A JPH11126486 A JP H11126486A JP 10245212 A JP10245212 A JP 10245212A JP 24521298 A JP24521298 A JP 24521298A JP H11126486 A JPH11126486 A JP H11126486A
Authority
JP
Japan
Prior art keywords
signal
match
cam
bit
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10245212A
Other languages
English (en)
Inventor
Ii Airell R Clark
エイレル・アール・クラーク・ザ・セカンド
Brian R Jung
ブライアン・アール・ジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH11126486A publication Critical patent/JPH11126486A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3084—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】 【課題】 2つ以上の一致が生じる可能性のあるCAM検索
における競合を解決し、集積回路の製作フ゜ロセスの改善を
必要とすることなくCAM検索サイクルの速度を改善する、CAM
システムを提供すること。 【解決手段】 連想記憶装置(CAM)アレイのためのエンコート゛さ
れた一致信号(115,401)及び一致アト゛レス信号(117,403,40
5)の優先順位付けを行う方法及び装置。各CAMコアは(1051
〜N)は出力エンコータ゛(1111〜N)を備えており、該出力エンコータ
゛(1111〜N)は、一致信号(1151〜N)を提供し、また一致
が判定された場合に対象となるテ゛ータのCAM中の位置を示
す一致アト゛レス信号(1171〜N)を提供する。優先エンコータ゛の出
力信号がエンコート゛され(113)、最終一致信号(401)及びテ゛ータ
を有するCAMコアからの最高優先順位の一致アト゛レスのみに対
する最終一致アト゛レス(403,405)が提供され、これにより、
複数のCAM一致のうちの何れを選択すべきかを判定する
ことに関する問題が解決される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、ディジタル
データの符号化に関し、特に、２つ以上の一致が考え得
る検索ルーチンの結果となるシステムのための連想記憶
装置エンコーダにおける一致信号及び一致アドレス信号
の優先順位付けに関する。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）は、
最新技術により得られる最も一般的な形の集積回路メモ
リである。しかし、ＲＡＭデバイスは、連想データを処
理するシステムでの使用には適さないものである。例え
ば、ＲＡＭにアドレス指定する場合、データに逐次アク
セスする周知の方法は、パターン認識、データ圧縮、自
然言語認識、疎行列プロセス、及びデータベース問い合
わせを伴う、記憶情報を必要とするシステムには不十分
なものである。所望の記憶データの連想アドレスを知る
ことはできない。このタイプのデータの場合、所望のデ
ータの圧縮されたサブセットまたは全データセットを表
すコードを供給することによりメモリに問い合わせる方
がより効率的である。メモリは、これに応じて所望のデ
ータセットの有無を指示する。該指示は、一致信号と該
データセットに関するメモリバンク内における連想アド
レスとを発行することにより行われる。
【０００３】1980年代、曖昧で不連続なアドレス指定を
行う別のタイプのメモリデバイスが開発され、連想記憶
装置（「ＣＡＭ」）と呼ばれた。例えば、米国特許第3,
701,980号(Mundy)を参照されたい。基本的には、このタ
イプの連想データ検索の場合には、単一クロックサイク
ルでＣＡＭ全体を検索することが可能であり、これは、
ＲＡＭデバイスを利用する場合に必要とされる逐次検索
技術に比べて大きな利点を提供するものとなる。
【０００４】例えば、ＣＡＭにストリング辞書を記憶さ
せて、Lev−Zempel圧縮出力データ（以下「LZ」と称
す；該用語は一般にLZデータ圧縮技術に用いられるもの
である；「Compression of Individual Sequences Via
Variable-Rate Coding」,IEEE Transactions on Informa
tion Theory, 24(5): 530-536, September 1978を参照
されたい）の生成に該ストリング辞書を使用することが
可能である。ＣＡＭへの入力データ信号は、ＣＡＭ内で
検索中のデータのビットストリング表現から構成され
る。その出力は、データが見つかったか否かを示す信号
（即ち一致信号）であり、データが見つかった場合に
は、ＣＡＭ内の位置を示す信号（即ち一致アドレス信
号）が更に出力される。該一致情報及び一致アドレス情
報は、当業界で「一致エンコーダ(match encoder)」と
呼ばれるものにより得られる。別の例として、カラーハ
ードコピー印刷の場合、データベースをＣＡＭに記憶さ
せることが可能であり、この場合、データは、３刺激空
間値(tristimulus space value)（即ち、シアン、黄、
マゼンタ（CYM)）を構成するビットストリングから構成
される。Clark II等の米国特許第5,455,576号には、「A
pparatus and Methods for Lempel Ziv Data Compressi
on with Improved Management of Multiple Dictionari
es in Content Addressable Memory」について教示され
ている。
【０００５】
【発明が解決しようとする課題】ＣＡＭデバイスに関す
る問題は、ＲＡＭと比べた場合に個々のセル構造が比較
的複雑である点にある。例えば、米国特許第4,780,845
号(Threewitt）を参照されたい。このため、集積回路の
実体財産(real estate)が同じ場合には、ＣＡＭデバイ
スは、ＲＡＭデバイスの記憶密度、処理速度、または低
電力性能に対抗することができない。集積回路プロセス
の改良は、一般に両方のタイプのデバイスに等しく影響
を与えるので、相対的にＣＡＭアーキテクチャは性能の
ギャップをあまり狭めることができない。
【０００６】おそらく、ＣＡＭを通る最大のクリティカ
ルパスは、検索サイクル、即ち、ＣＡＭが所望のデータ
セットを備えているか否かを判定するための入力データ
信号またはコードがエンコーダの入力により受信されて
から一致または不一致の指示が出力されるまで、また一
致信号が生成される場合には一致アドレス信号が出力さ
れるまでの時間である。データの性質に従って、ＣＡＭ
コアメモリは、冗長情報を有する位置を含むことが可能
である。例えば、上記米国特許第5,455,576号を参照さ
れたい。したがって、検索の結果、２つ以上の一致アド
レスについて１つの一致が得られることになる。かかる
場合には、何れの一致アドレスを選択すべきかを判定す
る必要があり、本書ではこれを「優先順位付け」と称す
ることとする。
【０００７】
【課題を解決するための手段】本発明の基本的態様によ
れば、複数の出力ディジタルビット信号を有する電子装
置の冗長信号の優先順位付けを行う方法であって、該複
数の出力ディジタルビット信号が、互いに組み合わせら
れて、所定の信号内容を指定する複数のビットからなる
連結ディジタル信号を形成する、優先順位付け方法が提
供される。該方法は、前記複数の出力ディジタルビット
信号を複数組に分割し、その各組が連結ディジタル信号
の完全な信号内容を有するようにし、第１の関与するデ
ィジタルビット信号のみを連結し、及び前記組の各々に
おける後続の各ビット信号を阻止して、前記第１の関与
する連結ディジタルビット信号のみが出力されて前記所
定の信号内容を指定するようにする、という各ステップ
を含む。
【０００８】本発明のもう１つの基本態様によれば、メ
モリ出力の優先順位付けを行うための装置を備えた連想
記憶装置（ＣＡＭ）回路装置が得られる。複数のＣＡＭ
内には、各々、データビットを記憶するためのアドレス
指定可能なセル機構のセルアレイと、各セルに接続され
た一致信号ラインと、複数の一致アドレス信号ラインと
が含まれている。ＣＡＭの各々に接続されて各一致信号
及び各一致アドレス信号を該ＣＡＭから受信する複数の
回路機構が設けられており、該回路機構は、一致信号及
び一致アドレス信号に優先順位付けを施して、複数のＣ
ＡＭのうちの第１のＣＡＭからの第１の一致信号及び第
１の一致アドレス信号のみを該回路機構の出力に送出す
るようにする。更に、第１の一致信号及び第１の一致ア
ドレス信号を提供するバンク中のＣＡＭセルアレイを表
す第１の一致アドレス信号のビットを組み合わせて、一
致信号を提供したバンク中の前記アレイと該アレイ中の
アドレスとの両者を指示する一致アドレスF信号を出力
する機構も設けられる。
【０００９】本発明の更に別の基本態様によれば、優先
エンコーダ（または優先待ち行列）装置を備えた連想記
憶装置（ＣＡＭ）システムが提供される。該システム
は、各々がデータを記憶している複数のＣＡＭコアであ
って、その出力ビットラインに冗長一致信号及び一致ア
ドレス信号を出力することが可能な複数のＣＡＭコア
と、該複数のＣＡＭコアのうちの１つから各一致信号及
び一致アドレス信号を受信するように接続された複数の
優先エンコーダであって、前記複数のＣＡＭコアのうち
の１つの各出力ビットラインにそれぞれ接続されて一致
信号ビット及び一致アドレス信号ビットを受信する入力
信号バッファと、Ｎ2（Ｎ2＝各ＣＡＭコアから入力され
る一致アドレス信号の数）のセットに分割された複数の
優先エンコード回路手段であって、一致信号ビット及び
一致アドレス信号ビットをエンコードし、各セットにお
ける第１の活動状態の一致信号ビット及び第１の活動状
態の一致アドレス信号ビットに後続する一致信号ビット
及び一致アドレス信号ビットを阻止する、複数の優先エ
ンコード回路手段とを各々が備えている、複数の優先エ
ンコーダと、一致信号ビット、一致アドレス信号ビッ
ト、阻止された一致信号ビット、及び阻止された一致ア
ドレス信号ビットを受信して、第１の活動状態の一致信
号ビット及び第１の活動状態の一致アドレス信号ビット
だけが連結され、及び第１の一致出力信号及び第１の一
致アドレス出力信号のみが該システムから送出されるよ
うにする、アドレスエンコーダとを備えている。
【００１０】本発明の利点は、２つ以上の一致が生じる
可能性のあるＣＡＭ検索における競合が解決されること
にある。
【００１１】本発明の利点はまた、集積回路の製作プロ
セスの改良を必要とすることなくＣＡＭ検索サイクルの
速度が改善されることにある。
【００１２】本発明の他の目的、特徴、及び利点につい
ては、以下の説明及び図面を検討することにより明らか
となろう。なお、全図面にわたり、同様の符号は同様の
特徴を表すものである。
【００１３】
【発明の実施の形態】次に、本発明の特定の実際形態に
ついて詳細に言及することにする。以下は、本発明者が
現時点で本発明を実施するためのベストモードと考える
ものの例示である。代替実施態様についても適宜簡潔に
述べることにする。以下のセクション毎のサブタイトル
は便宜上付したものであり、後述する細部に対する制限
を表すことを意図したものではなく、また、かかる制限
を示唆するものでもない。
【００１４】一致信号及び一致アドレス信号の生成 ここで図１を参照する。同図において、標準バス101上
のデータ検索信号は、ドライバ103を介して検索エンジ
ン（例えば中央処理装置（図示せず））から供給され
る。該ドライバ103は、比較的キャパシタンスの高いＣ
ＡＭコアセルアーキテクチャを駆動するための当業界で
既知の標準的なバッファリングハードウェアから構成さ
れるものである。
【００１５】各ＣＡＭコア1051〜105Nは、当業者に既知
の標準的なトランジスタベースのセル回路及び検索回路
のアレイから構成される。該アレイの各セルは、それぞ
れ１ビットを記憶する。典型的な実施態様によれば、76
8ワード×19ビットのＣＡＭ全体について解説する。典
型的な実施態様の場合には、集積回路のレイアウト上の
制限により、N＝6になる（即ち、各々が128ワード×19
ビットからなる６つのＣＡＭコア1051〜1056が設けられ
ている）ものと仮定する。典型的な実施態様に対する本
発明の適用可能性を制限するための表現上の意図はな
く、また、かかる制限を示唆する意図もなく、本発明の
範囲は特許請求の範囲により規定されるものである。
【００１６】各ＣＡＭコア1051〜105Nに問い合わせを行
うために、データ検索信号が標準バス1071〜107Nを介し
て入力される。所定のアルゴリズムに関して実施する場
合には、ＣＡＭコア1051〜105Nのうちの２つ以上が一致
を生じる可能性があるが、該典型的な実施態様では、Ｃ
ＡＭコア1051〜105Nのうちの１つにおける１つのセルし
か対象となるデータセットを記憶していないものとす
る。このため、もしあるとしても、１つの一致X信号
と、それに対応する１つの第１一致アドレスXしか存在
しないことになる（複数の一致の優先順付けに関する実
施態様については図３及び図４に関連して後述する）。
【００１７】一般に、ＣＡＭコア出力のプリチャージを
行い、検索後の遷移が一致信号及び一致アドレス信号と
して認識されるようにすることは、既知のところであ
る。この例の場合、該出力が全て高レベルになるようプ
リチャージされる。各ＣＡＭコア1051〜105Nは、記憶さ
れている各データワード（即ち、典型的な実施態様の場
合には128ワード）につき１つのラインをそれぞれ有す
る出力バス1091〜109Nを備えている。どこかの位置で不
一致が生じると、その位置に関する出力ビットが低レベ
ルへとプルダウンされて不一致が示される。このため、
出力が高レベルに留まる場合には一致が示される。一致
が存在しない場合には、全ての出力が低レベルへとプル
ダウンされる。従って、各ＣＡＭコア1051〜105N毎に、
個々のバス1091〜109Nにおける128の出力により、セル
アレイにおける特定のアドレスが一致であるか不一致で
あるかが示される。６つのデバイスメモリバンクの各Ｃ
ＡＭコア出力毎の出力信号は、メモリの第１エンコーダ
1111〜111Nを使用して導出される。
【００１８】ここで、６つのＣＡＭコア1051〜1056の12
8の出力を（好適には１クロックサイクルで）最終的な
一致信号（即ち一致F信号及びデータ一致アドレスF信
号）にすることが必要になる。この場合、データ一致ア
ドレスFは、特定のＣＡＭコア105Xのアドレスであると
共にそのセルアレイのアドレス第１一致アドレスXであ
る。ここで、メモリバンクのＣＡＭコア1051〜105Nのう
ちの１つについて１つの一致指示しか存在しないものと
再び仮定すると、ＣＡＭコア11051〜ＣＡＭコアN105N、
一致F信号、及び適当なデータ一致アドレスFは、最終エ
ンコーダ113を使用して導出される。本出願人の米国特
許第5,373,290号の図５及び図５Ｂに、最終エンコーダ
が構成要素194の一部として示されている。該構成要素1
94において、６つのＣＡＭコアからなるアレイについて
の最終エンコーダ301は、６つのセクションを有してお
り、その各セクションは、該アレイの各ＣＡＭコア毎に
１つずつ指定されている。本出願の関連特許出願、即
ち、1996年6月17日にAirell R.Clark IIにより提出され
た米国特許出願第08／664,902号の図３Ａ,３Ｂ及び図４
Ａ,４Ｂを参照することも可能である。
【００１９】ここで、図２(a),(b)を参照する。図２(a)
は、標準的なＣＡＭエンコーダ201を示している。かか
るエンコーダ201は、本出願人の米国特許第5,373,290号
（Lempel等）の図５に構成要素194として示され、コラ
ム12から始めて解説されている（28行目以降参照）よう
な、ＣＡＭシステムに用いられる。エンコーダ201にお
いて、一致ライン203は、各ＣＡＭコア1051〜105Nにお
ける128のデータワードの各々に１つずつ、図２(c)に示
すように構成されたプルダウントランジスタ205を備え
ている。同様に、128のコア一致ライン2070000000（位
置ゼロ）〜2071111111（位置127）が、基本的に多重ワ
イヤードＯＲ構成で、最下位ビット（LSB）一致アドレ
スライン2091〜最上位ビット（MSB）一致アドレスライ
ン2097から一致ライン203へと多重化される（注：後述
するように、７つのビットは、図１の最終エンコーダ11
3からの10ビットアドレスの下位アドレスビットを形成
するものでもある）。従って、一致ライン203は、（図
２(a)において垂直方向にカウントして）128のプルダウ
ントランジスタ205を備えているが、一致アドレスライ
ン2091〜2097は、それぞれ64のプルダウントランジスタ
しか備えていない。
【００２０】図２(a)の標準的なＣＡＭエンコーダ201の
実施態様と図２(b)に示す本発明による第１エンコーダ2
01とを比較した場合、それらの相違点は、一致ライン20
3においてプルダウントランジスタ205がコア一致ライン
2070000000（位置ゼロ）〜2071111110（位置126）の1／
2についてしか設けられていない点にある。一致ライン2
03のプルダウントランジスタ205が存在しない位置につ
いては、一致アドレスライン2091〜2097の指定されたプ
ルダウントランジスタを用いて二重の役割を果たし、即
ち、スイッチングされた際に一致状態の表示も行う。
【００２１】例えば、図示のように１つおきの一致ライ
ン203がプルダウントランジスタ205を有しており、及び
検索対象となるデータが位置0000011にある場合、一致
ライン203のプルダウントランジスタ205を有さずビット
０を用いる位置が二重の役割を果たす。これは、ＣＡＭ
コアのうちの１つの位置しか一致しないからであり、競
合は生じないことになる。即ち、ＣＡＭコアが位置
0000011に一致アドレスをセットした場合、ビット０が
状態を変化させて一致を指示する。別の例として、最上
位一致アドレスビットが二重の役割のために使用される
場合には、上位64の一致ライン203しかプルダウントラ
ンジスタ205を必要としない。このため、このようにし
て真の一致が生じた場合に一致を指示するものとして一
致アドレスビットのうちの１つが使用される場合には、
一致ライン203上のプルダウントランジスタの数が64に
減少する。その結果、一致ライン203は一致アドレスラ
イン209と同じ速さになる。
【００２２】約6nsecの検索アクセス時間を有する商用
の実施形態では、約0.5nsecの改善が達成されることが
分かった。
【００２３】図１に示す本発明の実施態様は、各々がそ
れ自体の第１エンコーダ1111〜6を備えている６つのＣ
ＡＭコア1051〜6からなるバンクを用したものである、
という点を想起されたい。ここで、対象となるデータが
発見されたことを示しＣＰＵに戻される最終一致F信号
と、バス117X（X＝一致信号を生成したＣＡＭコア0〜
127位置）上の第１一致アドレスと６つのＣＡＭコア105
1〜6のうち一致信号を生成したＣＡＭコア105の指示と
の両方を指定するデータ一致アドレスFとを、両方とも
得るために、各第１エンコーダ一致出力バス1151〜6及
びそれに付随する第１一致アドレス出力バス1171〜6上
の出力信号一致1〜6の各々をエンコードすることが必要
になる。該機能は、最終エンコーダ113において、対象
となる全データが存在するＣＡＭコア105の位置につい
ての７つの第１一致アドレスビットに上位３つのアドレ
スビットを追加することにより、実施される。
【００２４】ここで図３,４及び図５,６を参照する。同
図では、該タスクを実施するための最終エンコーダ113
が設けられている。
【００２５】図３は、やはり本出願人の米国特許第5,37
3,290号の図５に構成要素194の一部として示された実施
態様を表している。構成要素194において、６つのＣＡ
Ｍコアからなるアレイについての最終エンコーダ301
は、６つのセクションを有しており、その各セクション
は、該アレイの各ＣＡＭコアに１つずつ指定されてい
る。前述のように、図１の各第１エンコーダ1111〜
Nは、一致1〜N信号のための出力ライン1151〜N及び第１
一致アドレス1〜N信号のための出力バス1171〜Nを有し
ている。比較のため図３,４及び図５,６の両者を参照
し、各セクションの一例としてＣＡＭコア6に関する図
１の最終エンコーダ113のセクションに注目すると、ラ
イン1156上の一致6信号は、個々の最終エンコーダ113の
入力サブセクション（即ちＣＡＭコア3031〜N）の各々
に適当な高レベル状態または低レベル状態の信号を提供
する。同様に、各第１一致アドレスの７ビットバス1171
〜Nは、各最終エンコーダ113の入力サブセクション（即
ちＣＡＭコア1〜N）に入力される。即ち、各ＣＡＭコア
Xは、その各々の第１エンコーダ111X出力が最終エンコ
ーダ113の個々のサブセクションに接続され、これによ
り、検索データ入力に基づき対象となるデータについて
の実際の一致F信号及びデータ一致アドレスF信号が得ら
れる。
【００２６】ここで、図７及び図８を参照する。同図に
は、最終エンコーダ113のサブセクションＣＡＭコア630
36に関する詳細が示されている。最終エンコーダ113
は、第１エンコーダXからの入力115、117と多重化され
る。第１エンコーダ6から一致6及び第１一致アドレス6
を受信した際に、最終エンコーダの入力サブセクション
ＣＡＭコア6により、最終一致ライン401上の一致F信号
と（データに関する拡張された10ビットアドレスであ
る）データ一致アドレスF信号との両方が提供されるよ
うに、一致信号プルダウントランジスタ501が設けられ
ている。この例では、データ一致アドレスは、データ一
致アドレスFの上位ビットライン4031〜3上に追加された
上位３ビットでＣＡＭコア6を指定し、データ一致アド
レスFの下位ビットライン4051〜7上の第１一致アドレス
6を通過させる（高レベル=１となる標準的な論理構成を
用いる必要がある場合には、全ての信号レベルの逆転、
即ち、高レベルから低レベル及び低レベルから高レベル
への逆転を伴なうことになる）。
【００２７】ここで、図３,４及び図５,６に戻る。各Ｃ
ＡＭコアXを比較すると、一致X信号を提供するために除
去された図２(b)の第１エンコーダ一致ライン207上のプ
ルダウントランジスタ205の1／2が、一致Fライン401上
の最終エンコーダ113に追加されて元通りになっている
ことが分かる。しかし、図２(b)、図５,６、及び図７,
８に示す本発明のクリティカルパスをなすこの構成によ
れば、相助作用的な態様で、図２(a)、図３,４の構成と
比較してサイクル時間が約10パーセント短縮されるとい
う改善が得られることが分かった。
【００２８】参考までにその全体が本明細書において援
用されている、同時係属出願第08／920395号（代理人整
理番号10970240-1）には、関連する本発明の思想による
ＣＡＭコアデバイス200及び優先エンコーダ611を備えた
自己タイミング管理(self-timed)システムが詳述されて
いる。関連する部分を本書で再度説明する。
【００２９】実施例によっては、１つの一致データセッ
トだけしか見つからないという仮定が当てはまらない場
合もある。未解決の競合及び論理的なエラーを防止する
ためには、優先順位付け、即ち、考え得る複数の一致デ
ータセットのうちの１つの選択を実施しなければならな
い。例えば、複数の圧縮辞書が用いられるデータ圧縮実
施を規範とする、２つ以上の一致及び一致アドレスが存
在する可能性のある状況のための優先順位エンコーダを
図１１に示す。同図では、特定の典型的な実施態様に関
して本発明を説明するために、構成要素8110〜811Nは構
成要素611と類似したものとなっている。
【００３０】概して言えば、（例えばＣＡＭコア1050〜
105Nに記憶されている１組のデータ圧縮辞書の）メモリ
出力は、決定性のもの(deterministic)であるため、２
つ以上のコア位置に所与の時間に検索されるデータを記
憶することが可能である。使用例として、２つの実際の
ＣＡＭデバイスが存在し、その一方がデータ圧縮ストリ
ング情報を保持し、他方が特定の辞書のステータスを示
すステータス情報（例えば、00＝先行辞書、01＝現在の
辞書、10＝待機辞書、11＝無効といったもの）を保持す
るものと仮定する。該ストリングＣＡＭと該ステータス
ＣＡＭとの間には一対一の関係がある。該ステータス情
報により、複数辞書のうち実際に情報を記憶しているの
がどれであるかが示される（例えば、米国特許第5,455,
576号の構成要素40,28を参照されたい）。こうしたシス
テムにおいて複数エントリが一致する可能性は、明白な
可能性である。
【００３１】図１１には、ＣＡＭコアデバイス200のＣ
ＡＭコア1050〜105Nが個別のデバイスとして示されてい
るが、当業者には明らかなように、一般には１つのメモ
リセルアレイが用いられ、本発明の目的のために細分さ
れている。この例の場合、N＝11であり、768の入力が各
々64からなる12のセグメントに分割されるものとする。
本発明は、検索されるデータを有する第１の位置を選択
するために一致信号及び10ビットの一致アドレス信号の
両方を提供する機能を果たす。当業者には明らかなよう
に、これは、本発明を説明するための設計上の便法であ
り、異なる実施に関する他の選択基準を生成するよう修
正を施すことが可能であり、例えば、1024エントリの場
合、N＝16と10ビットの一致アドレスを生成するための
回路要素の拡大とが必要になり、即ち、回路セクション
は、２の累乗（２n）(例えば２10＝1024）になる。
【００３２】以下、信号を表現する上での約束事とし
て、負論理の論理信号を表すために「N_」を使用し、優
先順位付けされた信号に「P_」を使用する。
【００３３】ＣＡＭコア105Nが、各々64ビットの出力バ
スライン8090〜809N（図１の構成要素109Xに類似するも
の）をセットしてデータ検索結果を出力し、バッファ評
価イネーブル信号がセットされて、優先エンコーディン
グが開始される。各ＣＡＭコアセクションは、その各バ
スライン8090〜63の64の一致ラインのうちの１つ以上
が、接続位置に一致が存在する場合に高レベルを示し、
該位置に一致が存在しない場合に低レベルを示す可能性
のあるものである。
【００３４】最終的な目標は、優先エンコーダ811X及び
アドレスエンコーダ813X（図１の構成要素111Xに類似す
るもの）を備えた優先順位付け回路によって、ＣＡＭコ
ア105nにおいてデータが見つかることになる第１の位置
に対してのみ一致及び一致アドレスが提供されるように
することである。一致信号は、EVALUATEBUF(バッファ評
価)信号に続いて時間的に比較的迅速に生じる（例え
ば、図９、図１０の波形及び■、及び図１１のライン
817上を参照し比較されたい）が、一致アドレス信号の
生成及び出力にはもっと長い時間を要する。下記のよう
に、エンコード機能を時分割することにより、一致アド
レスの６つの下位ビットが利用可能になり、また４つの
上位ビットが生成され、これにより、提供された一致ア
ドレスが、必要とされるデータを有するバンクの第１の
ＣＡＭコアにおける第１の位置のワードラインに対する
ものとなる。最終エンコーダ113´は、既述のようにし
て得ることが可能である。
【００３５】ここで図９を参照する。同図は、本発明に
よるＣＡＭコアデバイス200及びエンコーダ611デバイス
の望ましい実施態様を詳細に示すブロック図であり、本
発明のシステムアーキテクチャを示している。
【００３６】図１０は、該システムアーキテクチャにつ
いての信号のタイミングチャートを示している。特定の
実施例における実際のタイミングは変動し得るものであ
り、また実際の信号発生タイミングは、製作プロセス、
電圧、及び温度（ＰＶＴ）の変動に応じて変動するが、
相対的な信号生成タイミングは、全体を通じて説明され
る典型的な実施態様に関して示するように実質的に一定
である。
【００３７】ここで図９及び図１０を参照する。波形
に示すように、該システムは、15nsecのシステムクロッ
クサイクルを例示している。チップ論理出力が、t＝112
＋でクロック信号のアップエッジが生じるＣＡＭ検索要
求ASEARCH（波形）であると仮定する。次のＣＡＭコ
ア検索がイネーブルにされ、t＝112.5でCLOCK信号のダ
ウンエッジにおいてSEARCHN_1（波形）が発行され
る。更に、該システムが、ＣＡＭアレイの検索が約3.0n
secで実施されるように時間の管理が行われ、後述する
ようにSEARCHN_1が低レベルになるものと仮定する。ク
ロックサイクルの残り12nsecの間に、ＣＡＭ出力とt＝1
27.5で始まる次のシステムクロックサイクルの反復のた
めのセットアップとに備えて時間の配分を行わなければ
ならない。この場合に、本発明が存在しなければ、次の
プリチャージがトリガされる可能性がある。従って、ト
リガとしてクロック遷移しか存在しない場合には、ＣＡ
Ｍプリチャージは、各新たなサイクルの開始まで待機し
なければならないことになる。特定の実施例に関するＣ
ＡＭコアサイズ、システム速度、及びクロックサイクル
によっては、上述の態様でＣＡＭコアにプリチャージを
行うためのかかる配分に十分な時間がとれない可能性が
ある。しかし、ＣＡＭ検索時間を短縮し、及びＣＡＭコ
ア207の実際の検索が終了して即座にプリチャージを開
始することができれば、プリチャージをスケジューリン
グし実施するための一層長いプリチャージ時間が利用可
能となる。
【００３８】プリチャージ時間を長くする利点は、クロ
ックサイクル中に（即ち一致を指示するのに）ＣＡＭコ
アのセルゲートの１つの遷移しか必要としない場合に、
該セルを不平衡に、即ち、一方向で一層迅速に変化する
ように設計することができる、という点にある。例え
ば、十分なプリチャージ時間をスケジューリングするこ
とができれば、検索時に0.2nsecで高レベルから低レベ
ルになりプリチャージ時に2.0nsecで低レベルから高レ
ベルになるＮＡＮＤゲートを許容することが可能にな
る。平衡ゲートは、各方向に0.4nsecを要するが、ゲー
トを不平衡にすることにより該ゲートを通る速度が２倍
になる。プリチャージ時間を最長にすることにより、ゲ
ートにおける最大不平衡要素が許容され、これにより、
検索速度が最高になる。
【００３９】ここで図９及び図１０を再び参照する。CL
OCKが低レベルになると、SEARCHEN_1がt＝113.0で高レ
ベルになる。これにより、検索ドライバ609がイネーブ
ルになり、コアプリチャージ回路613,615がディセーブ
ルになり、NPRECHARGEが高レベルになる（Nで始まる信
号名は負論理を表している点に留意されたい）。ＣＡＭ
コアプリチャージ信号NPREML2（波形）は、t＝113.5
で高レベルになり、これによりコアプリチャージがオフ
になり、DUMM1（波形）がt＝114.0で低レベルにな
る。従って、検索信号は、ＣＡＭコア105を通り、t＝11
5〜でEVALUATEBUF1（波形）を高レベルに駆動するエ
ッジトリガ式セットリセットフリップフロップＤＦＦ２
617を阻止する。後述するＤＦＦ２617及びＤＦＦ３633
は、再初期化が必要になる場合には必ずシステム初期化
信号NRESETを受信し、該信号を受信した時点でそれぞれ
低レベルになり高レベルのクロックを行う。
【００４０】図６から明らかなように、EVALUATEBUF1は
また反転されてSRCHDFFRST1（波形）になり、フィー
ドバックされ、t＝115＋で検索イネーブルエッジトリガ
式セットリセットフリップフロップＤＦＦ１619をリセ
ットする。フリップフロップＤＦＦ１619のリセットに
より、t＝117.3でSEARCHEN_1が低レベルへと駆動され
て、検索ドライバ609がディセーブルになり、t＝118.0
でNPREML2（波形）が低レベルになると、プリチャー
ジ615及びコアプリチャージ回路要素613がイネーブルに
なる。コアプリチャージ信号NPREML2がＤＦＦ２617のリ
セットポートに供給され、t＝199＋でEVALUATEBUF1が低
レベルになる。従って、このＣＡＭ200システムの部分
は、その元の状態に戻されて、次のクロックサイクルの
開始に備えることになる。
【００４１】EVALUATEBUF1が高レベルになると、エンコ
ーダ信号（波形〜まる13）がトリガされる。SEARCHEN
_1及びEVALUATEBUF1が高レベルの間、即ちt＝113.0〜11
9＋の間、優先エンコーダセクション611は、ＣＡＭコア
105の検索結果に基づき一致信号及び一致アドレス信号
を生成する。EVALUATEBUF1が高レベルになると、優先エ
ンコーダ611に関するプリチャージ信号がオフになり、
ＣＡＭコア105からの一致信号SCTRMATCH（波形）が最
終優先エンコーダ621にちょうど送り込まれる時、NBANK
PRE（波形）がt≒115.5で高レベルになる（図１１の
構成要素113´も参照されたい）。更に、EVALUATEBUF1
が、バンクエンコーダ遅延手段623を駆動し、DUMMYENC
（波形まる10）は、バンク優先エンコーダ625が一致信
号（波形まる12）を生成して該信号を最終優先エンコー
ダ621に送るのに必要な時間量だけ待機し、次いで、最
終優先エンコーダ621のために最終エンコーダプリチャ
ージ手段627をオフにする。
【００４２】検索サイクルの終了後、SEARCHEN_1が低レ
ベルになると、NPREML2がt＝118.0〜119.0で低レベルに
なって、ＣＡＭコア107のセルのプリチャージが再開さ
れ、またＣＡＭコアからの一致出力ラインが低レベルに
され、優先エンコードプリチャージ手段620の信号NBANK
PREがt＝121.0〜122.0で低レベルになった際に、バンク
優先エンコーダ625のプリチャージが開始される。前述
のように、プリチャージ信号NBANKPREは、バンクエンコ
ーダ遅延手段623を介して供給され、バンク優先エンコ
ーダ625が最終優先エンコーダ621の駆動を停止するのと
ちょうど同時に、最終エンコードプリチャージ手段627
をオンにする。このプロセス時間中に、所望の出力一致
信号及び一致アドレス信号がＣＡＭコア105の出力ポー
トに生じる場合がある。これが生じる時点及びこれらの
ＣＡＭコア出力が有効な状態に留まる時間の長さは、検
索プロセス、電圧、及び温度によって決まるものであ
る。所望の動作は、t＝127.5で次のCLOCKのエッジの後
まで出力を保持することである。これは、最終優先エン
コーダ621の出力MADDRに出力ラッチ631を配置すること
により実施されるが（波形まる13のLATCHMOUT）、この
場合、出力ラッチ631は、t＝118＋でセットされ、t＝12
7.5におけるクロックサイクルのダウンエッジに続きt＝
128＋でラッチされたビットを解放する（FBMAT1、波形
まる11）。
【００４３】出力ラッチ631は、自己タイミング管理を
行うもの(self-timed)であり、即ち、エッジトリガ式セ
ットリセットフリップフロップＤＦＦ３633は、t＝116.
5〜117.5で一致信号が高レベルになることによりトリガ
されて（LATCHMOUT、波形まる13）、一致信号及び一致
アドレス信号がラッチされる。出力ラッチ631は、t＝12
7.5でCLOCKのダウンエッジによりリセットされるまで閉
じたままである。特定の検索で一致が生じなかった場合
には、ＣＡＭコア105が、一致のない検索サイクルの間
中、連続して所望の低レベル値を出力するため、出力ラ
ッチ631は閉じないことになる、という点に留意された
い。
【００４４】従って、メモリバンクエンコーダがデータ
を得ると、ＣＡＭコアはプリチャージを開始することが
可能になる。最終エンコーダがデータを得ると、バンク
エンコーダはプリチャージを開始することが可能にな
り、出力ラッチのうちの１つが閉じることが可能にな
り、これにより、最終エンコーダがプリチャージを開始
することが可能になる。逆に、バンクエンコーダは、Ｃ
ＡＭコアが送出すべき検索データを得るまでプリチャー
ジを停止しない。最終エンコーダは、バンクエンコーダ
が送出すべきデータを得るまでプリチャージを停止しな
い。出力ラッチは、最終エンコーダが送出すべきデータ
を得たときではなく、クロックサイクルのダウンエッジ
で開くようにセットされる。代替実施態様では機能を逆
にすることが可能である点に留意されたい。本発明は、
ＣＡＭコアのプリチャージ機能及びラッチされた出力一
致信号及び一致アドレス信号の自己タイミング管理を行
うＣＡＭ検索機能を提供するものとなる。最終エンコー
ディング(FINAL_ENCODING)113´は、既述のようにして
提供することが可能である。
【００４５】優先エンコード ここで、図１２のマップに示すように構成されることに
なる図１３ないし図２６を参照する。同図は、優先エン
コーダ8110〜N及びアドレスエンコーダ8130ーNを詳細に
示す回路図である。第１のステージ901は、当業界で周
知の入力バッファである。第２のステージ902は、１組
の優先エンコーダセル又はリーフ(leaf)903から構成さ
れ、N＝7の場合、８つに分割された64ビットのＣＡＭコ
ア出力809からの８ビット入力をそれぞれ有するPENC_LE
AF0〜7（9030〜7）から構成される。即ち、図１３〜図
２６に示す８つのPENC_LEAF回路からなる各組は、図１
１の優先エンコーダ8110〜81111のそれぞれに対応する
ものである。第３のステージ813は、図１１のアドレス
エンコーダ8130〜81311に対応するものである。
【００４６】各優先エンコーダ8110〜8116における８つ
１組の各PENC_LEAFN903N回路は、実質的に同一のもので
あり、優先エンコーダ8117が相違する理由は、この詳細
な説明の進行につれて明らかとなろう。各PENC_LEAF回
路9030〜9037毎にプリチャージ回路9040〜9047が設けら
れているが、これらは図９の構成要素620と類似してい
る。それぞれ64の出力を有する図１１の各ＣＡＭコア0
〜11105は、かかる８つのPENC_LEAF0〜7からなる各組に
結合されている。
【００４７】優先エンコーダ8110を例にとると、ワイヤ
ードＮＯＲゲート0〜7が、図１１のＣＡＭコア1050〜11
からの優先エンコーダ8110〜8117の各々に対する全部で
64の入力について８つのPENC_LEAFセルの各々の入力で
入力ラインMROW[0〜7]907に接続されている。
【００４８】出力側において、最初にBLOCKIN信号（即
ちタイミング信号）909が生成され、プリチャージ回路9
11を使用して、アドレス情報が優先エンコーダ811Nから
アドレスエンコーダ813Nに出力するのを阻止する。各優
先エンコーダ811Nは、阻止信号を生成して、第１の一致
アドレスよりも高いアドレスを表す情報を全て阻止す
る。BLOCKIN信号909が解放されると、優先エンコーダ阻
止信号が生成されて、第１のアドレスよりも高いアドレ
スを表す信号が阻止されるが、最低の一致アドレス信号
は阻止されない。
【００４９】BLOCKIN信号909は、８つの出力優先順位が
付けられたラインPMATCH［0〜7］915を介してPENC_LEAF
回路要素の最後のＮＯＲゲート913[0〜7]の各々に送ら
れる。該BLOCIINが高レベルの場合、PMATCHは低レベル
になる。また、BLOCKINが低レベルの場合、最後のＮＯ
Ｒゲート913への他方の入力が低レベルであれば、PMATC
Hは高レベルになる。しかし、MROW0の場合には、ワイヤ
ードＮＯＲライン9050の出力でインバータ917が使用さ
れ、即ち、BLOCKINは解放されるまでMROW0からの一致信
号を阻止し、次いで、MROW0が真である場合に、最後の
ＮＯＲゲート913[0]に対する入力が低レベルになり、PM
ATCHが高レベルになる。MROW[1〜7]の場合には、最後の
ＮＯＲゲート913[1〜7]に対する入力はＮＡＮＤゲート9
19からのものであり、即ち、ゲート913の一方の入力Aは
BLOCKINであり、ゲート913の他方の入力BはＮＡＮＤゲ
ート919を介してMROW[1〜7]から入力されるものであ
り、即ち、ＮＡＮＤゲート919の入力は、ワイヤードＮ
ＯＲ905の出力からのもの及びMROW0からのものと、MROW
0が一致の場合に低レベルになるNBLOCK[1〜7]ライン920
のものである。換言すれば、NBLOCK920信号が高レベル
になると、後続のMROW信号がＮＡＮＤゲートを通ること
が阻止され、高レベルになった第１のMROW一致信号だけ
がPENC_LEAF902ステージに通される。即ち、PMATCH出力
信号は、BLOCKIN及びNBLOCK及びMROW信号によって決ま
る。換言すれば、NBLOCK[1〜7]920は、後続のPMATCHラ
イン1〜7について阻止している。
【００５０】例えば、MROW[0〜7]が{0,0,1,1,1,0,0,1}
であると仮定する。
【００５１】プリチャージ時に、BMATCHライン921は高
レベルになる。MROWが高レベルになると、BMATCHが低レ
ベルになる。ライン909上のBLOCKINは高レベルになる。
【００５２】検索後、おそらく優先順位エンコーダ811
に対する入力信号MROWの一部または全てが高レベルにな
り、この例の場合には、MROW[2],[3],[4],[7]が高レベ
ルになる。
【００５３】少なくとも１つの入力が高レベルであると
き、BMATCHが低レベルになる。インバータ923の信号PRE
NCARRYが高レベルになり、MROWライン907[0〜7]のワイ
ヤードＮＯＲ論理回路905に関するプリチャージャステ
ージ904がディセーブルになる。ライン925及びNBLOCK[1
〜7]ライン920上のNMATCARRYは、全て低レベルになる。
【００５４】MROW[0]及びMROW[1]は、低レベルになり、
不一致指示信号が入力され、これらのライン上のワイヤ
ードＮＯＲゲート905には影響がない。
【００５５】MROW[0]を参照すると、インバータ917は、
MROW[0]を最後のゲート913[0]に供給し、入力Bに高レベ
ルを生じさせる。BLOCKINは、依然として入力Aで高レベ
ルのままである。
【００５６】MROW[1]を参照すると、MROW[1]についての
ＮＡＮＤゲート919[1]は、入力BにおいてLOW MROW不一
致指示信号を受信し、及び入力Aにおいてプリチャージ
ャ904[1]からのHIGH NBLOCK[1]信号を受信し、このた
め、その出力信号NPMAT[1]が高レベルになり、最後のゲ
ート913[1]の入力BにMROW[1]を供給する。BLOCKINは、
依然として入力Aにおいて高レベルのままである。
【００５７】MROW[2]を参照すると、第１のＣＡＭコア
の一致高レベルに遭遇する。MROW[2]のＮＡＮＤゲート9
12[2]は、入力AでHIGH NBLOCK[2]信号を受信し、及びHI
GH MROW[2]信号を受信し、このため、出力信号NPMAT[2]
が低レベルになり、最後のゲート913[2]の入力BにMROW
[2]が供給される。
【００５８】これと同時に、MATCARRY及びNBLOCK[7〜3]
ＯＲゲートが全て低レベルになる。
【００５９】MROW[3〜7]ＮＡＮＤゲート919[3〜7]の入
力Aは全て低レベルになり、即ち入力BはMROW[3〜7]信号
に従う。しかし、入力Aが全て低レベルの場合、NPMAT[3
〜7]信号が全て高レベルになり、個々の最後のゲート91
3[3〜7]に供給される。
【００６０】PENC_LEAF回路ステージに対する８つの入
力MROWのうち、最下位一致アドレスビットがMROW[2]と
して識別される。
【００６１】MATCARRYは、インバータ927により高レベ
ルに変更される。
【００６２】適当な時点で、BLOCKINが解放され低レベ
ルになる。しかし、MROW[2]の優先エンコーダ出力ゲー
トだけは、最後のゲート913[2]にLOW-A,LOW-B入力を供
給する。このため、PMATCH[2]だけがライン915[2]上で
高レベルになる。即ち、ワイヤードＮＡＮＤ論理回路の
場合、両入力とも、低レベル出力のためには高レベルに
なる必要があり、BLOCKINが高レベルになると出力は{0,
0,1,0,0,0,0,0}になり、この場合、NBLOCK[3]により、M
RWO[3]高レベル一致信号が阻止され、NBLOCK[4]によりM
ROW[4]が阻止され、NBLOCK[5]によりMROW[5]が阻止さ
れ、NBLOCK[7]によりMROW[7]が阻止される。換言すれ
ば、第１の一致信号MROW[2]だけがPENC_LEAF08110を通
過する。一般に、これは、BLOCKINが低レベルになった
際にPMATCHが高レベルになる条件であり、それ以外の場
合には、NBLOCKライン920が高レベルになりMROWが高レ
ベルになる条件が存在しない限り、PMATCHは低レベルに
なる。
【００６３】PMATCH信号は、アドレスエンコーダ813を
直接桁上げする（図１１の符号811〜813も参照された
い）。ライン925上のMATCARRY信号が高レベルになる
と、ライン929上の後続する全てのNOPREVMAT信号が低レ
ベルになり、個々のＮＡＮＤゲート9310の入力Bに供給
される。ＮＡＮＤゲート931の入力Aは、ライン933上のE
VALUATEDELタイミング信号である。ＮＡＮＤゲート931
の出力は、ライン329上のツリーの後続のPENC_LEAF回路
に対するBLOCKIN信号である。当初、EVALUATEDELは低レ
ベルであり、高レベル出力を有するＮＡＮＤ931は、BLO
CKINを高レベルに保持する。EVALUATEDELが高レベルに
なると、対応するNOPREVMAT信号が高レベルである限
り、BLOCKIN[0〜7]が低レベルになる。
【００６４】NMATCARRYは、プリチャージ中に高レベル
になり、インバータ927により反転されてMATCARRYとし
て低レベルになり、次いで第１のMROW信号が高レベルに
なった際に高レベルになる。プリチャージ回路911から
のEVALUATEDELは、ＮＡＮＤゲート931を介して、MATCAR
RY及び以前に一致がないことを示す信号NOPREVMAT[0〜
6]929と組み合わせられる。７番目のステージ8116は、
ツリー中に制御すべき後続ステージを有していないた
め、該回路を必要としない、という点に留意されたい。
即ち、MATCARRYの高レベルは、NOPREVMATラインを低レ
ベルにする。従って、後続のPENC_LEAF回路は、タイミ
ング信号EVALUATEDELまたは先行するPENC_LEAF回路のMA
TCARRYによって阻止することが可能なものである。この
場合も、第１の一致信号に後続するステージにおける一
致信号は、優先エンコーダステージ902に通されない。
従って、各PENC_LEAF回路からのMATCARRY信号は、ツリ
ーの後続の全てのPENC_LEAFにとって適当なBLOCKINにな
る。即ち、MATCARRY信号ライン925は、図１３〜２６に
示す回路ツリー中の次の後続ステージPENC_LEAF1〜6を
阻止するための阻止機能を有するものである。
【００６５】ここで、優先エンコーダ811の各々からア
ドレスエンコーダ813に送り込まれる64ビットラインの
うち高レベルになるのは１つ以下しかない。64ビットラ
インのうちの１つが高レベルである場合には、６ビット
の一致アドレスの下位ビットへとエンコードされ、高レ
ベルが１つも存在しない場合には、アドレス０が示され
る。
【００６６】PENC_LEAFの各NBLOCKライン920のプルダウ
ントランジスタは、プリチャージ回路要素904を使用す
ることにより可能となるワイヤードＮＯＲ論理回路であ
る。これにより回路速度が大幅に増大することになる。
単一のプリチャージにより、各々を高レベルにすること
が可能となる。この構成によれば、フルゲート論理回路
が、典型的な実施態様の768のエントリにおける全ての
一致行ラインを個別にデコードし追跡する必要がなくな
る。
【００６７】NPREVMATもワイヤードＮＯＲ論理回路であ
る。
【００６８】図１１において、最後の優先エンコーダ回
路813（図１の構成要素114に類似するもの）は、典型的
な実施態様の各ＣＡＭコア1050〜11毎に１つずつ割り当
てられた12の入力を有している。その出力により、バン
ク内の12のＣＡＭコアのうちデータが見つかった特定の
ＣＡＭコアを有効に指摘する一致アドレスの上位４ビッ
トが提供される。かかる態様での一致信号の使用につい
ては、既述のように、米国特許出願第08/664,902号に詳
細に説明されている。
【００６９】従って、アドレスエンコーダ813Nの出力
は、その各々のＣＡＭコアNにおける一致の一致アドレ
スの下位６ビットであり、最後の優先エンコーダ813の
出力は、バンクを示す上位４ビットである。各優先エン
コーダ8110〜81111毎に１つずつ、12組の６ビットアド
レスが生成される可能性がある点に留意されたい。ＣＡ
Ｍコア1050〜11の最下位の一致バンクの判定に基づいて
該12の６ビットバスのうちの１つが選択され、最終優先
エンコーダ回路からの一致アドレスの上位４ビットと連
結され、これにより、必要とされる10ビットの一致アド
レスが提供されることになる。
【００７０】従って、本発明によれば、第１の利用可能
なデータセットを分割して捕捉する方法による連想デー
タ検索及び多重ヒット(multiple hits)の優先エンコー
ドが提供される。バンクを識別するビットは、行ビット
より十分前に利用可能であるため、本発明は、これを利
用して、前もって一致アドレスの上位ビットを生成す
る。
【００７１】本発明の望ましい実施態様に関する以上の
説明は、例証及び解説のために提示されたものである。
本発明を余すところなく説明し又は本発明を開示の形態
そのままに制限することを意図したものではない。当業
者にとっては多数の修正及び変更が自明のものであるこ
とは明らかである。同様に、同じ結果を実現するため、
本解説の任意のプロセスステップを他のステップに置換
することも可能である。この実施態様は、本発明の思想
及びその最良の態様による実際の適用例を最も明確に説
明することにより、当業者が、さまざまな実施態様に関
して、また企図される特定の用途に適したさまざまな修
正に関して、本発明を理解することができるように、選
択され解説されたものである。
【図面の簡単な説明】
【図１】本明細書で関連部分が説明されている原特許出
願第08/664,902号（本出願は該出願の部分継続出願につ
いて優先権を主張したもの）に記載の本発明を取り入れ
たCAMシステムの概要を示すブロック図である。
【図２】(a)〜(c)は、図１に示すＣＡＭコアエンコーダ
に関する詳細を比較して示す説明図であり、(a)は従来
のエンコーダ設計を示す説明図、(b)は本発明によるエ
ンコーダを示す説明図、(c)は(a)及び(b)の一部を詳細
に示す説明図である。
【図３】図１に示す最終エンコーダを従来のエンコーダ
と比較して示すための従来の最終エンコーダ設計を示す
説明図である（1/2）。
【図４】図１に示す最終エンコーダを従来のエンコーダ
と比較して示すための従来の最終エンコーダ設計を示す
説明図である（2/2）。
【図５】図１に示す最終エンコーダを従来のエンコーダ
と比較して示すための本発明による最終エンコーダ設計
を示す説明図である（1/2）。
【図６】図１に示す最終エンコーダを従来のエンコーダ
と比較して示すための本発明による最終エンコーダ設計
を示す説明図である（2/2）。
【図７】図４Ｂに示すＣＡＭコアXについて最終エンコ
ーダのサブセクションの１つの概要を示す説明図であ
る。
【図８】図７の一部を詳細に示す説明図である。
【図９】本発明を取り入れたCAMシステムの１セクショ
ンの概要を示すブロック図である。
【図１０】図９に示す本発明のタイミングチャートであ
る。
【図１１】本発明による図１に示すシステムに対する代
替実施態様におけるサブシステムの構成要素の概要を示
すブロック図である。
【図１２】図１３ないし図２６の図面の配置関係を示す
マップである。
【図１３】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(1/14)。
【図１４】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(2/14)。
【図１５】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(3/14)。
【図１６】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(4/14)。
【図１７】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(5/14)。
【図１８】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(6/14)。
【図１９】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(7/14)。
【図２０】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(8/14)。
【図２１】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(9/14)。
【図２２】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(10/14)。
【図２３】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(11/14)。
【図２４】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(12/14)。
【図２５】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(13/14)。
【図２６】図１１に示す本発明による優先エンコーダス
テージを詳細に示す回路図である(14/14)。
【符号の説明】
101 標準バス 103 ドライバ 1051〜105N ＣＡＭコア 1071〜107N 標準バス 1091〜109N 出力バス 1111〜N エンコーダ 1151〜N 一致信号 1171〜N 一致アドレス信号 401 最終一致信号 403,405 最終一致アドレス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・アール・ジュン アメリカ合衆国カリフォルニア州92064, ポウェイ，ツリークレスト・ドライヴ・ 13184

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 所定の信号内容を指定する複数のビット
    から構成される連結ディジタル信号(403,405)を形成す
    るよう組み合わせられる複数の出力ディジタルビット信
    号(128)を有する電子装置(1051〜105N)の冗長信号の優
    先順位付けを行うための方法であって、該電子装置が、
    前記所定の信号内容を指定する冗長ディジタル信号出力
    (1151〜115N、1171〜117N)を有している、前記方法であ
    って、 前記複数の出力ディジタルビット信号を複数組(PENC_LE
    AF)へと分割し、該組の各々が１つの連結ディジタル信
    号の完全な信号内容を有しており、 第１の関与するディジタルビット信号(PMATCH[N])だけ
    を連結し、前記各組の後続の各ビット信号を阻止して(B
    LOCK[N])、前記所定の信号内容を指定する第１の関与す
    る連結ディジタルビット信号だけしか出力されないよう
    にする、という各ステップを有することを特徴とする、
    方法。
  2. 【請求項２】 前記連結ステップが、 第１の関与するビット信号を使用して前記各組の後続の
    ビット信号に対するブロック信号(BLOCK[N])を生成す
    る、というステップを更に含むことを特徴とする、請求
    項１に記載の方法。
  3. 【請求項３】 連想記憶装置(ＣＡＭ)回路装置であっ
    て、 データビットを記憶するためのアドレス指定可能なセル
    手段のセルアレイと、該各セルに接続された一致信号ラ
    イン(809N)と、複数の一致アドレス信号ライン(WLN)と
    を各々が有している、複数のＣＡＭコア(105N)と、 前記ＣＡＭの各々に接続され、該各ＣＡＭから各一致信
    号及び各一致アドレス信号を受信し、前記複数のＣＡＭ
    のうちの第１のＣＡＭからの第１の一致信号(一致N)及
    び第１の一致アドレス信号(一致アドレスN)だけが出力
    に送出されるように前記一致信号及び前記一致アドレス
    信号に優先順位付けを行う、複数の手段(611、811N、81
    3N)と、 第１の一致信号及び第１の一致アドレス信号を提供する
    バンク内のＣＡＭセルアレイを示す前記第１の一致アド
    レス信号のビットを組み合わせて、前記一致信号を提供
    したバンク内の前記アレイと該アレイ内におけるアドレ
    スとの両方を表す最終一致アドレス信号(一致アドレ
    スF)を出力する手段(113)とを備えていることを特徴と
    する、装置。
  4. 【請求項４】 前記優先順位付けを行う複数の手段が、 前記複数のＣＡＭのうちの１つから一致信号及び一致ア
    ドレス信号を受信する入力バッファ(901)と、 該入力バッファに接続された複数の信号優先エンコード
    回路(911)であって、その各々が、各一致アドレス信号
    をエンコードする手段と、前記第１の一致アドレス信号
    以外の各一致アドレス信号を阻止する手段とを備えてい
    る、複数の信号優先エンコード回路(911)とを更に備え
    ている、請求項３に記載の装置。
  5. 【請求項５】 前記信号優先エンコード回路の各々が、
    前記ＣＡＭの一致行信号(MROW[N])によりトリガされる
    ワイヤードＮＯＲ回路(905)を含む出力プリチャージ回
    路(904)を備えていることを特徴とする、請求項４に記
    載の装置。
  6. 【請求項６】 前記エンコード手段が、 一致行信号ライン(907N)に結合され、第１の関与する一
    致行信号しか各々出力しないようになっている、複数組
    のワイヤードＮＯＲ回路(905)を備えていることを特徴
    とする、請求項４に記載の装置。
  7. 【請求項７】 優先エンコーダ装置を備えた連想記憶装
    置(ＣＡＭ)システムであって、 各々がデータを記憶する複数のＣＡＭコア(105N)であっ
    て、その出力ビットライン(809N)上に冗長一致信号及び
    一致アドレス信号を出力できるようになっている、複数
    のＣＡＭコア(105N)と、 該複数のＣＡＭコアのうちの１つから前記一致信号及び
    前記一致アドレス信号をそれぞれ受信するように接続さ
    れた複数の優先エンコーダ(811N)であって、 前記複数のＣＡＭコアのうちの１つの各出力ビットライ
    ン(WL[N]、MATCH[N])に接続され、一致信号ビット及び
    一致アドレス信号ビットを受信する、入力信号バッファ
    (901)と、 Ｎ2(Ｎ2＝各ＣＡＭコアから入力される一致アドレス信
    号の数）の組へと分割された複数の優先エンコード回路
    手段(902)であって、一致信号ビット及び一致アドレス
    信号ビットをエンコードし、各組における第１の活動状
    態の一致信号ビット及び第１の活動状態の一致アドレス
    信号ビットに後続する一致信号ビット及び一致アドレス
    信号ビットを阻止する、複数の優先エンコード回路手段
    (902)とを各々が備えている、複数の優先エンコーダ(81
    1N)と、 一致信号ビット、一致アドレス信号ビット、阻止された
    一致信号ビット、及び、阻止された一致アドレス信号ビ
    ットを受信し、第１の活動状態の一致信号ビット及び第
    １の活動状態の一致アドレス信号ビットだけが連結され
    て第１の一致出力信号及び第１の一致アドレス出力信号
    だけが前記システムから提供されるようにする、アドレ
    スエンコーダ(813,113)とを備えていることを特徴とす
    る、システム。
JP10245212A 1997-08-29 1998-08-31 連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け Pending JPH11126486A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US920665 1997-08-29
US08/920,665 US6069573A (en) 1996-06-17 1997-08-29 Match and match address signal prioritization in a content addressable memory encoder

Publications (1)

Publication Number Publication Date
JPH11126486A true JPH11126486A (ja) 1999-05-11

Family

ID=25444165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10245212A Pending JPH11126486A (ja) 1997-08-29 1998-08-31 連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け

Country Status (3)

Country Link
US (1) US6069573A (ja)
EP (1) EP0899668A3 (ja)
JP (1) JPH11126486A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160292A (ja) * 1999-09-10 2001-06-12 Sibercore Technologies Inc 可変幅のデータを検索するための可変幅のコンテントアドレサブルメモリデバイス
US6839799B2 (en) 2001-07-17 2005-01-04 Alliance Semiconductor Method for the prioritization of database entries

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6658002B1 (en) 1998-06-30 2003-12-02 Cisco Technology, Inc. Logical operation unit for packet processing
US6389506B1 (en) 1998-08-07 2002-05-14 Cisco Technology, Inc. Block mask ternary cam
US6191969B1 (en) * 1999-09-09 2001-02-20 Net Logic Microsystems, Inc. Selective match line discharging in a partitioned content addressable memory array
US6553453B1 (en) * 1999-09-10 2003-04-22 Sibercore Technologies, Inc. Variable width content addressable memory device for searching variable width data
US6362990B1 (en) 1999-09-10 2002-03-26 Sibercore Technologies Three port content addressable memory device and methods for implementing the same
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US6542391B2 (en) * 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6374326B1 (en) * 1999-10-25 2002-04-16 Cisco Technology, Inc. Multiple bank CAM architecture and method for performing concurrent lookup operations
US6526474B1 (en) 1999-10-25 2003-02-25 Cisco Technology, Inc. Content addressable memory (CAM) with accesses to multiple CAM arrays used to generate result for various matching sizes
US6505271B1 (en) * 1999-11-12 2003-01-07 Integrated Device Technology, Inc. Increasing priority encoder speed using the most significant bit of a priority address
US6591331B1 (en) * 1999-12-06 2003-07-08 Netlogic Microsystems, Inc. Method and apparatus for determining the address of the highest priority matching entry in a segmented content addressable memory device
US6493791B1 (en) * 1999-12-20 2002-12-10 Intel Corporation Prioritized content addressable memory
US7006501B1 (en) * 2000-03-31 2006-02-28 Sun Microsystems, Inc. Distributed least choice first arbiter
US7020161B1 (en) 2000-03-31 2006-03-28 Sun Microsystems, Inc. Prescheduling arbitrated resources
US6882649B1 (en) 2000-03-31 2005-04-19 Sun Microsystems, Inc. Least choice first arbiter
US6751755B1 (en) * 2000-09-13 2004-06-15 Cypress Semiconductor Corporation Content addressable memory having redundancy capabilities
CA2321466C (en) * 2000-09-29 2006-06-06 Mosaid Technologies Incorporated Priority encoder circuit and method
US6614675B1 (en) * 2000-10-10 2003-09-02 Ati International, Srl Pipelined content addressable memory with read only element encoding scheme
US6941417B1 (en) 2000-12-15 2005-09-06 Shahram Abdollahi-Alibeik High-speed low-power CAM-based search engine
US6359574B1 (en) * 2001-01-22 2002-03-19 Proxell Systems Ltd. Method for identifying longest common substrings
US6606681B1 (en) 2001-02-23 2003-08-12 Cisco Systems, Inc. Optimized content addressable memory (CAM)
US6862281B1 (en) 2001-05-10 2005-03-01 Cisco Technology, Inc. L4 lookup implementation using efficient CAM organization
US7002965B1 (en) 2001-05-21 2006-02-21 Cisco Technology, Inc. Method and apparatus for using ternary and binary content-addressable memory stages to classify packets
US7260673B1 (en) 2001-07-20 2007-08-21 Cisco Technology, Inc. Method and apparatus for verifying the integrity of a content-addressable memory result
US6744652B2 (en) * 2001-08-22 2004-06-01 Netlogic Microsystems, Inc. Concurrent searching of different tables within a content addressable memory
US7065083B1 (en) 2001-10-04 2006-06-20 Cisco Technology, Inc. Method and apparatus for dynamically generating lookup words for content-addressable memories
US6993622B2 (en) * 2001-10-31 2006-01-31 Netlogic Microsystems, Inc. Bit level programming interface in a content addressable memory
US7210003B2 (en) 2001-10-31 2007-04-24 Netlogic Microsystems, Inc. Comparand generation in a content addressable memory
US7111123B1 (en) * 2001-12-27 2006-09-19 Netlogic Microsystems, Inc. Circuit and method to allow searching beyond a designated address of a content addressable memory
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US7000066B1 (en) * 2001-12-27 2006-02-14 Cypress Semiconductor Corporation Priority encoder circuit for content addressable memory (CAM) device
US6715029B1 (en) 2002-01-07 2004-03-30 Cisco Technology, Inc. Method and apparatus for possibly decreasing the number of associative memory entries by supplementing an associative memory result with discriminator bits from an original set of information
US6961808B1 (en) 2002-01-08 2005-11-01 Cisco Technology, Inc. Method and apparatus for implementing and using multiple virtual portions of physical associative memories
US7237058B2 (en) * 2002-01-14 2007-06-26 Netlogic Microsystems, Inc. Input data selection for content addressable memory
US6871262B1 (en) 2002-02-14 2005-03-22 Cisco Technology, Inc. Method and apparatus for matching a string with multiple lookups using a single associative memory
US7352741B2 (en) * 2002-02-21 2008-04-01 Sun Microsystems, Inc. Method and apparatus for speculative arbitration
US7092311B1 (en) 2002-03-15 2006-08-15 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize priority class detectors to identify highest priority matches in multiple CAM arrays and methods of operating same
US7114026B1 (en) 2002-06-17 2006-09-26 Sandeep Khanna CAM device having multiple index generators
US7177978B2 (en) * 2002-08-10 2007-02-13 Cisco Technology, Inc. Generating and merging lookup results to apply multiple features
US7082492B2 (en) * 2002-08-10 2006-07-25 Cisco Technology, Inc. Associative memory entries with force no-hit and priority indications of particular use in implementing policy maps in communication devices
US7441074B1 (en) 2002-08-10 2008-10-21 Cisco Technology, Inc. Methods and apparatus for distributing entries among lookup units and selectively enabling less than all of the lookup units when performing a lookup operation
US7689485B2 (en) * 2002-08-10 2010-03-30 Cisco Technology, Inc. Generating accounting data based on access control list entries
US7349382B2 (en) * 2002-08-10 2008-03-25 Cisco Technology, Inc. Reverse path forwarding protection of packets using automated population of access control lists based on a forwarding information base
EP1530763B1 (en) * 2002-08-10 2018-04-18 Cisco Technology, Inc. Associative memory with enhanced capabilities
US7028136B1 (en) 2002-08-10 2006-04-11 Cisco Technology, Inc. Managing idle time and performing lookup operations to adapt to refresh requirements or operational rates of the particular associative memory or other devices used to implement the system
US7103708B2 (en) * 2002-08-10 2006-09-05 Cisco Technology, Inc. Performing lookup operations using associative memories optionally including modifying a search key in generating a lookup word and possibly forcing a no-hit indication in response to matching a particular entry
US7065609B2 (en) * 2002-08-10 2006-06-20 Cisco Technology, Inc. Performing lookup operations using associative memories optionally including selectively determining which associative memory blocks to use in identifying a result and possibly propagating error indications
US7941605B1 (en) 2002-11-01 2011-05-10 Cisco Technology, Inc Methods and apparatus for generating a result based on a lookup result from a lookup operation using an associative memory and processing based on a discriminator portion of a lookup word
US6988106B2 (en) * 2003-07-09 2006-01-17 Cisco Technology, Inc. Strong and searching a hierarchy of items of particular use with IP security policies and security associations
US20060018142A1 (en) * 2003-08-11 2006-01-26 Varadarajan Srinivasan Concurrent searching of different tables within a content addressable memory
US7305519B1 (en) 2004-03-29 2007-12-04 Cisco Technology, Inc. Error protection for associative memory entries and lookup operations performed thereon
US7290083B2 (en) * 2004-06-29 2007-10-30 Cisco Technology, Inc. Error protection for lookup operations in content-addressable memory entries
US7280054B2 (en) * 2004-12-02 2007-10-09 Nokia Corporation Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal
US7350131B2 (en) * 2005-01-22 2008-03-25 Cisco Technology, Inc. Error protecting groups of data words
US7689889B2 (en) * 2006-08-24 2010-03-30 Cisco Technology, Inc. Content addressable memory entry coding for error detection and correction
US8139871B2 (en) * 2007-12-17 2012-03-20 Texas Instruments Incorporated Circuit and method for adaptive, lossless compression of successive digital data
US8720541B2 (en) * 2008-06-26 2014-05-13 Canrig Drilling Technology Ltd. Tubular handling device and methods
JP6198313B2 (ja) * 2013-10-01 2017-09-20 ホリゾン・インターナショナル株式会社 回転式打抜機

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701980A (en) * 1970-08-03 1972-10-31 Gen Electric High density four-transistor mos content addressed memory
US4780845A (en) * 1986-07-23 1988-10-25 Advanced Micro Devices, Inc. High density, dynamic, content-addressable memory cell
US4881075A (en) * 1987-10-15 1989-11-14 Digital Equipment Corporation Method and apparatus for adaptive data compression
US4847619A (en) * 1987-10-19 1989-07-11 Hewlett-Packard Company Performance-based reset of data compression dictionary
AU624205B2 (en) * 1989-01-23 1992-06-04 General Electric Capital Corporation Variable length string matcher
US5123105A (en) * 1990-06-25 1992-06-16 Advanced Micro Devices, Inc. Priority encoder for a content addressable memory
US5175543A (en) * 1991-09-25 1992-12-29 Hewlett-Packard Company Dictionary reset performance enhancement for data compression applications
US5373290A (en) * 1991-09-25 1994-12-13 Hewlett-Packard Corporation Apparatus and method for managing multiple dictionaries in content addressable memory based data compression
US5379070A (en) * 1992-10-02 1995-01-03 Zoran Corporation Parallel encoding/decoding of DCT compression/decompression algorithms
US5455576A (en) * 1992-12-23 1995-10-03 Hewlett Packard Corporation Apparatus and methods for Lempel Ziv data compression with improved management of multiple dictionaries in content addressable memory
US5649149A (en) * 1994-08-01 1997-07-15 Cypress Semiconductor Corporation Integrated content addressable memory array with processing logical and a host computer interface
JP3007819B2 (ja) * 1994-12-28 2000-02-07 インターナショナル・ビジネス・マシーンズ・コーポレイション データ圧縮用検索装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160292A (ja) * 1999-09-10 2001-06-12 Sibercore Technologies Inc 可変幅のデータを検索するための可変幅のコンテントアドレサブルメモリデバイス
JP2012074131A (ja) * 1999-09-10 2012-04-12 Core Networks Llc 連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ
US6839799B2 (en) 2001-07-17 2005-01-04 Alliance Semiconductor Method for the prioritization of database entries

Also Published As

Publication number Publication date
EP0899668A3 (en) 2001-08-08
EP0899668A2 (en) 1999-03-03
US6069573A (en) 2000-05-30

Similar Documents

Publication Publication Date Title
JPH11126486A (ja) 連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け
US5978885A (en) Method and apparatus for self-timing associative data memory
US7042748B2 (en) Content addressable memory with cascaded array
US6392910B1 (en) Priority encoder with multiple match function for content addressable memories and methods for implementing the same
US6564289B2 (en) Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US6876559B1 (en) Block-writable content addressable memory device
US6240485B1 (en) Method and apparatus for implementing a learn instruction in a depth cascaded content addressable memory system
US6708250B2 (en) Circuit and method for performing variable width searches in a content addressable memory
US7243290B2 (en) Data encoding for fast CAM and TCAM access times
US20100293344A1 (en) Apparatus and method for selecting a position where data is stored
US7120731B1 (en) CAM-based search engines that support pipelined multi-database search operations using replacement search key segments
JP2002313086A (ja) 情報検索装置
USRE42684E1 (en) Word search in content addressable memory
US7260675B1 (en) CAM-based search engines that support pipelined multi-database search operations using encoded multi-database identifiers
US6477071B1 (en) Method and apparatus for content addressable memory with a partitioned match line
JP4004847B2 (ja) 連想メモリ装置
EP0814416B1 (en) Match and match address signal generation in a content addressable memory encoder
US6230237B1 (en) Content addressable memory with an internally-timed write operation
US6118682A (en) Method and apparatus for reading multiple matched addresses
US6269045B1 (en) Self-timed address decoder for register file and compare circuit of multi-port cam
US20050071544A1 (en) Segmented content addressable memory architecture for improved cycle time and reduced power consumption
US5577228A (en) Digital circuit for performing multicycle addressing in a digital memory
US7336517B2 (en) Physical priority encoder
EP1290697B1 (en) Partitioned content addressable memory device
US20240004792A1 (en) Data l2 cache with split access

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20061219

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20061225