JP3007819B2 - データ圧縮用検索装置 - Google Patents

データ圧縮用検索装置

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JP3007819B2
JP3007819B2 JP7213852A JP21385295A JP3007819B2 JP 3007819 B2 JP3007819 B2 JP 3007819B2 JP 7213852 A JP7213852 A JP 7213852A JP 21385295 A JP21385295 A JP 21385295A JP 3007819 B2 JP3007819 B2 JP 3007819B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ圧縮用検索装置に
係り、特に、テキストデータ等で構成される元データの
長さを圧縮するために、前記元データ中に存在する繰り
返しデータを検索するデータ圧縮用検索装置に関する。
【０００２】
【従来の技術】近年、マルチメディア化が進み、各種の
システムにおいて画像データ、音声データ、文書デー
タ、プログラム等の様々なデータを大量に取り扱う必要
が生じている。大量のデータを記憶装置に記憶したり転
送する等の処理は、データを圧縮してから行なうことが
コストや処理速度の点で非常に有効であり、データ圧縮
技術の重要性は急速に高まってきている。特に無損失圧
縮は、復元したデータが圧縮前の元のデータと完全に一
致し、情報の損失が生ずることがないので、適用範囲が
広い。
【０００３】無損失圧縮の一種として、レンペルとジブ
（Lemple and Ziv）によって1977年に提案された圧縮ア
ルゴリズムLZ１（以下、単にLZ１という) は、広く知ら
れている Huffman符号等のエントロピー符号と比較し
て、種々のデータに対して高い圧縮率が得られる有用な
圧縮方法である。LZ１は、基本的には元データに含まれ
る繰り返しデータを検索し、繰り返しデータを別の符号
（既に出現した同一データの位置を指し示すポインタ及
び繰り返しデータのデータ長）に置き換えて冗長性を除
くことによって圧縮するものであるが、前記繰り返しデ
ータは長さが不定の可変長データであるので検索処理が
複雑であり、この繰り返しデータの検索を含む圧縮処理
をハードウェア化して処理を高速化することが困難であ
った。
【０００４】このため特開平5-233212号公報には、検索
等に利用されるハードウェアとしての連想メモリ（Cont
ent Addressable Memory、以下ＣＡＭという) により繰
り返しデータの検索（及びデータの圧縮）を行うように
したデータを圧縮するための装置が提案されている。一
般的なメモリは記憶位置のアドレスが指定されると前記
アドレスに対応する記憶領域に記憶しているデータを出
力するものであるが、ＣＡＭはデータが入力されると該
データを記憶している記憶領域のアドレスを出力するも
のであり、具体的には所定ビット長（例えば８ビット）
のデータを記憶する各記憶部毎に比較回路が設けられて
おり（以下では、記憶部と比較回路の対をＣＡＭセル列
という）、各比較回路は記憶部に記憶されているデータ
と入力されたデータとを比較し、比較結果に応じた信号
を出力する。
【０００５】特開平5-233212号公報に示された装置で
は、テキストデータ等の元データに対し、所定ビット長
の単位データ（例えば１文字分の文字データ）を元デー
タの先頭から順に取り出して各ＣＡＭセル列に検索文字
として入力し、各ＣＡＭセル列で毎回比較を行わせると
共に、各ＣＡＭセル列の比較回路から出力される信号に
基づいて繰り返し文字列の有無を判断している。各ＣＡ
Ｍセル列の比較回路から出力される信号に基づく繰り返
し文字列の有無の判断は、具体的には図１６に示す回路
によって行われる。
【０００６】図１６において、検索データは書込みバッ
ファに保持され、ＣＡＭセル列の各々に同時に入力され
る。繰り返し文字列の有無を判断する回路は、単文字比
較結果保持用のラッチML０〜MLＮ、信号生成回路１５０
0 〜１５０N 、文字列検索結果保持用のラッチPS０〜PS
Ｎ及びＯＲ回路１５８、１６０を備えている。各ＣＡＭ
セル列にはマッチ線MATCH0〜MATCHNが接続されており、
入力された検索文字に対し常に一度だけ比較を行い、比
較結果が「一致」であれば対応するマッチ線をハイレベ
ルにし、「不一致」であれば対応するマッチ線をローレ
ベルにする。マッチ線のレベルはラッチML０〜MLＮに一
旦保持された後に、信号生成回路１５０0 〜１５０N に
出力される。
【０００７】なお図１６では信号生成回路１５０1 のみ
内部構成を示しているが、信号生成回路１５０0 〜１５
０N は同一の構成である。信号生成回路１５０1 では、
ＯＲ回路１６０から出力されるフィードバック信号ORFB
がローレベルであれば、ラッチML１から出力された信号
（単文字の検索結果に相当）をラッチPS１に出力し、フ
ィードバック信号ORFBがハイレベルであれば、前段のラ
ッチPS０から出力された信号とラッチML１から出力され
た信号との論理積に相当する信号（２文字以上の長さの
文字列の検索結果に相当）がラッチPS１に出力される。
ラッチPS１に保持された信号は、次の周期で第１プライ
オリティエンコーダ１６２及び次段の信号生成回路１５
０2 に出力される。
【０００８】ＯＲ回路１６０から出力されるフィードバ
ック信号ORFBは、信号生成回路１５０0 〜１５０N のＡ
ＮＤ回路１５４0 〜１５４N から各々出力された、ラッ
チMLの出力信号と前段のラッチPSの出力信号との論理積
を表す信号の論理和をとったものである。ラッチML及び
ラッチPSから各信号生成回路に信号が入力され、各ＡＮ
Ｄ回路から各々信号が出力されると、各信号生成回路か
らＯＲ回路１５８、１６０を通って各信号生成回路に戻
る信号経路をクロック信号の１周期に相当する期間内に
信号が伝播し、フィードバック信号ORFBとして各信号生
成回路に入力される。
【０００９】フィードバック信号ORFBは検索装置全体で
２文字以上の長さの繰り返し文字列が発見されたか否か
を意味しており、信号生成回路１５０0 〜１５０N は、
フィードバック信号ORFBがハイレベルであれば前回迄の
比較で発見された繰り返し文字列に今回の検索文字を追
加した文字列が存在しているか否かを表す信号を出力
し、フィードバック信号ORFBがローレベルであれば今回
の検索文字から始まる繰り返し文字列の検索を行うため
にラッチMLから入力された信号をラッチPSにそのまま出
力する。
【００１０】第１プライオリティエンコーダ１６２で
は、一致信号MSIG1 としてラッチPS０〜PSＮから入力さ
れた信号の論理和に相当する信号を、一致アドレスMADR
1 としてハイレベルの信号を出力したラッチPSのアドレ
スを、各々第２プライオリティエンコーダ１６４に出力
する。第２プライオリティエンコーダ１６４には複数の
ＣＡＭで繰り返し文字列の検索を並行して行う場合に他
のＣＡＭの第１プライオリティエンコーダからも同様の
信号が入力され、入力された各信号に応じて複数のＣＡ
Ｍ全体の一致信号MSIG及び一致アドレスMADRを図示しな
いコントローラに出力する。複数のＣＡＭで繰り返し文
字列の検索を並行して行う場合は、他のＣＡＭの信号生
成回路からＯＲ回路１６０にも信号が入力される。
【００１１】なお、図１６の回路において、現在のサイ
クルをｍ、アドレスｎのＣＡＭセル列から出力された比
較信号をML(n,m) 、論理積を×、論理和を＋、アドレス
ｎの最大値をＮ、アドレスｎが０のときのｎ−１をＮ、
比較結果「一致」を１、「不一致」を０で表したとする
と、フィードバック信号ORFB、ラッチPSに保持される信
号PS及び一致信号MSIGは、次の（１）式で表される。
【００１２】 ORFB＝｛ ML(0,m)×PS(N,m) ｝＋｛ ML(1,m)×PS(0,m) ｝ ＋…＋｛ ML(N,m)×PS(N-1,m) ｝ ORFB＝１のときには、PS(n,m+1) ＝ ML(n,m)×PS(n-1,m) ORFB＝０のときには、PS(n,m+1) ＝ ML(n,m) MSIG＝PS(0,m) ＋PS(1,m) ＋…＋PS(N,m) …（１） また参考までに、比較結果「一致」を０、「不一致」を
１で表したとすると、フィードバック信号ORFB、信号PS
及び一致信号MSIGは、次の（２）式のようになる。
【００１３】 ORFB＝｛ ML(0,m)＋PS(N,m) ｝×｛ ML(1,m)＋PS(0,m) ｝ ×…×｛ ML(N,m)＋PS(N-1,m) ｝ ORFB＝１のときには、PS(n,m+1) ＝ ML(n,m)＋PS(n-1,m) ORFB＝０のときには、PS(n,m+1) ＝ ML(n,m) MSIG＝PS(0,m) ×PS(1,m) ×…×PS(N,m) …（２） また、図１６の回路において一例としてアドレス「０」
〜「５」のＣＡＭセル列に既に「ＡＢＡＢＢＣ」の文字
データ列が昇順に記憶されており、かつ検索データとし
て「ＡＢＢＢＣ…」の順に文字データが入力された場合
の各ラッチが保持しているレベル、各信号のレベルの推
移を図１７に、そのときのタイミングチャートを図１８
に各々示す。
【００１４】
【発明が解決しようとする課題】しかしながら、上記で
はＣＡＭセル列毎に設けられた多数の信号生成回路１５
０から出力された信号よりフィードバック信号ORFBを生
成し、生成したフィードバック信号ORFBを各信号生成回
路１５０に入力するために、各信号生成回路１５０から
出力された信号をＯＲ回路１５８、１６０に導く多数本
の信号線、及びＯＲ回路１６０から出力されたフィード
バック信号ORFBを多数の信号生成回路に導く多数本の信
号線を設ける必要があるので、この信号線を配設した部
分が回路全体のうちの非常に大きな面積を占めている
（全体の10％程度) 。従って回路の規模が大きく、装置
を小型化することが困難であるという問題があった。
【００１５】なお、ラッチPS０〜PSＮの各々からプライ
オリティエンコーダに入力された信号より、これらの論
理和に相当する一致信号MSIGを生成する部分について
も、回路全体のうちの比較的大きな面積を占めている。
【００１６】また上記では、各信号生成回路からＯＲ回
路１５８、１６０を通って各信号生成回路に至る信号経
路の物理的な長さが長いため、前記信号経路を信号が通
過するには比較的長い時間がかかり（図１８の「遅延」
参照）、前記信号経路が図１６の検索装置のクリティカ
ルパスとなっている。図１６の検索装置の信号生成回路
では、信号が各信号生成回路からＯＲ回路１５８、１６
０を通って各信号生成回路に戻る信号経路をクロック信
号の１周期に相当する期間内に伝播し、フィードバック
信号ORFBとして各信号生成回路に入力されるようにする
必要があるので、フィードバック信号ORFBが生成される
のに要する時間に合わせて回路全体の動作速度（具体的
にはクロック信号の周期）を定めており、処理速度が低
いという問題もあった。
【００１７】上記事実を考慮し、本発明の第１の目的
は、装置の小型化が可能なデータ圧縮用検索装置を得る
ことである。
【００１８】また本発明の第２の目的は、データの圧縮
を高速化することが可能なデータ圧縮用検索装置を得る
ことである。
【００１９】
【課題を解決するための手段】上記第１の目的を達成す
るために本発明は、所定ビット長のデータから成る単位
データを記憶する複数の記憶手段と、前記記憶手段に対
応して設けられ、記憶手段に記憶された単位データと入
力された単位データとを比較し、比較結果を表す比較信
号を出力する複数の比較手段と、所定数の単位データで
構成された元データから隣合う単位データを順次取り出
し前記記憶装置の複数の比較手段の各々に順次入力する
と共に、複数の比較手段の各々に入力した単位データを
各記憶手段と比較手段との対に付与されたアドレスの昇
順に順次記憶手段に記憶させる制御手段と、複数の比較
手段の各々に単位データが入力される毎に各比較手段か
ら出力される比較信号に対し、現在のサイクルをｍ、ア
ドレスｎの比較手段から出力される比較信号をML(n,m)
、論理和を＋、論理積を×、アドレスｎの最大値を
Ｎ、アドレスｎが０のときのｎ−１をＮ、比較結果「一
致」を１、「不一致」を０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n-1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n-1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 PE(n,m) ＝ ML(n,m)＋PS(n-1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n-1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力する比較
結果制御手段と、を含んで構成している。
【００２０】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第１信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
１信号保持手段に保持された比較信号ML(n,m) 、アドレ
スｎ−１の第１中間信号PS(n-1,m) 及び信号MSIGが入力
され、アドレスｎの第１中間信号PS(n,m+1) 及び第２中
間信号PE(n,m) を生成する複数の第１信号生成手段と、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの第１信号生成手段から出力された第１中間
信号PS(n,m) を保持し、アドレスｎ＋１の第１信号生成
手段に出力する複数の第２信号保持手段と、前記複数の
第１信号生成手段から各々入力された第２中間信号PE
(n,m) に基づいて信号MSIGを生成し出力する第２信号生
成手段と、で構成することができる。
【００２１】また第１の目的を達成するために本発明
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けら
れ、記憶手段に記憶された単位データと入力された単位
データとを比較し、比較結果を表す比較信号を出力する
複数の比較手段と、所定数の単位データで構成された元
データから隣合う単位データを順次取り出し前記記憶装
置の複数の比較手段の各々に順次入力すると共に、複数
の比較手段の各々に入力した単位データを各記憶手段と
比較手段との対に付与されたアドレスの降順に順次記憶
手段に記憶させる制御手段と、複数の比較手段の各々に
単位データが入力される毎に各比較手段から出力される
比較信号に対し、現在のサイクルをｍ、アドレスｎの比
較手段から出力される比較信号をML(n,m) 、論理和を
＋、論理積を×、アドレスｎの最大値をＮ、アドレスｎ
がＮのときのｎ＋１を０、比較結果「一致」を１、「不
一致」を０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n+1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n+1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 PE(n,m) ＝ ML(n,m)＋PS(n+1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n+1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力する比較
結果制御手段と、を含んで構成している。
【００２２】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第１信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
１信号保持手段に保持された比較信号ML(n,m) 、アドレ
スｎ＋１の第１中間信号PS(n+1,m) 及び信号MSIGが入力
され、アドレスｎの第１中間信号PS(n,m+1) 及び第２中
間信号PE(n,m) を生成する複数の第１信号生成手段と、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの第１信号生成手段から出力された第１中間
信号PS(n,m) を保持し、アドレスｎ−１の第１信号生成
手段に出力する複数の第２信号保持手段と、前記複数の
第１信号生成手段から各々入力された第２中間信号PE
(n,m) に基づいて信号MSIGを生成し出力する第２信号生
成手段と、で構成することができる。
【００２３】また第２の目的を達成するために本発明
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けら
れ、記憶手段に記憶された単位データと入力された単位
データとを比較し、比較結果を表す比較信号を出力する
複数の比較手段と、所定数の単位データで構成された元
データから隣合う単位データを順次取り出し前記記憶装
置の複数の比較手段の各々に順次入力すると共に、複数
の比較手段の各々に入力した単位データを各記憶手段と
比較手段との対に付与されたアドレスの昇順に順次記憶
手段に記憶させる制御手段と、複数の比較手段の各々に
単位データが入力される毎に各比較手段から出力される
比較信号に対し、現在のサイクルをｍ、アドレスｎの比
較手段から出力される比較信号をML(n,m) 、論理和を
＋、論理積を×、アドレスｎの最大値をＮ、アドレスｎ
が０のときのｎ−１をＮ、比較結果「一致」を１、「不
一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第３中間信号MX(n,m) 及び第４中間信号PX(n,m)
と、フィードバック信号ORFBと、信号MSIGと、を生成
し、比較結果として信号MSIGを出力する比較結果制御手
段と、を含んで構成している。
【００２４】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第３信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
３信号保持手段に一旦保持された比較信号ML(n,m) を第
３中間信号MX(n,m+1) として保持する複数の第４信号保
持手段と、複数の比較手段に対応して各々設けられ、対
応するアドレスｎの第３信号保持手段に保持された比較
信号ML(n,m) 、アドレスｎ−１の第４信号保持手段に保
持された第３中間信号MX(n-1,m) 、アドレスｎ−１の第
４中間信号PX(n-1,m) 及びフィードバック信号ORFBが入
力され、第４中間信号PX(n,m+1) を生成する複数の第３
信号生成手段と、複数の比較手段に対応して各々設けら
れ、各々対応するアドレスｎの第３信号生成手段から出
力された第４中間信号PX(n,m) を保持し、アドレスｎ＋
１の第３信号生成手段に出力する複数の第５信号保持手
段と、前記複数の第３信号生成手段から各々入力された
第４中間信号PX(n,m)に基づいてフィードバック信号ORF
Bを生成し複数の第３信号生成手段の各々に出力するフ
ィードバック信号生成手段と、複数の第３信号生成手段
から各々出力された第４中間信号PX(n,m) を前記フィー
ドバック信号生成手段に導く第１信号線と、フィードバ
ック信号生成手段から出力されたフィードバック信号OR
FBを複数の第３信号生成手段の各々に導く第２信号線
と、を含む信号経路の略中間点に設けられ、前記信号経
路を通過する信号の通過時間を調整する調整手段と、を
含んで構成することができる。
【００２５】また第２の目的を達成するために本発明
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けら
れ、記憶手段に記憶された単位データと入力された単位
データとを比較し、比較結果を表す比較信号を出力する
複数の比較手段と、所定数の単位データで構成された元
データから隣合う単位データを順次取り出し前記記憶装
置の複数の比較手段の各々に順次入力すると共に、複数
の比較手段の各々に入力した単位データを各記憶手段と
比較手段との対に付与されたアドレスの降順に順次記憶
手段に記憶させる制御手段と、複数の比較手段の各々に
単位データが入力される毎に各比較手段から出力される
比較信号に対し、現在のサイクルをｍ、アドレスｎの比
較手段から出力される比較信号をML(n,m) 、論理和を
＋、論理積を×、アドレスｎの最大値をＮ、アドレスｎ
がＮのときのｎ＋１を０、比較結果「一致」を１、「不
一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第３中間信号MX(n,m) 及び第４中間信号PX(n,m)
と、フィードバック信号ORFBと、信号MSIGと、を生成
し、比較結果として信号MSIGを出力する比較結果制御手
段と、を含んで構成している。
【００２６】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第３信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
３信号保持手段に一旦保持された比較信号ML(n,m) を第
３中間信号MX(n,m+1) として保持する複数の第４信号保
持手段と、複数の比較手段に対応して各々設けられ、対
応するアドレスｎの第３信号保持手段に保持された比較
信号ML(n,m) 、アドレスｎ＋１の第４信号保持手段に保
持された第３中間信号MX(n+1,m) 、アドレスｎ＋１の第
４中間信号PX(n+1,m) 及びフィードバック信号ORFBが入
力され、第４中間信号PX(n,m+1) を生成する複数の第３
信号生成手段と、複数の比較手段に対応して各々設けら
れ、各々対応するアドレスｎの第３信号生成手段から出
力された第４中間信号PX(n,m) を保持し、アドレスｎ−
１の第３信号生成手段に出力する複数の第５信号保持手
段と、前記複数の第３信号生成手段から各々入力された
第４中間信号PX(n,m)に基づいてフィードバック信号ORF
Bを生成し複数の第３信号生成手段の各々に出力するフ
ィードバック信号生成手段と、複数の第３信号生成手段
から各々出力された第４中間信号PX(n,m) を前記フィー
ドバック信号生成手段に導く第１信号線と、フィードバ
ック信号生成手段から出力されたフィードバック信号OR
FBを複数の第３信号生成手段の各々に導く第２信号線
と、を含む信号経路の略中間点に設けられ、前記信号経
路を通過する信号の通過時間を調整する調整手段と、を
含んで構成することができる。
【００２７】また第２の目的を達成するために本発明
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けら
れ、記憶手段に記憶された単位データと入力された単位
データとを比較し、比較結果を表す比較信号を出力する
複数の比較手段と、所定数の単位データで構成された元
データから隣合う単位データを順次取り出し前記記憶装
置の複数の比較手段の各々に順次入力すると共に、複数
の比較手段の各々に入力した単位データを各記憶手段と
比較手段との対に付与されたアドレスの昇順に順次記憶
手段に記憶させる制御手段と、複数の比較手段の各々に
単位データが入力される毎に各比較手段から出力される
比較信号に対し、現在のサイクルをｍ、アドレスｎの比
較手段から出力される比較信号をML(n,m) 、論理和を
＋、論理積を×、否定を！、アドレスｎの最大値をＮ、
アドレスｎが０のときのｎ−１をＮ、比較結果「一致」
を１、「不一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(N,m)) ＋(ML(1,m)×MX(0,m)) ＋
…＋(ML(N,m)×MX(N-1,m)) ORPX(m)=(ML(0,m)×PX(N,m)) ＋(ML(1,m)×PX(0,m)) ＋
…＋(ML(N,m)×PX(N-1,m)) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(N,m)) ×(ML(1,m)＋MX(0,m)) ×
…×(ML(N,m)＋MX(N-1,m)) ORPX(m)=(ML(0,m)＋PX(N,m)) ×(ML(1,m)＋PX(0,m)) ×
…×(ML(N,m)＋PX(N-1,m)) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第５中間信号MX(n,m) 及び第６中間信号PX(n,m)
と、第７中間信号ORMX(m) と、第８中間信号ORPX(m)
と、フィードバック信号ORFBと、信号MSIGと、を生成
し、比較結果として信号MSIGを出力する比較結果制御手
段と、を含んで構成している。
【００２８】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第６信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
６信号保持手段に一旦保持された比較信号ML(n,m) を第
５中間信号MX(n,m+1) として保持する複数の第７信号保
持手段と、複数の比較手段に対応して各々設けられ、対
応するアドレスｎの第６信号保持手段に保持された比較
信号ML(n,m) 、アドレスｎ−１の第７信号保持手段に保
持された第５中間信号MX(n-1,m) 、アドレスｎ−１の第
７中間信号PX(n-1,m) 及びフィードバック信号ORFBが入
力され、第６中間信号PX(n,m+1) を生成する複数の第４
信号生成手段と、複数の比較手段に対応して各々設けら
れ、各々対応するアドレスｎの第４信号生成手段から出
力された第６中間信号PX(n,m) を保持し、アドレスｎ＋
１の第４信号生成手段に出力する複数の第８信号保持手
段と、複数の比較手段に対応して各々設けられ、対応す
るアドレスｎの第６信号保持手段に保持された比較信号
ML(n,m) とアドレスｎ−１の第７信号保持手段に保持さ
れた第５中間信号MX(n-1,m) が入力され、第７中間信号
ORMX(m) を生成する第５信号生成手段と、アドレスｎの
第６信号保持手段に保持された比較信号ML(n,m) とアド
レスｎ−１の第８信号保持手段に保持された第６中間信
号PX(n-1,m) が入力され、第８中間信号ORPX(m) を生成
する第６信号生成手段と、前記第５信号生成手段から出
力された第７中間信号ORMX(m) と、前記第６信号生成手
段から出力された第８中間信号ORPX(m) と、１サイクル
遅延させた第８中間信号ORPX(m-1) に基づいてフィード
バック信号ORFBを生成し複数の第４信号生成手段の各々
に出力するフィードバック信号生成手段と、複数の第６
信号保持手段から出力された比較信号ML(n,m) と複数の
第７信号保持手段から出力された第５中間信号MX(n-1,
m) を前記第５信号生成手段に導く第３信号線と、第５
信号生成手段から出力された第７中間信号ORMX(m) を前
記フィードバック生成手段に導く第４信号線と、フィー
ドバック生成手段から出力されたフィードバック信号OR
FBを複数の第４信号生成手段の各々に導く第５信号線
と、を含む信号経路の略中間点に設けられ、前記信号経
路を通過する信号の通過時間を調整する第２調整手段
と、複数の第６信号保持手段から出力された比較信号ML
(n,m) と複数の第８信号保持手段から出力された第６中
間信号MX(n-1,m) を前記第６信号生成手段に導く第６信
号線と、第６信号生成手段から出力された第８中間信号
ORPX(m) を前記フィードバック生成手段に導く第７信号
線と、フィードバック生成手段から出力されたフィード
バック信号ORFBを複数の第４信号生成手段の各々に導く
第５信号線と、を含む信号経路の略中間点に設けられ、
前記信号経路を通過する信号の通過時間を調整する第３
調整手段と、を含んで構成することができる。
【００２９】また第２の目的を達成するために本発明
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けら
れ、記憶手段に記憶された単位データと入力された単位
データとを比較し、比較結果を表す比較信号を出力する
複数の比較手段と、所定数の単位データで構成された元
データから隣合う単位データを順次取り出し前記記憶装
置の複数の比較手段の各々に順次入力すると共に、複数
の比較手段の各々に入力した単位データを各記憶手段と
比較手段との対に付与されたアドレスの降順に順次記憶
手段に記憶させる制御手段と、複数の比較手段の各々に
単位データが入力される毎に各比較手段から出力される
比較信号に対し、現在のサイクルをｍ、アドレスｎの比
較手段から出力される比較信号をML(n,m) 、論理和を
＋、論理積を×、否定を！、アドレスｎの最大値をＮ、
アドレスｎがＮのときのｎ＋１を０、比較結果「一致」
を１、「不一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(1,m)) ＋(ML(1,m)×MX(2,m)) ＋
…＋(ML(N,m)×MX(0,m)) ORPX(m)=(ML(0,m)×PX(1,m)) ＋(ML(1,m)×PX(2,m)) ＋
…＋(ML(N,m)×PX(0,m)) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(1,m)) ×(ML(1,m)＋MX(2,m)) ×
…×(ML(N,m)＋MX(0,m)) ORPX(m)=(ML(0,m)＋PX(1,m)) ×(ML(1,m)＋PX(2,m)) ×
…×(ML(N,m)＋PX(0,m)) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
する第５中間信号MX(n,m) 及び第６中間信号PX(n,m)
と、第７中間信号ORMX(m) と、第８中間信号ORPX(m)
と、フィードバック信号ORFBと、信号MSIGと、を生成
し、比較結果として信号MSIGを出力する比較結果制御手
段と、を含んで構成している。
【００３０】また上記において、比較結果制御手段を、
複数の比較手段に対応して各々設けられ、各々対応する
アドレスｎの比較手段から出力された比較信号ML(n,m)
を保持する複数の第６信号保持手段と、複数の比較手段
に対応して各々設けられ、各々対応するアドレスｎの第
６信号保持手段に一旦保持された比較信号ML(n,m) を第
５中間信号MX(n,m+1) として保持する複数の第７信号保
持手段と、複数の比較手段に対応して各々設けられ、対
応するアドレスｎの第６信号保持手段に保持された比較
信号ML(n,m) 、アドレスｎ＋１の第７信号保持手段に保
持された第５中間信号MX(n+1,m) 、アドレスｎ＋１の第
７中間信号PX(n+1,m) 及びフィードバック信号ORFBが入
力され、第６中間信号PX(n,m+1) を生成する複数の第４
信号生成手段と、複数の比較手段に対応して各々設けら
れ、各々対応するアドレスｎの第４信号生成手段から出
力された第６中間信号PX(n,m) を保持し、アドレスｎ−
１の第４信号生成手段に出力する複数の第８信号保持手
段と、複数の比較手段に対応して各々設けられ、対応す
るアドレスｎの第６信号保持手段に保持された比較信号
ML(n,m) とアドレスｎ＋１の第７信号保持手段に保持さ
れた第５中間信号MX(n+1,m) が入力され、第７中間信号
ORMX(m) を生成する第５信号生成手段と、アドレスｎの
第６信号保持手段に保持された比較信号ML(n,m) とアド
レスｎ＋１の第８信号保持手段に保持された第６中間信
号PX(n+1,m) が入力され、第８中間信号ORPX(m) を生成
する第６信号生成手段と、前記第５信号生成手段から出
力された第７中間信号ORMX(m) と、前記第６信号生成手
段から出力された第８中間信号ORPX(m) と、１サイクル
遅延させた第８中間信号ORPX(m-1) に基づいてフィード
バック信号ORFBを生成し複数の第４信号生成手段の各々
に出力するフィードバック信号生成手段と、複数の第６
信号保持手段から出力された比較信号ML(n,m) と複数の
第７信号保持手段から出力された第５中間信号MX(n+1,
m) を前記第５信号生成手段に導く第３信号線と、第５
信号生成手段から出力された第７中間信号ORMX(m) を前
記フィードバック生成手段に導く第４信号線と、フィー
ドバック生成手段から出力されたフィードバック信号OR
FBを複数の第４信号生成手段の各々に導く第５信号線
と、を含む信号経路の略中間点に設けられ、前記信号経
路を通過する信号の通過時間を調整する第２調整手段
と、複数の第６信号保持手段から出力された比較信号ML
(n,m) と複数の第８信号保持手段から出力された第６中
間信号MX(n+1,m) を前記第６信号生成手段に導く第６信
号線と、第６信号生成手段から出力された第８中間信号
ORPX(m) を前記フィードバック生成手段に導く第７信号
線と、フィードバック生成手段から出力されたフィード
バック信号ORFBを複数の第４信号生成手段の各々に導く
第５信号線と、を含む信号経路の略中間点に設けられ、
前記信号経路を通過する信号の通過時間を調整する第３
調整手段と、を含んで構成することができる。
【００３１】また本発明は、複数の記憶手段及び複数の
比較手段を連想メモリで構成することができる。
【００３２】
【作用】特開平5-233212号公報に開示された検索装置で
は、順次入力する検索データに対する比較結果が１回
「一致」（すなわち単文字一致）となった段階で、プラ
イオリティエンコーダから外部へ出力される一致信号MS
IGが「一致」に対応するレベルに変化する。しかしなが
ら、圧縮アルゴリズムLZ１では、複数の単位データが連
なって構成される繰り返しデータを別の符号に変換する
ものであり、単一の単位データから成る繰り返しデータ
に対しては、比較結果が「不一致」であった場合と同じ
く符号への変換を行う必要はない。本願発明者は上記事
実に着目し、単位データに対する比較結果が１回「一
致」となった段階では比較結果として「一致」を出力す
る必要の無いことに想到し、本発明を成すに至った。
【００３３】このため本発明では、制御手段が、複数の
比較手段の各々に入力した単位データを、各記憶手段と
比較手段との対に付与されたアドレスの昇順に順次記憶
手段に記憶させる場合、複数の比較手段の各々に単位デ
ータが入力される毎に各比較手段から出力される比較信
号に対し、現在のサイクルをｍ、アドレスｎの比較手段
から出力される比較信号をML(n,m) 、論理和を＋、論理
積を×、アドレスｎの最大値をＮ、アドレスｎが０のと
きのｎ−１をＮ、比較結果「一致」を１、「不一致」を
０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n-1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n-1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) …（３） なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力する比較
結果制御手段を設けている。
【００３４】（３）式を前述の（１）式と比較すると、
（３）式における信号MSIGは（１）式におけるフィード
バック信号ORFBと論理的に等しく、単位データに対する
比較結果が１回「一致」となった段階では１とはなら
ず、複数の単位データが連なって構成される繰り返しデ
ータが発見された場合に１（一致）となる。従って、
（３）式においてこの信号MSIGが１か０かに応じて値が
定まる第１中間信号PSについても、（１）式におけるラ
ッチPSに保持される信号PSと論理的に等しい。
【００３５】一方、本発明では、前述したように単位デ
ータに対する比較結果が１回「一致」となったのみでは
比較結果として「一致」を出力する必要がないことか
ら、従来の検索装置におけるフィードバック信号の代わ
りとして用いる信号MSIGを、比較結果としても出力す
る。これにより、従来の検索装置と比較してフィードバ
ック信号ORFBを生成するための信号線及びＯＲ回路（具
体的には図１６におけるＯＲ回路１５８、１６０）が不
要となる。従って、従来の検索装置と比較して回路の規
模を小さくすることができ、本発明に係るデータ圧縮用
検索装置を小型化することが可能となる。
【００３６】なお、上記では便宜的に比較結果「一致」
を１、「不一致」を０で表していたが、「一致」を０、
「不一致」を１で表したとすると、比較結果制御手段で PE(n,m) ＝ ML(n,m)＋PS(n-1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n-1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) …（４） なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力すればよ
い。上記（４）式は（３）式と論理的に等価であり、
（４）式の演算を行うように比較結果制御手段を構成し
た場合にも同様の効果が得られる。
【００３７】また、上述した比較結果制御手段は、具体
的には、複数の比較手段に対応して各々設けられ、各々
対応するアドレスｎの比較手段から出力された比較信号
ML(n,m) を保持する複数の第１信号保持手段と、複数の
比較手段に対応して各々設けられ、各々対応するアドレ
スｎの第１信号保持手段に保持された比較信号ML(n,m)
、アドレスｎ−１の第１中間信号PS(n-1,m) 及び信号M
SIGが入力され、アドレスｎの第１中間信号PS(n,m+1)
及び第２中間信号PE(n,m) を生成する複数の第１信号生
成手段と、複数の比較手段に対応して各々設けられ、各
々対応するアドレスｎの第１信号生成手段から出力され
た第１中間信号PS(n,m) を保持し、アドレスｎ＋１の第
１信号生成手段に出力する複数の第２信号保持手段と、
複数の第１信号生成手段から各々入力された第２中間信
号PE(n,m) に基づいて信号MSIGを生成し出力する第２信
号生成手段と、で構成することができる。
【００３８】上記構成において、第１信号保持手段及び
第２信号保持手段は例えばラッチ等で構成することがで
き、第１信号生成手段は図１６に示した従来の検索装置
の信号生成回路と同様のごく簡単な構成の回路によって
実現できる。また、第２信号生成手段はＯＲ回路又はＡ
ＮＤ回路で構成することができる。従って本発明を適用
することで回路構成が複雑となって逆に回路規模が大き
くなることはなく、上記構成からも明らかなように、従
来の検索装置と比較してフィードバック信号ORFBを生成
するための信号線及びＯＲ回路等を省略できるので、装
置を小型化できることが明らかである。
【００３９】更に、制御手段が、複数の比較手段の各々
に入力した単位データを、各記憶手段と比較手段との対
に付与されたアドレスの昇順に順次記憶手段に記憶させ
る場合は、アドレスｎがＮのときのｎ＋１を０、比較結
果「一致」を１、「不一致」を０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n+1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n+1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) …（５） 比較結果「一致」を０、「不一致」を１で表したとする
と、 PE(n,m) ＝ ML(n,m)＋PS(n+1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n+1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) …（６） なる演算を比較結果制御手段で行うようにすればよい。
上記（５）式は（３）式と、（６）式は（４）式と等価
であり、（５）式又は（６）式の演算を行うように比較
結果制御手段を構成した場合にも同様の効果が得られ
る。
【００４０】（５）式又は（６）式の演算を行う比較結
果制御手段は、具体的には、前記複数の第１信号生成手
段が、各々対応するアドレスｎの第１信号保持手段に保
持された比較信号ML(n,m) 、アドレスｎ＋１の第１中間
信号PS(n+1,m) 及び信号MSIGが入力され、アドレスｎの
第１中間信号PS(n,m+1) 及び第２中間信号PE(n,m) を生
成し、複数の第２信号保持手段が、各々対応するアドレ
スｎの第１信号生成手段から出力された第１中間信号PS
(n,m) を保持し、アドレスｎ−１の第１信号生成手段に
出力するように構成することで実現できる。
【００４１】ところで、例えばデジタル回路において、
クロック信号の１周期で信号が通過すべき複数の信号経
路のうち、所定の信号経路がクリティカルパスとなって
いる場合には、該所定の信号経路をクロック信号の複数
周期で通過すべき経路とみなしてクロック信号の周期を
短く（周波数を高く）すれば、回路の動作を高速化する
ことができる。しかし、従来の検索装置では、クリティ
カルパスとなっているフィードバック信号ORFBを生成出
力するための信号経路を、信号がクロック信号の１周期
に相当する期間内に通過することを前提としており、ク
ロック信号の周期を短くすることはできない。
【００４２】このため本発明は、制御手段が、複数の比
較手段の各々に入力した単位データを、各記憶手段と比
較手段との対に付与されたアドレスの昇順に順次記憶手
段に記憶させる場合、複数の比較手段の各々に単位デー
タが入力される毎に各比較手段から出力される比較信号
に対し、現在のサイクルをｍ、アドレスｎの比較手段か
ら出力される比較信号をML(n,m) 、論理和を＋、論理積
を×、アドレスｎの最大値をＮ、アドレスｎが０のとき
のｎ−１をＮ、比較結果「一致」を１、「不一致」を０
で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) …（７） なる演算を各サイクルで各々行って、各比較手段に対応
する第３中間信号MX(n,m) 及び第４中間信号PX(n,m)
と、フィードバック信号ORFBと、を生成し、比較結果と
して信号MSIGを出力する比較結果制御手段を設けてい
る。
【００４３】上記においても、単位データに対する比較
結果が１回「一致」となった段階では比較結果として
「一致」を出力する必要がないことを利用しており、
（７）式より明らかなように信号MSIGは、２個以上の単
位データが連なって構成される繰り返しデータが発見さ
れた場合にのみ１（一致）となる。またフィードバック
信号ORFBは、従来の検索装置におけるフィードバック信
号ORFB((１）式参照) と論理的に等しい。
【００４４】ところで、フィードバック信号ORFBの伝播
をクロック信号の１周期分遅らせた場合、所定の周期で
２個の単位データが連なって構成される繰り返しデータ
が発見されたとしても、この周期ではフィードバック信
号ORFBが１とならず、次の周期でフィードバック信号OR
FBが１に変化する。また所定の周期で２個以上の単位デ
ータが連なって構成される繰り返しデータの末尾が検知
されたとしても、この周期ではフィードバック信号ORFB
が０とならず、次の周期でフィードバック信号ORFBが０
に変化する。
【００４５】これに対し（７）式では、２個の単位デー
タが連なって構成される繰り返しデータが発見されると
（すなわち ML(n,m)×MX(n-1,m) ＝１）、フィードバッ
ク信号ORFBが０であってもこれが第４中間信号PX(n,m)
に反映される。また、２個以上の単位データが連なって
構成される繰り返しデータの末尾が検知された場合（す
なわち ML(n,m)×PX(n-1,m) ＝０）には、このときの比
較信号ML(n,m) は第３中間信号MX(n,m+1) として保持さ
れ、次の周期でアドレスｎ＋１の比較信号 ML(n,m)との
論理積を演算することが可能である。
【００４６】上記処理を実現するためには、少なくとも
第３中間信号MXを保持する信号保持手段を新たに設ける
必要があるので回路規模は若干大きくなるが、フィード
バック信号ORFBの伝播をクロック信号の１周期分遅らせ
ることができるので、クロック信号の周期を半分（周波
数を２倍）にすることができる。従って装置の動作速度
を２倍とすることができ、データ圧縮を高速で行うこと
ができる。
【００４７】なお、上記では便宜的に比較結果「一致」
を１、「不一致」を０で表していたが、「一致」を０、
「不一致」を１で表したとすると、比較結果制御手段で
MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) …（８） なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力すればよ
い。上記（８）式は（７）式と論理的に等価であり、
（７）式の演算を行うように比較結果制御手段を構成し
た場合にも同様の効果が得られる。
【００４８】なお、上述した比較結果制御手段は、具体
的には、複数の比較手段に対応して各々設けられ、各々
対応するアドレスｎの比較手段から出力された比較信号
ML(n,m) を保持する複数の第３信号保持手段と、複数の
比較手段に対応して各々設けられ、各々対応するアドレ
スｎの第３信号保持手段に一旦保持された比較信号ML
(n,m) を第３中間信号MX(n,m+1) として保持する複数の
第４信号保持手段と、複数の比較手段に対応して各々設
けられ、各々対応するアドレスｎの第３信号保持手段に
保持された比較信号ML(n,m) 、アドレスｎ−１の第４信
号保持手段に保持された第３中間信号MX(n-1,m) 、アド
レスｎ−１の第４中間信号PX(n-1,m) 及びフィードバッ
ク信号ORFBが入力され、第４中間信号PX(n,m+1) を生成
する複数の第３信号生成手段と、複数の比較手段に対応
して各々設けられ、各々対応するアドレスｎの第３信号
生成手段から出力された第４中間信号PX(n,m) を保持
し、アドレスｎ＋１の第３信号生成手段に出力する複数
の第５信号保持手段と、前記複数の第３信号生成手段か
ら各々入力された第４中間信号PX(n,m)に基づいてフィ
ードバック信号ORFBを生成し複数の第３信号生成手段の
各々に出力するフィードバック信号生成手段と複数の第
３信号生成手段から各々出力された第４中間信号PX(n,
m) を前記フィードバック信号生成手段に導く第１信号
線と、フィードバック信号生成手段から出力されたフィ
ードバック信号ORFBを複数の第３信号生成手段の各々に
導く第２信号線と、を含む信号経路の略中間点に設けら
れ、前記信号経路を通過する信号の通過時間を調整する
調整手段と、で構成することができる。
【００４９】なお調整手段は、信号経路を通過する信号
の通過時間を調整することにより、複数の第３信号生成
手段にフィードバック信号ORFBが入力されるタイミング
を調整するためのものであり、例えばラッチ等のように
信号を遅延させる手段で構成することができる。
【００５０】更に、制御手段が、複数の比較手段の各々
に入力した単位データを、各記憶手段と比較手段との対
に付与されたアドレスの昇順に順次記憶手段に記憶させ
る場合は、アドレスｎがＮのときのｎ＋１を０、比較結
果「一致」を１、「不一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) …（９） 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) …（10） なる演算を比較結果制御手段で行うようにすればよい。
上記（９）式は（７）式と、（10）式は（８）式と等価
であり、（９）式又は（10）式の演算を行うように比較
結果制御手段を構成した場合にも同様の効果が得られ
る。
【００５１】（９）式又は（10）式の演算を行う比較結
果制御手段は、具体的には、前記複数の第３信号生成手
段が、対応するアドレスｎの第３信号保持手段に保持さ
れた比較信号ML(n,m) 、アドレスｎ＋１の第４信号保持
手段に保持された第３中間信号MX(n+1,m) 、アドレスｎ
＋１の第４中間信号PX(n+1,m) 及びフィードバック信号
ORFBが入力され、第４中間信号PX(n,m+1) を生成し、前
記複数の第５信号保持手段が、各々対応するアドレスｎ
の第３信号生成手段から出力された第４中間信号PX(n,
m) を保持し、アドレスｎ−１の第３信号生成手段に出
力するように構成することで実現できる。
【００５２】また本発明は、制御手段が、複数の比較手
段の各々に入力した単位データを、各記憶手段と比較手
段との対に付与されたアドレスの昇順に順次記憶手段に
記憶させる場合、複数の比較手段の各々に単位データが
入力される毎に各比較手段から出力される比較信号に対
し、現在のサイクルをｍ、アドレスｎの比較手段から出
力される比較信号をML(n,m) 、論理和を＋、論理積を
×、否定を！、アドレスｎの最大値をＮ、アドレスｎが
０のときのｎ−１をＮ、比較結果「一致」を１、「不一
致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(N,m)) ＋(ML(1,m)×MX(0,m)) ＋…＋(ML(N,m)×MX(N-1 ,m)) ORPX(m)=(ML(0,m)×PX(N,m)) ＋(ML(1,m)×PX(0,m)) ＋…＋(ML(N,m)×PX(N-1 ,m)) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) …（11） なる演算を各サイクルで各々行って、各比較手段に対応
する第５中間信号MX(n,m) 及び第６中間信号PX(n,m)
と、第７中間信号ORMX(m) と、第８中間信号ORPX(m)
と、フィードバック信号ORFBと、信号MSIGと、を生成
し、比較結果として信号MSIGを出力する比較結果制御手
段とを設けている。
【００５３】上記においても、（７）式と同様、単位デ
ータに対する比較結果が１回「一致」となった段階では
比較結果として「一致」を出力する必要がないことを利
用しており、２個の単位データが連なって構成される繰
り返しデータが発見されると（すなわち ML(n,m)×MX(n
-1,m) ＝１）、フィードバック信号ORFBが０であっても
これが第４中間信号PX(n,m)に反映される。また、２個
以上の単位データが連なって構成される繰り返しデータ
の末尾が検知された場合（すなわち ML(n,m)×PX(n-1,
m) ＝０）には、このときの比較信号ML(n,m) は第３中
間信号MX(n,m+1)として保持され、次の周期でアドレス
ｎ＋１の比較信号 ML(n,m)との論理積を演算することが
可能である。
【００５４】上記処理を実現するためには、（３）式の
方法に比べ、第３中間信号MXを保持する信号保持手段を
新たに設ける他に、フィードバック経路がORMX(m)とORP
X(m)の２系統となるため回路規模が大きくなるが、
（７）式の方法とと同様フィードバック信号ORFBの伝播
をクロック信号の１周期分遅らせることができるので、
クロック信号の周期を半分（周波数を２倍）にすること
ができる。従って装置の動作速度を２倍とすることがで
き、データ圧縮を高速で行うことができる。
【００５５】なお、上記では便宜的に比較結果「一致」
を１、「不一致」を０で表していたが、「一致」を０、
「不一致」を１で表したとすると、比較結果制御手段で
比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(N,m)) ×(ML(1,m)＋MX(0,m)) ×…×(ML(N,m)＋MX(N-1 ,m)) ORPX(m)=(ML(0,m)＋PX(N,m)) ×(ML(1,m)＋PX(0,m)) ×…×(ML(N,m)＋PX(N-1 ,m)) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) …（12） なる演算を各サイクルで各々行って、各比較手段に対応
する第１中間信号PS及び第２中間信号PEと、信号MSIG
と、を生成し、比較結果として信号MSIGを出力すればよ
い。上記（12）式は（11）式と論理的に等価であり、
（11）式の演算を行うように比較結果制御手段を構成し
た場合にも同様の効果が得られる。
【００５６】なお、上述した比較結果制御手段は、具体
的には、複数の比較手段に対応して各々設けられ、各々
対応するアドレスｎの比較手段から出力された比較信号
ML(n,m) を保持する複数の第６信号保持手段と、複数の
比較手段に対応して各々設けられ、各々対応するアドレ
スｎの第６信号保持手段に一旦保持された比較信号ML
(n,m) を第５中間信号MX(n,m+1) として保持する複数の
第７信号保持手段と、複数の比較手段に対応して各々設
けられ、対応するアドレスｎの第６信号保持手段に保持
された比較信号ML(n,m) 、アドレスｎ−１の第７信号保
持手段に保持された第５中間信号MX(n-1,m) 、アドレス
ｎ−１の第７中間信号PX(n-1,m) 及びフィードバック信
号ORFBが入力され、第６中間信号PX(n,m+1) を生成する
複数の第４信号生成手段と、複数の比較手段に対応して
各々設けられ、各々対応するアドレスｎの第４信号生成
手段から出力された第６中間信号PX(n,m) を保持し、ア
ドレスｎ＋１の第４信号生成手段に出力する複数の第８
信号保持手段と、複数の比較手段に対応して各々設けら
れ、対応するアドレスｎの第６信号保持手段に保持され
た比較信号ML(n,m) とアドレスｎ−１の第７信号保持手
段に保持された第５中間信号MX(n-1,m) が入力され、第
７中間信号ORMX(m) を生成する第５信号生成手段と、ア
ドレスｎの第６信号保持手段に保持された比較信号ML
(n,m) とアドレスｎ−１の第８信号保持手段に保持され
た第６中間信号PX(n-1,m) が入力され、第８中間信号OR
PX(m) を生成する第６信号生成手段と、前記第５信号生
成手段から出力された第７中間信号ORMX(m) と、前記第
６信号生成手段から出力された第８中間信号ORPX(m)
と、１サイクル遅延させた第８中間信号ORPX(m-1) に基
づいてフィードバック信号ORFBを生成し複数の第４信号
生成手段の各々に出力するフィードバック信号生成手段
と、複数の第６信号保持手段から出力された比較信号ML
(n,m) と複数の第７信号保持手段から出力された第５中
間信号MX(n-1,m) を前記第５信号生成手段に導く第３信
号線と、第５信号生成手段から出力された第７中間信号
ORMX(m) を前記フィードバック生成手段に導く第４信号
線と、フィードバック生成手段から出力されたフィード
バック信号ORFBを複数の第４信号生成手段の各々に導く
第５信号線と、を含む信号経路の略中間点に設けられ、
前記信号経路を通過する信号の通過時間を調整する第２
調整手段と、複数の第６信号保持手段から出力された比
較信号ML(n,m) と複数の第８信号保持手段から出力され
た第６中間信号MX(n-1,m) を前記第６信号生成手段に導
く第６信号線と、第６信号生成手段から出力された第８
中間信号ORPX(m) を前記フィードバック生成手段に導く
第７信号線と、フィードバック生成手段から出力された
フィードバック信号ORFBを複数の第４信号生成手段の各
々に導く第５信号線と、を含む信号経路の略中間点に設
けられ、前記信号経路を通過する信号の通過時間を調整
する第３調整手段と、で構成することができる。
【００５７】更に、制御手段が、複数の比較手段の各々
に入力した単位データを各記憶手段と比較手段との対に
付与されたアドレスの降順に順次記憶手段に記憶させる
場合は、アドレスｎの最大値をＮ、アドレスｎがＮのと
きのｎ＋１を０、比較結果「一致」を１、「不一致」を
０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(1,m)) ＋(ML(1,m)×MX(2,m)) ＋…＋(ML(N,m)×MX(0,m )) ORPX(m)=(ML(0,m)×PX(1,m)) ＋(ML(1,m)×PX(2,m)) ＋…＋(ML(N,m)×PX(0,m )) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) …（13） 比較結果「一致」を０、「不一致」を１で表したとする
と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(1,m)) ×(ML(1,m)＋MX(2,m)) ×…×(ML(N,m)＋MX(0,m )) ORPX(m)=(ML(0,m)＋PX(1,m)) ×(ML(1,m)＋PX(2,m)) ×…×(ML(N,m)＋PX(0,m )) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) …（14） なる演算を比較結果制御手段で行うようにすればよい。
上記（13）式は（11）式と、（14）式は（12）式と等価
であり、（13）式又は（14）式の演算を行うように比較
結果制御手段を構成した場合にも同様の効果が得られ
る。
【００５８】（13）式又は（14）式の演算を行う比較結
果制御手段は、具体的には、前記複数の第４信号生成手
段が、対応するアドレスｎの第６信号保持手段に保持さ
れた比較信号ML(n,m) 、アドレスｎ＋１の第７信号保持
手段に保持された第５中間信号MX(n+1,m) 、アドレスｎ
＋１の第７中間信号PX(n+1,m) 及びフィードバック信号
ORFBが入力され、第６中間信号PX(n,m+1) を生成し、前
記複数の第８信号保持手段が、各々対応するアドレスｎ
の第４信号生成手段から出力された第６中間信号PX(n,
m) を保持し、アドレスｎ−１の第４信号生成手段に出
力し、アドレスｎの第６信号保持手段に保持された比較
信号ML(n,m) とアドレスｎ＋１の第７信号保持手段に保
持された第５中間信号MX(n+1,m) が入力され、第７中間
信号ORMX(m) を生成する第５信号生成手段と、アドレス
ｎの第６信号保持手段に保持された比較信号ML(n,m) と
アドレスｎ＋１の第８信号保持手段に保持された第６中
間信号PX(n+1,m) が入力され、第８中間信号ORPX(m) を
生成する第６信号生成手段と、前記第７中間信号ORMX
(m) と、第８中間信号ORPX(m) と、１サイクル遅延させ
た第８中間信号ORPX(m-1) に基づいてフィードバック信
号ORFBを生成するように構成することで実現できる。
【００５９】また（３）式、（４）式、（７）式、
（８）式、（11）式、（12）式ではアドレスｎが０のと
きのｎ−１をＮとしており、アドレスｎが０のときの第
１中間信号PS(n-1,m) 、第３中間信号MX(n-1,m) 及び第
４中間信号PX(n-1,m) として、PS(N,m) 、第３中間信号
MX(N,m) 及び第４中間信号PX(N,m) が用いられる。これ
により、複数の記憶手段による記憶容量よりも元データ
が大きい場合に、複数の記憶手段の全てに単位データを
記憶した後にアドレスｎが０の記憶手段に単位データを
記憶させて、複数の記憶手段を所謂リングバッファとし
て用いることができる。
【００６０】また（５）式、（６）式、（９）式、（1
0）式、(13）式、（14)式ではアドレスｎがＮのときの
ｎ＋１を0 としており、アドレスｎがＮのときの第１中
間信号PS(n+1,m) 、第３中間信号MX(n+1,m) 及び第４中
間信号PX(n+1,m) として、PS(0,m) 、第３中間信号MX
(0,m) 及び第４中間信号PX(0,m) が用いられる。これに
より、複数の記憶手段による記憶容量よりも元データが
大きい場合に、上記と同様に複数の記憶手段の全てに単
位データを記憶した後にアドレスｎがＮの記憶手段に単
位データを記憶させて、複数の記憶手段を所謂リングバ
ッファとして用いることができる。
【００６１】一方、元データの大きさに比較して複数の
記憶手段による記憶容量が充分に大きいことが予め分か
っている場合には、（３）式、（４）式、（７）式、
（８）式、（11）式、（12）式においてアドレスｎ＝０
に対応する第１中間信号PS(n-1,m) 、第３中間信号MX(n
-1,m) 及び第４中間信号PX(n-1,m) 、（５）式、（６）
式、（９）式、（10）式、（13）式、（14）式において
アドレスｎ＝Ｎに対応する第１中間信号PS(n+1,m) 、第
３中間信号MX(n+1,m) 及び第４中間信号PX(n+1,m) を
「不一致」に対応する一定値としてもよい。
【００６２】また、上記では便宜的に比較結果「一致」
を１、「不一致」を０、又は比較結果「一致」を０、
「不一致」を１で表し、（３）式乃至（14）式によって
本発明を規定していたが、本発明は、「一致」「不一
致」に応じて信号のレベルを変化させる実施態様に限定
されるものではなく、例えば各信号を２ビットのデータ
とし、例えば「一致」は(10)2 、「不一致」は(01)
2 (( )2 は ( )内の数値が２進数であることを表す）に
値を変化させる実施態様も含んでいる。但し、装置構成
が複雑になることを考慮すると、信号のレベルを「一
致」「不一致」に対応させることが好ましい。
【００６３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００６４】〔第１実施例〕図１には本第１実施例に係
る、本発明が適用されたマイクロコンピュータ１０の構
成（一部）が示されている。マイクロコンピュータ１０
はＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６を備えており、
これらはアドレスバス、データバス、コントロールバス
等から成るバス１８を介して互いに接続されている。
【００６５】またマイクロコンピュータ１０は、本発明
に係るデータ圧縮用検索装置としての複数の繰り返しデ
ータ検索装置２０Ａ、２０Ｂ、…を備えており、これら
は繰り返しデータ検索装置の作動を制御するデータ圧縮
コントローラ２２を介してバス１８に接続されている。
なお、繰り返しデータ検索装置２０Ａ、２０Ｂ、…は各
々同一の構成であり、本実施例ではＰ＋１個の繰り返し
データ検索装置が設けられている。以下ではＰ＋１個の
繰り返しデータ検索装置を「繰り返しデータ検索装置２
０」と総称してその構成を説明すると共に、個々の繰り
返しデータ検索装置については「ブロック０」〜「ブロ
ックＰ」と称して区別する。
【００６６】図２に示すように、繰り返しデータ検索装
置２０は図２に「○」で示す多数の連想メモリセル（以
下、連想メモリをＣＡＭという）２８がマトリクス状に
配置されて構成されたＣＡＭセルアレイ２６を備えてい
る。ＣＡＭセルアレイ２６にはＮ＋１本のワード線WL0
〜WLN 、Ｎ＋１本のマッチ線MATCH0〜MATCHN、Ｍ＋１組
のビット線対BL0,BL0'〜BLM,BLM'が各々マトリクス状に
配置されており、各ＣＡＭセル２８は、ワード線WL0 〜
WLN の何れか、マッチ線MATCH0〜MATCHNの何れか及びビ
ット線対BL0,BL0'〜BLM,BLM'の何れかに各々接続されて
いる。
【００６７】前記多数のＣＡＭセル２８は各々同一の構
成とされている。図３に示すように、ＣＡＭセル２８は
互いの入力端と出力端とが接続された２個のＮＯＴ回路
３０、３２を備えている。このＮＯＴ回路３０、３２の
ループによって１ビットのデータを記憶する記憶回路
（ＳＲＡＭ型）が構成されている。ＮＯＴ回路３０の出
力端はN-MOSFET３４のソースに、ＮＯＴ回路３２の出力
端は同じくN-MOSFET３６のソースに各々接続されてお
り、N-MOSFET３４、３６のゲートは各々ワード線WLに接
続されている。
【００６８】またN-MOSFET３４、３６のドレインは各々
ビット線BL,BL'に接続されている。ＣＡＭセル２８に１
ビットのデータを書き込む場合には、ワード線WLはハイ
レベルとされ、ビット線BLは書き込むデータＤに対応し
たレベル（Ｄが「１」の場合はハイレベル、「０」の場
合はローレベル）とされ、ビット線BL' はビット線BLの
レベルに対して反転したレベル（ビット線BLがハイレベ
ルの場合はローレベル、ビット線BLがローレベルの場合
はハイレベル）とされる。これにより、N-MOSFET３４、
３６がオンし、ビット線BL又はBL' を介して供給された
データがＮＯＴ回路３０、３２のループに保持される。
【００６９】また、ＮＯＴ回路３０の出力端はN-MOSFET
３８のゲートに、ＮＯＴ回路３２の出力端はN-MOSFET４
０のゲートに各々接続されている。なお、ＮＯＴ回路３
２からはデータＤを反転したデータ（Ｑ’）が出力さ
れ、ＮＯＴ回路３０からはデータＱ’を反転したデータ
Ｑ（＝Ｄ）が出力される。N-MOSFET３８、４０のドレイ
ンは各々ビット線BL',BLに接続されており、ソースはN-
MOSFET４２のゲートに接続されている。N-MOSFET４２の
ドレインはマッチ線MATCH に接続され、ソースは接地さ
れている。
【００７０】なお本実施例では、同一のワード線及びマ
ッチ線に、一例として M+1個のＣＡＭセル２８を接続し
ており、同一のワード線及びマッチ線に接続された複数
のＣＡＭセル２８（以下、これらをＣＡＭセル列とい
う）に M+1ビットのデータを記憶できるようになってい
る。また、ＣＡＭセルアレイ２６ではＣＡＭセル列毎に
アドレスが付与されている。また、単一のＣＡＭセル列
を構成する各ＣＡＭセル２８のＮＯＴ回路３０、３２の
ループは本発明の記憶手段に、各ＣＡＭセルのN-MOSFET
３８、４０、４２は本発明の比較手段に各々対応してい
る。
【００７１】一方、図２に示すように、繰り返しデータ
検索装置２０はタイミングコントローラ５０を備えてい
る。タイミングコントローラ５０はデータ圧縮コントロ
ーラ２２に接続されている。データ圧縮コントローラ２
２からタイミングコントローラ５０に検索指示SEARCHが
入力されると、繰り返しデータ検索装置２０は、入力さ
れた検索データをＣＡＭセルアレイ２６の各ＣＡＭセル
列に記憶されたデータと比較し、次に前記検索データを
ＣＡＭセルアレイ２６の何れかのＣＡＭセル列に書き込
むことを繰り返す「検索」モードを実行する。
【００７２】タイミングコントローラ５０にはデータ圧
縮コントローラ２２からシステムクロックCLOCK が入力
され、システムクロックCLOCK と同期したクロックSRを
生成し出力する。クロックSRはタイミングコントローラ
５０に接続された書込みバッファ５６に出力される。
【００７３】書込みバッファ５６はデータ圧縮コントロ
ーラ２２に接続されており、コントーラ２２から検索デ
ータ（本発明における元データから取り出した単位デー
タに相当）が順次入力される。書込みバッファ５６には
ビット線対BL0,BL0'〜BLM,BLM'が各々接続されており、
入力された検索データを保持すると共にタイミングコン
トローラ５０から入力されたクロックSRに同期したタイ
ミングで、保持している検索データの値に応じてビット
線対BL0,BL0'〜BLM,BLM'のレベルを変化させる（ビット
線対を駆動する）。書込みバッファ５６が所定の検索デ
ータに応じて各ビット線対を駆動している間に、各ＣＡ
Ｍセル列に記憶されたデータと前記所定の検索データと
の比較、及び所定のＣＡＭセル列への所定の検索データ
の書込みが行われる。
【００７４】タイミングコントローラ５０にはアドレス
デコーダ５２も接続されており、クロックSRはアドレス
デコーダ５２にも出力される。アドレスデコーダ５２は
データ圧縮コントローラ２２に接続されており、データ
圧縮コントローラ２２から検索データの書込みを行なう
ＣＡＭセル列のアドレス（書込みアドレスWADR) が指定
される。アドレスデコーダ５２にはワード線WL0 〜WLN
が接続されており、クロックSRと同期したタイミング
で、より詳しくは書込みバッファ５６が所定の検索デー
タに応じて各ビット線対を駆動している期間内で、かつ
各ＣＡＭセル列に記憶されたデータと所定の検索データ
との比較が行われた後に、指定された書込みアドレスWA
DRに対応するＣＡＭセル列のワード線をアサートし（イ
ネーブルとし）、所定の検索データを指定されたアドレ
スに対応するＣＡＭセル列に書き込む。
【００７５】またタイミングコントローラ５０には、各
々マッチ線MATCH0〜MATCHNに接続されたＮ＋１個のマッ
チ線コントローラ５８0 〜５８N も各々接続されてお
り、クロックSRはマッチ線コントローラ５８0 〜５８N
の各々にも出力される。マッチ線コントローラ５８0 〜
５８N は、入力されたクロックSRに基づき各ＣＡＭセル
列に記憶されたデータと検索データとの比較に先立って
マッチ線MATCH0〜MATCHNをハイレベルにチャージ（プリ
チャージ）する。このマッチ線コントローラ５８0 〜５
８N によるマッチ線のプリチャージは、書込みバッファ
５６が所定の検索データに応じた各ビット線対の駆動を
終了してから、次の検索データに応じた各ビット線対の
駆動を開始する迄の期間内に行われる。
【００７６】またマッチ線MATCH0〜MATCHNは、本発明の
比較結果制御手段の一部を構成する比較結果制御回路６
０に各々接続されている。図４に示すように、比較結果
制御回路６０は第１の信号保持手段としてのラッチ６２
0 〜６２N 、第１の信号生成手段としての信号生成回路
６４0 〜６４N 、第２の信号保持手段としてのラッチ６
６0 〜６６N を備えている。なお図４では、マッチ線コ
ントローラ５８0 〜５８N の図示を省略している。ま
た、図４では信号生成回路６４0 〜６４N のうち、マッ
チ線MATCH1に接続された信号生成回路６４1 についての
み具体的な構成を示しているが、他の信号生成回路も各
々同一の構成であり、以下では比較結果制御回路６０の
うちマッチ線MATCH1に対応する回路部分についてのみ説
明する。
【００７７】マッチ線MATCH1はラッチ６２1 の入力端に
接続されており、ラッチ６２1 の出力端は信号生成回路
６４1 のＡＮＤ回路６８1 、７０1 に各々２個設けられ
た入力端の一方に各々接続されている。ＡＮＤ回路６８
1 の２個の入力端の他方にはＯＲ回路７２1 の出力端が
接続されており、ＯＲ回路７２1 の２個の入力端の一
方、及びＡＮＤ回路７０1 の２個の入力端の他方は前段
のラッチ６６0 の出力端に各々接続されている。ＡＮＤ
回路６８1 の出力端はラッチ６６1 の入力端に接続され
ており、ラッチ６６1 の出力端は前記と同様に、次段の
信号生成回路６４2 の図示しないＯＲ回路７２2 及びＡ
ＮＤ回路７２2 の入力端に各々接続されている。またＡ
ＮＤ回路７０1 の出力端は第１プライオイティエンコー
ダ７４の入力端に接続されている。
【００７８】なお、図４にはブロック０の繰り返しデー
タ検索装置２０の比較結果制御回路６０を示しており、
信号生成回路６４0 のＯＲ回路７２0 の２個の入力端の
一方は、ブロックＰの比較結果制御回路６０のラッチ６
６N の出力端に接続されている。また、ブロック０の比
較結果制御回路６０のラッチ６６N の出力端は、ブロッ
ク１の比較結果制御回路６０のＯＲ回路７２0 の２個の
入力端の一方に接続されている（図２も参照）。
【００７９】第１プライオリティエンコーダ７４の出力
端は第２プライオリティエンコーダ７６の入力端に接続
されている。第１プライオリティエンコーダ７４は、比
較結果制御回路６０のＡＮＤ回路７０0 〜７０N から各
々入力された信号（信号PE０〜PEＮ）のうち「検索」動
作を行った後に入力信号がハイレベルとなっている信号
に対応するアドレスをエンコードして一致アドレスMADR
０として第２プライオリティエンコーダ７６に出力する
と共に、信号PE０〜PEＮの論理和を一致信号MSIG０とし
て第２プライオリティエンコーダ７６に出力する。な
お、入力された信号PE０〜PEＮのうちの複数の信号がハ
イレベルであった場合には、一致アドレスMADR０とし
て、予め定められた基準に従って優先順位の高い連想メ
モリセル列のアドレス、例えば最も低いアドレスを出力
する。
【００８０】一例として、８個の入力信号に対し３ビッ
トの一致アドレスMADR（MADR0 〜MADR2 ) 及び一致信号
MSIGを出力する８ビットのプライオリティエンコーダの
具体的な構成を図５に示し、該プライオリティエンコー
ダへの８個の入力信号のレベルの組み合わせと出力（一
致アドレスMADR及び一致信号MSIG）の関係を示す真理値
表を次の表１に示す。
【００８１】
【表１】
【００８２】なお表１において「Ｈ」はハイレベル、
「Ｌ」はローレベルを表し、空欄の部分は、入力信号の
レベルの高低に拘わらず一致アドレスMADR及び一致信号
MSIGが変化しないことを表している。表１からも明らか
なように、図５に一例として示したプライオリティエン
コーダは、一致アドレスMADRとして、レベルがハイの入
力信号のアドレスを出力すると共に、ハイレベルの信号
が複数入力された場合は最も低いアドレスを出力する。
また、図５からも明らかなように、一致信号MSIGとして
８個の入力信号の論理和を表す信号が出力される。
【００８３】また、第２プライオリティエンコーダ７６
の入力端には、他の繰り返しデータ検索装置２０の第１
プライオリティエンコーダ７４から出力された一致アド
レスMADR及び一致信号MSIGも入力される。第２のプライ
オリティエンコーダ７６の出力端はデータ圧縮コントロ
ーラ２２に接続されている。
【００８４】第２プライオリティエンコーダ７６は第１
プライオリティエンコーダ７４とほぼ同様の構成であ
り、複数の第１プライオリティエンコーダ７４から各々
入力されたアドレスMADR０〜MADRＰのうち、MSIG０〜MS
IGＰがハイレベルであるものの中から予め定められた基
準に従い優先順位の高いアドレス、例えば最も低いアド
レスにそのブロックのアドレス（複数の繰り返しデータ
検索装置に各々付与されたアドレス）を付加したものを
一致アドレスMADR０としてデータ圧縮コントローラ２２
に出力すると共に、複数の第１プライオリティエンコー
ダ７４から各々入力された一致信号MSIG０〜MSIGＰの論
理和を表す信号を一致信号MSIGとしてデータ圧縮コント
ローラ２２に出力する。なお、第１プライリティエンコ
ーダ７４及び第２プライオリティエンコーダ７６におい
て、一致信号MSIGを生成する部分の回路は、本発明の第
２の信号生成手段に相当している。
【００８５】第２プライオリティエンコーダ７６の一致
信号出力端は、信号生成回路６４0〜６４ N の各々のＯ
Ｒ回路７２0 〜７２N の入力端に図示しないインバータ
を介して接続されており（ＯＲ回路７２1 のみ図示）、
ＯＲ回路７２0 〜７２N には一致信号MSIGが反転されて
入力される。従って、図４からも明らかなように、本第
１実施例の比較結果制御回路６０では、フィードバック
信号ORFBを生成するための信号線及びＯＲ回路が省略さ
れている。従来の検索装置では、前記信号線を配設した
部分が回路全体のうちの非常に大きな面積を占めている
ので、これらが省略されることにより、従来の検索装置
と比較して回路の規模は大幅に小さくなっている。
【００８６】次に本第１実施例の作用として、まず繰り
返しデータ検索装置２０における比較動作について説明
する。被圧縮データ（元データ）の圧縮を行う場合、デ
ータ圧縮コントローラ２２は後述するように元データか
ら所定ビット長の単位データを検索データとして順次取
り出し、検索指示SEARCH、書込みアドレスWADRと共に繰
り返しデータ検索装置２０に順次出力する。
【００８７】検索指示SEARCHが入力されると、繰り返し
データ検索装置２０ではタイミングコントローラ５０か
ら書込みバッファ５６、アドレスデコーダ５２及びマッ
チ線コントローラ５８0 〜５８N にクロックSRが出力さ
れ、マッチ線コントローラ５８ではＣＡＭセルアレイ２
６における比較動作に先立ってマッチ線MATCH0〜MATCHN
のプリチャージを行い、書込みバッファ５６では入力さ
れた検索データを保持すると共に、検索データに応じて
ビット線対BL0,BL0'〜BLM,BLM'を駆動する。
【００８８】ＣＡＭセルアレイ２６の各ＣＡＭセル２８
では、ＮＯＴ回路３０から出力されるデータＱが「１」
（ハイレベル）であればN-MOSFET３８がオンしており、
ＮＯＴ回路３２から出力されるデータＱ’が「１」であ
ればN-MOSFET４０がオンしている。従って、ＮＯＴ回路
３０、３２のループに保持されているデータＱ（Ｑ’）
とビット線対BL,BL'を介して供給されるデータＤ（Ｄ')
とが一致している場合にはN-MOSFET４２はオンしない
が、不一致の場合にはN-MOSFET３８、４０のうちオンし
ている方のN-MOSFETのドレインからソースに電流が流
れ、N-MOSFET４２がオンする。これにより、前記プリチ
ャージされたマッチ線MATCH のレベルはローレベルに低
下される（ディスチャージ）。
【００８９】上記のデータの比較はＣＡＭセル２８の各
々で同時に行なわれる。ところで、１本のマッチ線MATC
H には複数のＣＡＭセル２８（ＣＡＭセル列）が接続さ
れているので、クロックSRの１周期のほぼ前半で、ＣＡ
Ｍセル列に記憶されている文字データと入力された文字
データとを比較する比較動作が完了し、各マッチ線は、
接続されている全てのＣＡＭセル２８でN-MOSFET４２が
オンしなかった場合、すなわちＣＡＭセル列に記憶され
ている文字データと書込みバッファ５６に入力された文
字データとが一致していた場合にのみハイレベルの状態
で維持され、不一致であった場合にはローレベルとされ
ることになる。
【００９０】クロックSRの１周期の後半には、アドレス
デコーダ５２により前記入力された書込みアドレスWADR
に対応するＣＡＭセル列のワード線がアサートされ（イ
ネーブルとされ）、該ＣＡＭセル列に検索データが書き
込まれる。そして前記ＣＡＭセル列への検索データの書
込みが終了しワード線がローレベルにされると共に書込
みバッファ５６による各ビット線対の駆動が停止される
と、マッチ線コントローラ５８により各マッチ線のプリ
チャージが再び行われる。
【００９１】以上の動作（比較動作）はクロックSRの１
周期の間に行われ、データ圧縮コントローラ２２からの
検索データ、検索指示SEARCH、書込みアドレスWADRの入
力に同期して繰り返される。
【００９２】次に比較結果制御回路６０の動作につい
て、図６を参照して説明する。なお、図６では元データ
がテキストデータであり、アドレス「０」〜「５」のＣ
ＡＭセル列に既に「ＡＢＡＢＢＣ」の文字データ列が順
に記憶されており、かつ検索データとして「ＡＢＢＢＣ
…」の順に文字データが入力された場合を例として示し
ており、ラッチ６２0 〜６２5 をML０〜ML５、ラッチ６
６0 〜６６5 をPS０〜PS５、ＡＮＤ回路７０0 〜７０5
から出力される信号をPE０〜PE５と称している。また、
以下では他の繰り返しデータ検索装置においては比較動
作の結果が連続して「不一致」となっているものとす
る。
【００９３】図６（Ａ）に示すように、検索データとし
て、まず「Ａ」の文字データが入力されると、アドレス
「０」及び「２」のＣＡＭセル列（図６ではハッチング
で示す）で比較結果が「一致」となり、マッチ線MATCH0
〜MATCH5のうちマッチ線MATCH0及びMATCH2以外はローレ
ベルにディスチャージされ、マッチ線MATCH0及びMATCH2
のみがハイレベルのまま維持される。各マッチ線MATCH0
〜MATCH5のレベルは比較結果制御回路６０のラッチML０
〜ML５に各々保持された後に、次の周期で信号生成回路
６４0 〜６４5 に各々出力される。
【００９４】図６（Ａ）に示すように、このときはラッ
チPS０〜PS５に保持されているレベルがローレベル（図
６では「０」：図示していないラッチPS６〜PSＮ、及び
他のブロックのラッチPS０〜PSＮについても同様とす
る）であるので、ＡＮＤ回路７０0 〜７０5 から出力さ
れる信号PE０〜PE５は何れもローレベルとなり、第１プ
ライオリティエンコーダ７４から出力される一致信号MS
IG０及び第２プライオリティエンコーダ７６から出力さ
れる一致信号MSIGもローレベルとなる。このように本第
１実施例では、１文字のみ一致したのみ、すなわち１回
の比較動作で比較結果が「一致」となったＣＡＭセル列
が有ったのみでは一致信号MSIGはハイレベルとはならな
い。また一致信号MSIGがローレベルであるので、ＯＲ回
路７２0 〜７２5 の出力は何れもハイレベルとなり、ラ
ッチML０〜ML５から出力された信号のレベルはラッチPS
０〜PS５にそのまま保持される（図６（Ｂ）参照）。
【００９５】図６（Ｂ）に示すように、次の検索データ
として「Ｂ」の文字データが入力されると、アドレス
「１」、「３」、「４」のＣＡＭセル列で比較結果が
「一致」となり、各マッチ線のレベル (マッチ線MATCH
1,3,5のみがハイレベル) はラッチML０〜ML５に各々保
持される。そして次の周期では、ラッチML１、ML３、ML
５の出力が各々ハイレベルになると共に、ラッチPS０、
PS２（すなわちラッチML１、ML３の前段のラッチPS）の
出力が各々ハイレベルとなるので、図６（Ｂ）に示すよ
うに信号PE１、PE３（ＡＮＤ回路７０1 、７０3 の出
力）がハイレベルとなり、第１プライオリティエンコー
ダ７４から出力される一致信号MSIG０、第２プライオリ
ティエンコーダ７６から出力される一致信号MSIGが各々
ハイレベルになる。
【００９６】このように、一致信号MSIGは２文字以上連
続して一致した場合、すなわち続けて入力された複数の
検索データから成るデータ列がＣＡＭセルアレイ２６に
記憶されていた場合にのみハイレベルとなる。なお、第
１プライオリティエンコーダ７４が一致アドレスMADR０
として最も低いアドレスを出力するものであるとする
と、一致アドレスMADR０は信号PE１に対応するアドレス
「１」となる。また、第２プライオリティエンコーダ７
６から出力される一致アドレスMADRについては、他の繰
り返しデータ検索装置から入力される一致アドレスの値
にも依存するが、他の繰り返しデータ検索装置でデータ
が一致していない場合には、一致アドレスMADRの下位側
のビットの値は一致アドレスMADR０の値に等しくなる。
また一致アドレスMADRの上位側のビットの値は、一致し
たエンコーダブロックのアドレス（複数の繰り返しデー
タ検索装置の各々に付与されたアドレス）、この場合は
アドレス０のブロックなので全て０となる。
【００９７】図６（Ｃ）に示すように、次の検索データ
として「Ｂ」の文字データが入力されると、前回と同じ
マッチ線がハイレベルとなり、各マッチ線のレベルがラ
ッチML０〜ML５に各々一旦保持された後に、信号生成回
路６４0 〜６４5 に各々出力される。このときには、出
力がハイレベルとなるラッチML１、ML３、ML４のうち前
段のラッチPSの出力もハイレベルであるラッチはラッチ
ML４のみであるので、信号PE０〜PE５のうちＡＮＤ回路
７０4 から出力される信号PE４のみがハイレベルとな
る。従って、第１プライオリティエンコーダ７４から出
力される一致信号MSIG０はハイレベルで維持され、一致
アドレスMADR０は信号PE４に対応するアドレス「４」と
なる。
【００９８】また、一致信号MSIGがハイレベルで維持さ
れるので、現在のサイクルをｍとすると、アドレスｎの
ラッチPSには、アドレスｎのラッチMLの出力ML(n,m)
と、前段のラッチPSの出力PS(n-1,m) と、の論理積に相
当する信号が出力される。この結果、ラッチPS４のみハ
イレベルを保持することになる。
【００９９】続いて図６（Ｄ）に示すように、次の検索
データとして「Ｂ」の文字データが入力される。この場
合、ラッチML０〜ML５に各々一旦保持された後に信号生
成回路６４0 〜６４5 に各々入力される各マッチ線のレ
ベルは前回と同じであるが、ハイレベルの信号を出力す
るラッチML１、ML３、ML４の何れについても、前段のラ
ッチPSから出力される信号がローレベルであるので、信
号PE０〜PE５は何れもローレベルとなり、一致信号MSIG
０及び一致信号MSIGもローレベルとなる。また一致信号
MSIGがローレベルになると、各信号生成回路６４0 〜６
４5 のＯＲ回路７２0 〜７２5 の出力信号が各々ハイレ
ベルとなるので、ラッチML１〜ML５から出力された信号
のレベルはラッチPS０〜PS５にそのまま保持される。
【０１００】更に、図６（Ｅ）に示すように次の検索デ
ータとして「Ｃ」の文字データが入力されるとマッチ線
MATCH5のみがハイレベルとなり、各マッチ線のレベルが
ラッチML０〜ML５に各々一旦保持された後に、信号生成
回路６４0 〜６４5 に各々出力される。このときには、
ラッチML５からのみハイレベルの信号が出力され、前段
のラッチPS４からもハイレベルの信号が出力されるの
で、信号PE０〜PE５のうちＡＮＤ回路７０5 から出力さ
れる信号PE５のみがハイレベルとなる。従って、第１プ
ライオリティエンコーダ７４から出力される一致信号MS
IG０はハイレベルで維持され、一致アドレスMADR０は信
号PE５に対応するアドレス「５」となる。
【０１０１】ところで、上述した繰り返しデータ検索装
置２０の動作において、マッチ線MATCH2〜MATCH5のレベ
ル、ラッチML２〜ML５及びラッチPS２〜PS５から出力さ
れる信号のレベル、ＡＮＤ回路７０2 〜７０5 から出力
される信号PE２〜PE５のレベルは、各々図７に示すタイ
ミングで変化する。なお図７では、マッチ線のプリチャ
ージによるレベルの変化の図示を省略している。
【０１０２】先に説明した図６では、各ラッチが保持し
ているレベルの変化、信号PE及び一致信号MSIGのレベル
の変化、及び一致アドレスMADRの値の変化を順次入力さ
れる各検索データと対応させ、図６（Ａ）〜（Ｅ）に分
けて示していたが、実際には図７にも示すように、検索
データはクロックSRの１周期毎に順次入力され、入力さ
れた検索データについての比較結果に応じた各信号のレ
ベルの変化は、クロックSRの１周期毎にパイプライン方
式で順次伝播していくようになっている。
【０１０３】なお一致信号MSIGについては、全ての繰り
返しデータ検索装置の第１プライオリティエンコーダ７
４に入力された信号PEの論理和に相当する信号であるた
め、信号が通過する信号線の長さが非常に長く、図７に
も示すように信号PEの変化に対して遅延する。クロック
SRの周波数は、この遅延時間を考慮し、１周期の長さが
前記遅延時間よりも長くなるように定められている。
【０１０４】本第１実施例に係る比較結果制御回路６０
では、信号生成回路６４から出力された信号PEが、従来
の検索装置のようにラッチを介することなく第１プライ
オリティエンコーダ７４に入力されるので、図７を従来
の検索装置におけるタイミングチャートを示す図１６と
比較しても明らかなように、第１プライオリティエンコ
ーダ７４に入力される信号PEのレベルの変化は、従来の
検索装置における信号PSと比較して１クロック早く、ま
た１文字のみ一致した段階では信号PEはハイレベルにな
らない。従って、第２プライオリティエンコーダ７６か
ら出力される一致アドレスMADRの値の変化が、従来の検
索装置における一致アドレスMADRと比較して１クロック
早くなる。
【０１０５】また第２プライオリティエンコーダ７６か
ら出力される一致信号MSIGについても、従来の検索装置
における一致信号MSIGよりも１クロック早く、かつ２文
字以上連続して一致した場合にのみハイレベルとなり、
従来の検索装置のフィードバック信号ORFBと同じタイミ
ングで同じようにレベルが変化することになる。
【０１０６】次にデータ圧縮コントローラ２２における
処理について、図８のフローチャートを参照して説明す
る。なお、図８に示した処理は、データ圧縮コントロー
ラ２２にバス１８を介して圧縮すべきデータ（元デー
タ）が転送され、ＣＰＵ１２から元データの圧縮が指示
されると実行される。
【０１０７】ステップ２００では繰り返しデータ検索装
置２０の比較結果制御回路６０のラッチ６２0 〜６
２N 、ラッチ６６0 〜６６N を各々リセットする。ステ
ップ２０２では一致長MLENを「１」に、書込みアドレス
WADRを「０」に各々初期設定する。ステップ２０４では
繰り返しデータ検索装置２０への元データの出力が終了
したか否か判定する。判定が否定された場合には、元デ
ータから先頭の１文字に対応する文字Ｃのデータを検索
データとして取り出し、繰り返しデータ検索装置２０に
検索指示SEARCH、書込みアドレスWADRと共に出力する。
これにより、繰り返しデータ検索装置２０では前述した
検索動作が行われる。
【０１０８】次のステップ２０８では、第２プライオリ
ティエンコーダ７６から出力される一致信号MSIGがハイ
レベルになったか否か判定する。このときには、先のス
テップ２００で各ラッチ６２及び各ラッチ６６をリセッ
トしたことに伴って一致信号MSIGはローレベルで維持さ
れるので、判定が否定されてステップ２１０へ移行す
る。ステップ２１０では今回の比較動作が所定の元デー
タに対する第１回目の比較動作であるか否か判定し、判
定が否定された場合はステップ２１２で圧縮データの出
力処理を行うことなくステップ２１４へ移行する。前述
したように一致信号MSIGは２文字以上連続して一致しな
いとハイレベルにならないため、比較結果「不一致」が
続いている場合は後述するように圧縮データとして前回
検索した文字を出力する。従って、この時点では圧縮デ
ータとして出力すべきデータがないためステップ２１２
を実行しない。
【０１０９】ステップ２１４では一致長MLENに「１」を
代入してステップ２１９へ移行する。ステップ２１９で
は前回検索文字Ｃｘに今回の文字Ｃのデータを設定し、
次のステップ２２０では現在の書込みアドレスWADR（第
１回目の比較動作では０）に対応するＣＡＭセル列に文
字Ｃのデータを書き込む。この書込み処理は、実際には
アドレスデコーダ５２によって書込みアドレスWADRに対
応するＣＡＭセル列のワード線をアサートする（イネー
ブルにする）ことにより行われる。ステップ２２２では
次の書込みアドレスWADRとして、書込みアドレスWADRに
１を加算し（従って文字データはＣＡＭセル列のアドレ
スの昇順に書き込まれる）、ＣＡＭセルアレイ２６のサ
イズｍ（本実施例ではｍ＝Ｎ＋１）で除した余りを設定
する。
【０１１０】これにより全てのＣＡＭセル列にデータを
書き込んだ後は、アドレス「０」のＣＡＭセル列にデー
タが書き込まれるので、ＣＡＭセルアレイ２６が所謂リ
ングバッファとして用いられ、ＣＡＭセルアレイ２６の
オーバフロー等が発生することはない。
【０１１１】ステップ２２２の処理を行った後はステッ
プ２０４へ戻る。ステップ２０４の判定が否定された場
合にはステップ２０６以降の処理を再度実行するが、ス
テップ２０６では前回検索文字Ｃｘに続く文字Ｃのデー
タが検索データとして元データから取り出され、検索指
示SEARCH、書込みアドレスWADRと共に繰り返しデータ検
索装置２０へ出力される。そしてステップ２０８の判定
が否定された場合はステップ２１０へ移行し、この判定
が肯定されることによりステップ２１２の圧縮データ出
力処理が行われる。図９に示すように、この圧縮データ
出力処理ではステップ２３０で一致長MLENが１か否か判
定する。前回の比較結果が「一致」でない場合は判定が
否定され、ステップ２３４で圧縮データとして前回検索
文字Ｃxのデータを出力した後に図８のフローチャート
のステップ２１４へ移行する。
【０１１２】ところで、図８のフローチャートにおいて
ステップ２０８の判定が肯定された場合にはステップ２
１８へ移行し、一致長MLENをカウントアップすると共
に、第２プライオリティエンコーダ７６から出力された
一致アドレスMADRを前回一致アドレスMADRx に代入した
後にステップ２１９へ移行する。従って一致信号MSIGが
ハイレベルとなっている間は圧縮データの出力は行われ
ない。
【０１１３】また、前回の比較動作でハイレベルとなっ
ていた一致信号MSIGがローレベルに変化してステップ２
１０の判定が肯定された場合は、２文字以上の長さの繰
り返し文字列の末尾が検出された場合であるので、ステ
ップ２１２で圧縮データ出力処理が行われる。このとき
は、先に説明したステップ２１８で一致長MLENがカウン
トアップされているのでステップ２３０の判定が否定さ
れ、ステップ２３２へ移行する。
【０１１４】ステップ ３２では、繰り返し文字列を圧
縮するための圧縮コードを求める。本実施例では、繰り
返し文字列の長さを表す第１のコードと、既に出力され
た前記繰り返し文字列と同一の文字列の位置を指し示す
ポインタを表す第２のコードと、で構成された圧縮コー
ドを用いており、第１のコードとして一致長MLENを、第
２のコードとして前回一致アドレスMADRx と一致長MLEN
との差（MADRx − MLEN)を各々設定し、出力する。これ
により、データ圧縮コントローラ２２から出力される圧
縮データの長さは、元データよりも短くなる。
【０１１５】なお、この圧縮コードを出力するにあた
り、圧縮した文字列を復元する際に圧縮コードと文字デ
ータとを区別できるようにするために、データ圧縮コン
トローラ２２は文字データと圧縮コードとの間に区切り
を表すコードも挿入する。このように、繰り返し文字列
が発見される毎にステップ２３２が実行され、発見され
た繰り返し文字列が圧縮コードに変換されて出力される
ことにより、元データの冗長性が取り除かれ、元データ
が圧縮データに圧縮されることになる。
【０１１６】上述の処理を繰り返し、元データからの文
字Ｃのデータの取り出し位置が元データの末尾に到達す
るとステップ２０４の判定が肯定され、ステップ２２４
で圧縮データ出力処理が再び行われる。このとき、一致
長MLENの値が２以上であればステップ２３２で圧縮コー
ドの出力が行われるが、一致長MLENの値が１の場合に
は、ステップ２３４で圧縮データとして前回検索文字Ｃ
x のデータを出力し、処理を終了する。
【０１１７】なお、第１回目の比較動作を含む圧縮処理
の途中で、文字データを書き込んでいないＣＡＭセル列
において比較動作の結果が「一致」となることがある。
これは圧縮処理前にＣＡＭセル列に記憶されていたデー
タが検索データに偶然一致した場合に発生する。これに
よる不都合を防止するためには、一例として本願発明者
が既に特願平5-319944号でも提案しているように、全て
のＣＡＭセル列にはデータを書き込んでいない段階で一
致信号MSIGがハイレベルとなった場合には入力された一
致アドレスMADRと書込みアドレスWADRとを比較し、一致
アドレスMADRの方が大きいか等しい場合には今回の比較
動作の結果を無効とすればよい。
【０１１８】また、上記では文字データをＣＡＭセル列
のアドレスの昇順に書込み、かつ比較結果「一致」を１
（ハイレベル）、「不一致」を０（ローレベル）とした
場合の構成((３）式に示した演算を行う構成）の一例を
説明したが、比較結果制御回路６０の構成は上記に限定
されるものではなく、本発明は（３) 〜（６）式に示し
た何れかの演算を実現する全ての回路構成を含むもので
ある。
【０１１９】〔第２実施例〕次に本発明の第２実施例に
ついて説明する。なお、第１実施例と同一の部分には同
一の符号を付し、説明を省略する。本第２実施例では、
第１実施例で説明した比較結果制御回路６０（図４参
照）に代えて、図１０及び図１１にも示すように比較結
果制御回路８０を用いている。
【０１２０】図１１に示すように、比較結果制御回路８
０は第３信号保持手段としてのラッチ８２0 〜８２N 、
第４信号保持手段としてのラッチ８４0 〜８４N 、第３
信号生成手段としての信号生成回路８６0 〜８６N 、第
５信号保持手段としてのラッチ８８0 〜８８N 、フィー
ドバック信号生成手段としてのＯＲ回路９０、９４、調
整手段としてのラッチ９２を備えている。ラッチ９２は
クロックSRに同期して動作し、ラッチ９２を通過する信
号はクロックSRの１周期分遅延される。
【０１２１】なお図１１においてもマッチ線コントロー
ラ５８0 〜５８N の図示を省略している。また、図１１
では信号生成回路８６0 〜８６N のうち、マッチ線MATC
H1に接続された信号生成回路８６1 についてのみ具体的
な構成を示しているが、他の比較結果制御回路も各々同
一の構成であり、以下では比較結果制御回路８０のうち
マッチ線MATCH1に対応する回路部分についてのみ説明す
る。
【０１２２】マッチ線MATCH1はラッチ８２1 の入力端に
接続されており、ラッチ８２1 の出力端はラッチ８４1
の入力端及び信号生成回路８６1 のＡＮＤ回路１００1
の３個の入力端の１つに各々接続されている。ＡＮＤ回
路１００1 の３個の入力端のうちの残りの２個は、信号
生成回路８６1 のＯＲ回路９６1 及びＯＲ回路９８1の
出力端に各々接続されている。ＯＲ回路９６1 の２個の
入力端の一方は、前段のラッチ８４0 の出力端に接続さ
れている。またＯＲ回路９８1 の２個の入力端の一方
は、前段のラッチ８８0 の出力端に接続されている。
【０１２３】ＡＮＤ回路１００1 の出力端はラッチ８８
1 の入力端に接続されており、ラッチ８８1 の出力端
は、第１プライオリティエンコーダ７４の入力端及び次
段の信号生成回路８６2 のＯＲ回路９８2 （図示省略）
の入力端に接続されている。また、ＯＲ回路９０には多
数の入力端が設けられており、ＡＮＤ回路１００0 〜１
００N の出力端が接続されている。ＯＲ回路９０の出力
端はラッチ９２の入力端に接続されており、ラッチ９２
の出力端は、ＯＲ回路９４に複数設けられた入力端の１
つに接続されている。
【０１２４】なお、図１０にはブロック０の繰り返しデ
ータ検索装置２０の比較結果制御回路８０を示してお
り、ＯＲ回路９４の残りの入力端は、他のブロック（ブ
ロック１〜ブロックＰ）の比較結果制御回路８０のラッ
チ９２の出力端に接続されている。また、信号生成回路
８６0 のＯＲ回路９８0 の２個の入力端の一方は、ブロ
ックＰの比較結果制御回路８０のラッチ８８N の出力端
に接続されており、ブロック０の比較結果制御回路８０
のラッチ８８N の出力端は、ブロック１の比較結果制御
回路８０のＯＲ回路９８0 の２個の入力端の一方に接続
されている（図１０も参照）。
【０１２５】またＯＲ回路９４の出力端は、ＯＲ回路９
６0 〜９６N の各々の入力端に接続されており、また図
示しないインバータを介してＯＲ回路９８0 〜９８N の
各々の入力端に接続されている。また図示は省略する
が、ＯＲ回路９４の出力端は他のブロック（ブロック１
〜ブロックＰ）の比較結果制御回路８０の信号生成回路
８６0 〜８６N の各々にも上記と同様に接続されてい
る。なお、前述したラッチ９２は、ＡＮＤ回路１００0
〜１００N の出力端から、ＯＲ回路９０、９４を経てＯ
Ｒ回路９６0 〜９６N の入力端、ＯＲ回路９８0 〜９８
N の入力端に至る信号経路のほぼ中間点に配置されてい
る。
【０１２６】次に本第２実施例の作用として、まず比較
結果制御回路８０の動作について、図１２及び図１３を
参照して説明する。なお、図１２及び図１３は先に説明
した図６と同様に、アドレス「０」〜「５」のＣＡＭセ
ル列に既に「ＡＢＡＢＢＣ」の文字データ列が順に記憶
されており、かつ検索データとして「ＡＢＢＢＣ…」の
順に文字データが入力された場合を例として示してお
り、ラッチ８２0 〜８２5 をML０〜ML５、ラッチ８４0
〜８４5 をMX０〜MX５、ラッチ８８0 〜８８5 をPX０〜
PX５、ＯＲ回路９０から出力される信号を信号ORI 、ラ
ッチ９２から出力される信号を信号OR、ＯＲ回路９４か
ら出力される信号をフィードバック信号ORFBと称してい
る。
【０１２７】図１２（Ａ）に示すように、検索データと
して、まず「Ａ」の文字データが入力されると（図１３
における期間0)、アドレス「０」及び「２」のＣＡＭセ
ル列で比較結果が「一致」となり、マッチ線MATCH0〜MA
TCH5のうちマッチ線MATCH0及びMATCH2のみがハイレベル
のまま維持される。各マッチ線のレベルは比較結果制御
回路８０のラッチML０〜ML５に各々保持された後に、次
の周期（図１３における期間1)でラッチMX０〜MX５及び
信号生成回路８６0 〜８６5 に各々出力される。
【０１２８】ラッチML０〜ML５から出力された信号のレ
ベルは、図１２（Ｂ）に示すようにラッチMX０〜MX５に
保持される。また、この段階ではフィードバック信号OR
FBがローレベルであり、ラッチMX０〜MX５から出力され
る信号についても何れもローレベル（図示していないラ
ッチMX６〜MXＮ、及び他のブロックのラッチMX０〜MXＮ
についても同様とする）であるので、信号生成回路８６
0 〜８６5 のＯＲ回路９６0 〜９６N 、ＡＮＤ回路１０
０0 〜１００N の出力信号もローレベルとなり、ＯＲ回
路９０、９２、９４を介して出力されるフィードバック
信号ORFBのレベル及びラッチPX０〜PX５に保持されるレ
ベルもローとなる（図１２（Ｂ）参照）。
【０１２９】従って、更に次の周期（図１３における期
間2)でラッチPX０〜PX５から出力された信号により生成
される一致信号MSIGもローレベルとなる。このように本
第２実施例においても、１文字のみ一致したのみ、すな
わち１回の比較動作で比較結果が「一致」となったＣＡ
Ｍセル列が有ったのみでは一致信号MSIGはハイレベルと
はならない。
【０１３０】一方、図１２（Ｂ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
１３における期間1)、アドレス「１」、「３」、「４」
のＣＡＭセル列で比較結果が「一致」となり、各マッチ
線のレベル (マッチ線MATCH1,3,5のみがハイレベル) は
ラッチML０〜ML５に各々保持される。そして次の周期
（図１３における期間2)では、ラッチML１、ML３、ML５
の出力信号が各々ハイレベルになり、ラッチML０〜ML５
から出力された信号のレベルがラッチMX０〜MX５に保持
されると共に、ラッチMX０、MX２（すなわちラッチML
１、ML３の前段のラッチMX）の出力が各々ハイレベルと
なり、ＯＲ回路９６1 、９６3 の出力がハイレベルとな
る。また、後述するようにフィードバック信号ORFBのレ
ベルの変化はクロックSRの１周期分遅延するので、この
周期（期間2)ではローレベルを維持しておりＯＲ回路９
８0 〜９８N の出力はハイレベルとなる。
【０１３１】これにより、ＡＮＤ回路１００1 、１００
3 の出力がハイレベルとなり、このハイレベルの信号が
図１２（Ｃ）に示すようにラッチPX１、PX３に保持され
る。このように、本第２実施例の比較結果制御回路８０
では２文字一致が検出されると、フィードバック信号OR
FBがローレベルであってもＡＮＤ回路１００の出力に反
映される。従って、次の周期（図１３における期間3)で
ラッチPX０〜PX５から第１プライオリティエンコーダ７
４に入力される信号により生成される一致信号MSIG０及
び一致信号MSIGもハイレベルとなる。このように、一致
信号MSIGは２文字以上連続して一致した場合、すなわち
続けて入力された複数の検索データから成るデータ列が
ＣＡＭセルアレイ２６に記憶されていた場合にのみハイ
レベルとなる。
【０１３２】なお、ＡＮＤ回路１００から出力される信
号は、繰り返しデータ検索装置２０に順次入力される検
索データについての比較結果に対し第１実施例で説明し
た信号PEと同様に変化するが、第１プライオリティエン
コーダ７４へはラッチPXを介して出力されるので、ラッ
チPXから第１プライオリティエンコーダ７４へ出力され
る信号のレベルの変化は信号PEに対して１クロック遅れ
ている。また、第１実施例でも説明したように一致信号
MSIG０及び一致信号MSIGを生成するための信号経路の長
さが長いので、図１３にも示すように一致信号MSIGのレ
ベルの変化はラッチPX３の出力信号のレベルの変化に対
して遅延する。
【０１３３】また、ＡＮＤ回路１００0 〜１００N から
出力された信号はＯＲ回路９０、９２、９４を介してフ
ィードバック信号ORFBとして出力されるが、フィードバ
ック信号ORFBを生成するための信号経路についても長さ
が長く、また本第２実施例では新たに追加したラッチ９
２によって前記信号経路を信号が通過する時間を調整し
ているため、図１３を図７と比較しても明らかなよう
に、フィードバック信号ORFBのレベルの変化も、第１実
施例における一致信号MSIGに対してクロックSRの１周期
分遅延する。
【０１３４】一方、図１２（Ｃ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
１３における期間2)、前回と同じマッチ線がハイレベル
となり、各マッチ線のレベルがラッチML０〜ML５に各々
一旦保持された後に、次の周期（図１３における期間3)
でラッチMX０〜MX５及び信号生成回路８６0 〜８６5に
各々出力される。図１３に示すように、この期間３では
ＯＲ回路９４から出力されるフィードバック信号ORFBが
ハイレベルとなり、ＯＲ回路９６の出力信号は前段のラ
ッチMXから入力される信号のレベルに拘わらずハイレベ
ルとなり、ＯＲ回路９８の出力信号は前段のラッチＰＸ
から入力される信号のレベルに一致することになる。
【０１３５】このときには、図１２（Ｃ）にハッチング
で示すように、出力がハイレベルとなるラッチML１、ML
３、ML４のうち前段のラッチPXの出力もハイレベルであ
るラッチはラッチML４のみであるので、信号生成回路８
６4 のＡＮＤ回路１００4 の出力信号のみがハイレベル
となる。この結果はラッチPX０〜PX５に保持されると共
に、次の周期（図１３における期間4)で第１プライオリ
ティエンコーダ７４に出力され、一致信号MSIG０及び一
致信号MSIGがハイレベルを維持すると共に、一致アドレ
スMADRの値がラッチPX４のアドレス「４」となる（図１
２（Ｄ）参照）。また、フィードバック信号ORFBもハイ
レベルで維持される。
【０１３６】また、図１２（Ｄ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
１３における期間3)、各マッチ線のレベルはラッチML０
〜ML５に各々一旦保持された後に次の周期（期間4)で信
号生成回路８６0 〜８６5 に各々入力されるが、このレ
ベルは前回と同じであり、フィードバック信号ORFBもハ
イレベルとなっているが、ハイレベルの信号を出力する
ラッチML１、ML３、ML４の何れについても、前段のラッ
チPXから出力される信号がローレベルであるので、ＡＮ
Ｄ回路１００0 〜１００N から出力される信号が何れも
ローレベルとなり、一致信号MSIG０、一致信号MSIG及び
フィードバック信号ORFBは次の周期（期間5)でローレベ
ルに変化する。
【０１３７】更に、図１２（Ｅ）に示すように次の検索
データとして「Ｃ」の文字データが入力されると（期間
４）マッチ線MATCH5のみがハイレベルとなり、各マッチ
線のレベルがラッチML０〜ML５に各々一旦保持された後
に、次の周期（期間５）に信号生成回路８６0 〜８６5
に各々出力される。この期間５にはフィードバック信号
ORFBがローレベルに変化するので、ＯＲ回路９８の出力
信号は前段のラッチPXから入力される信号のレベルに拘
わらずハイレベルとなり、ＯＲ回路９６の出力信号は前
段のラッチMXから入力される信号のレベルに一致するこ
とになる。
【０１３８】この期間ではラッチML５からのみハイレベ
ルの信号が出力され、前段のラッチMX４からもハイレベ
ルの信号が出力されるので、ＡＮＤ回路１００5 から出
力される信号のみがハイレベルとなる。従って、一致信
号MSIG０、一致信号MSIG及びフィードバック信号ORFB
は、次の周期（期間6)にはハイレベルに変化し、一致ア
ドレスMADR０の値もハイレベルの信号を出力したラッチ
PX５のアドレス「５」となる。
【０１３９】このように、２文字以上の長さの繰り返し
文字列の末尾が検知された周期（期間4)にはフィードバ
ック信号ORFBはローレベルとならず次の周期でローレベ
ルとなるが、前記末尾が検知された周期でラッチML０〜
MLＮから出力されていたレベル（単文字の検索結果）
は、フィードバック信号ORFBがローレベルとなる次の周
期でラッチMX０〜MXＮから出力されるので、前記末尾が
検知された周期で単文字一致した文字を先頭とする２文
字以上の長さの繰り返し文字列が存在していた場合（図
１２の例ではアドレス「４」「５」のＣＡＭセル列に記
憶されている文字列「ＢＣ」が相当する）にも、該繰り
返し文字列を検索することができる。
【０１４０】上述したように、本第２実施例に係る比較
結果制御回路８０では、フィードバック信号ORFBのレベ
ルの変化が従来の検索装置及び第１実施例の検索装置と
比較してクロックSRの１周期分遅れることが許容され、
信号生成回路８６のＡＮＤ回路１００から出力された信
号は、フィードバック信号ORFBを生成するための信号経
路（信号生成回路８６から出力されＯＲ回路９０、９
２、９４を通って信号生成回路８６に至る信号経路）を
クロックSRの２周期分の通過時間で通過する。従って、
クロックSRの周期を約半分の長さ（約２倍の周波数）と
することができるので、従来と比較して比較結果制御回
路８０を約２倍の速度で動作させることができ、データ
圧縮処理を高速で行うことができる。
【０１４１】次に、本第２実施例においてデータ圧縮コ
ントローラ２２で行われる処理について、図１４のフロ
ーチャートを参照し、第１実施例と異なる部分について
のみ説明する。本第２実施例では、第１実施例のステッ
プ２１０に代えて、ステップ２１１では現在の比較動作
が、所定の元データに対する第１回目又は第２回目の比
較動作か否か判定し、判定が肯定された場合には圧縮デ
ータ出力処理を行うことなくステップ２１４へ移行す
る。
【０１４２】本第２実施例のフィードバック信号ORFBが
第１実施例の一致信号MSIGと同様に２文字以上連続して
一致しないとハイレベルにならず、かつレベルの変化が
第１実施例の一致信号MSIGに対してクロックSRの１周期
分遅れるため、比較結果「不一致」が続いている場合は
後述するように圧縮データとして前々回検索した文字を
出力する。従って、ステップ２１１が肯定されていると
きには圧縮データとして出力すべきデータがないので、
圧縮データ出力処理は行われない。
【０１４３】また、ステップ２１４の処理を行った後は
ステップ２１７へ移行し、圧縮データとして前々回検索
文字Ｃ２を出力できるようにするために、前回検索文字
Ｃ１のデータを前々回検索文字Ｃ２に設定した後にステ
ップ２１８へ移行し、今回の検索文字Ｃ０のデータを前
回検索文字Ｃ１に設定する。
【０１４４】次に図１５のフローチャートを参照し、本
第２実施例に係る圧縮データ出力処理について説明す
る。ステップ２３０の判定が肯定（一致長MLENが１）さ
れた場合、ステップ２３６では圧縮データとして前々回
検索文字Ｃ２のデータを出力し、次のステップ２３８で
元データが終了したか否か判定する。元データの最後の
文字Ｃが２文字以上の長さの繰り返し文字列の末尾であ
れば、前記最後の文字Ｃはステップ２３２で圧縮コード
として出力されるが、それ以外の場合にはステップ２３
８の判定が肯定され、ステップ２４０で前記最後の文字
Ｃのデータは前回の検索文字Ｃ１に設定されているの
で、この前回の検索文字Ｃ１のデータを圧縮データとし
て出力する。
【０１４５】なお、上記では文字データをＣＡＭセル列
のアドレスの昇順に書込み、かつ比較結果「一致」を１
（ハイレベル）、「不一致」を０（ローレベル）とした
場合の構成((７）式に示した演算を行う構成）の一例を
説明したが、比較結果制御回路８０の構成は上記に限定
されるものではなく、本発明は（７) 〜（10）式に示し
た何れかの演算を実現する全ての回路構成を含むもので
ある。
【０１４６】〔第３実施例〕次に本発明の第３実施例に
ついて説明する。なお、第１実施例および第２実施例と
同一の部分には同一の符号を付し、説明を省略する。本
第３実施例では、第１実施例で説明した比較結果制御回
路６０（図２及び図４参照），第２実施例で説明した比
較制御回路８０（図１０及び図１１参照）に代えて、図
１９及び図２０にも示すように比較結果制御回路１１０
を用いている。
【０１４７】図１９に示すように、比較結果制御回路１
１０は第６信号保持手段としてのラッチ１１２0 〜１１
２N 、第７信号保持手段としてのラッチ１１４0 〜１１
４N、第４信号生成手段としての信号生成回路１１６0
〜１１６N 、第８信号保持手段としてのラッチ１１８0
〜１１８N 、フィードバック信号生成手段としてのＯＲ
回路１２０、１２１、１２４、１２５、ＡＮＤ回路１３
２0 〜１３２N 、１３４0 〜１３４N 、ラッチ１３６、
ＡＮＤ１３８、ＯＲ回路１４０、及び調整手段としての
ラッチ１２４、１２５を備えている。ラッチ１３６、１
２４、１２５はクロックSRに同期して動作し、通過する
信号はクロックSRの１周期分遅延される。
【０１４８】なお図２０においてもマッチ線コントロー
ラ５８0 〜５８N の図示を省略している。また、図２０
では信号生成回路１１６0 〜１１６N のうち、マッチ線
MATCH1に接続された信号生成回路１１６1 についてのみ
具体的な構成を示しているが、他の比較結果制御回路も
各々同一の構成であり、以下では比較結果制御回路１１
０のうちマッチ線MATCH1に対応する回路部分についての
み説明する。
【０１４９】マッチ線MATCH1はラッチ１１２1 の入力端
に接続されており、ラッチ１１２1の出力端はラッチ１
１４1 の入力端及び信号生成回路１１６1 のＡＮＤ回路
１３０1 の、フィードバック信号生成手段のＡＮＤ回路
１３２1 、１３４1 に各々接続されている。ラッチ１１
４1 の出力端は次段のＡＮＤ回路１３２2 の入力端に接
続されている．ＡＮＤ回路１３０1 の３個の入力端のう
ちの残りの２個は、信号生成回路１１６1 のＯＲ回路１
２６1 及びＯＲ回路１２８1 の出力端に各々接続されて
いる。ＯＲ回路１２６1 の２個の入力端の一方は、前段
のラッチ１１４0 の出力端に接続されている。またＯＲ
回路１２８1 の２個の入力端の一方は、前段のラッチ１
１８0 の出力端に接続されている。ＡＮＤ回路１３２1
の２個の入力端の一方は、前段のラッチ１１４0 の出力
端に、ＡＮＤ回路１３４1 の２個の入力端の一方は、前
段のラッチ１１８0 の出力端に各々接続されている。
【０１５０】ＡＮＤ回路１３０1 の出力端はラッチ１１
８1 の入力端に接続されており、ラッチ１１８1 の出力
端は、第１プライオリティエンコーダ７４の入力端、次
段の信号生成回路１１６2 のＯＲ回路１２８2 （図示省
略）、及び次段のＡＮＤ回路１３４2 の入力端に接続さ
れている。また、ＯＲ回路１２０には多数の入力端が設
けられており、ＡＮＤ回路１３２0 〜１３２N の出力端
が接続されている。ＯＲ回路１２０の出力端はラッチ１
２２の入力端に接続されており、ラッチ１２２の出力端
は、ＯＲ回路１２４に複数設けられた入力端の１つに接
続されている。また、ＯＲ回路１２１には多数の入力端
が設けられており、ＡＮＤ回路１３４0〜１３４N の出
力端が接続されている。ＯＲ回路１２１の出力端はラッ
チ１２２の入力端に接続されており、ラッチ１２２の出
力端は、ＯＲ回路１２５に複数設けられた入力端の１つ
に接続されている。ＯＲ回路１２４の出力は、ＡＮＤ回
路１３８の２つの入力端の１つに接続されている。ＡＮ
Ｄ回路１３８の他方の入力端にはラッチ１３６の出力端
が図示しないインバータを介して接続されている。ＯＲ
回路１２５の出力端はラッチ１３６の入力端、及びＯＲ
回路１４０の２つの入力の１つに各々入力端に接続され
ている。ＯＲ回路１４０の入力端の他方には、ＡＮＤ回
路１３８の出力端が接続されている。
【０１５１】なお、図１９にはブロック０の繰り返しデ
ータ検索装置２０の比較結果制御回路１１０を示してお
り、ＯＲ回路１２４の残りの入力端は、他のブロック
（ブロック１〜ブロックＰ）の比較結果制御回路１１０
のラッチ１２２の出力端に、ＯＲ回路１２５の残りの入
力端は、他のブロックの比較結果制御回路１１０のラッ
チ１２３の出力端に接続されている。信号生成回路１１
６0 のＯＲ回路１２６0の２個の入力端の一方は、ブロ
ックＰの比較結果制御回路１１０のラッチ１１４N の出
力端に接続されており、ブロック０の比較結果制御回路
１１０のラッチ１１４N の出力端は、ブロック１の比較
結果制御回路１１０のＯＲ回路１２６0 の２個の入力端
の一方に接続されている（図１９も参照）。また、信号
生成回路１１６0 のＯＲ回路１２８0 の２個の入力端の
一方は、ブロックＰの比較結果制御回路１１０のラッチ
１１８N の出力端に接続されており、ブロック０の比較
結果制御回路１１０のラッチ１１８N の出力端は、ブロ
ック１の比較結果制御回路１１０のＯＲ回路１２８0 の
２個の入力端の一方に接続されている。
【０１５２】またＯＲ回路１４０の出力端は、ＯＲ回路
１２６0 〜１２６N の各々の入力端に接続されており、
また図示しないインバータを介してＯＲ回路１２８0 〜
１２８N の各々の入力端に接続されている。また図示は
省略するが、ＯＲ回路１４０の出力端は他のブロック
（ブロック１〜ブロックＰ）の比較結果制御回路１１０
の信号生成回路１１６0 〜１１６N の各々にも上記と同
様に接続されている。なお、前述したラッチ１２２は、
ＡＮＤ回路１３２0 〜１３２N の出力端から、ＯＲ回路
１２０、１２４を経てＯＲ回路１２６0 〜１２６N の入
力端、ＯＲ回路１２８0 〜１２８N の入力端に至る信号
経路のほぼ中間点に配置されている。また、ラッチ１２
３は、ＡＮＤ回路１３４0 〜１３４N の出力端から、Ｏ
Ｒ回路１２１、１２５を経てＯＲ回路１２６0 〜１２６
N の入力端、ＯＲ回路１２８0 〜１２８N の入力端に至
る信号経路のほぼ中間点に配置されている。
【０１５３】次に本第３実施例の作用として、まず比較
結果制御回路１１０の動作について、図２１及び図２２
を参照して説明する。なお、図２１及び図２２は先に説
明した図６、１２と同様に、アドレス「０」〜「５」の
ＣＡＭセル列に既に「ＡＢＡＢＢＣ」の文字データ列が
順に記憶されており、かつ検索データとして「ＡＢＢＢ
Ｃ…」の順に文字データが入力された場合を例として示
しており、ラッチ１１２0 〜１１２5 をML０〜ML５、ラ
ッチ１１４0 〜１１４5 をMX０〜MX５、ラッチ１１８0
〜１１８5 をPX０〜PX５、ＯＲ回路１２４から出力され
る信号を信号ORMX 、ＯＲ回路１２５化ら出力される信
号をORPS、ＯＲ回路１４０から出力される信号をフィー
ドバック信号ORFBと称している。
【０１５４】図２１（Ａ）に示すように、検索データと
して、まず「Ａ」の文字データが入力されると（図２２
における期間0)、アドレス「０」及び「２」のＣＡＭセ
ル列で比較結果が「一致」となり、マッチ線MATCH0〜MA
TCH5のうちマッチ線MATCH0及びMATCH2のみがハイレベル
のまま維持される。各マッチ線のレベルは比較結果制御
回路１１０のラッチML０〜ML５に各々保持された後に、
次の周期（図２２における期間1)でラッチMX０〜MX５，
信号生成回路１１６0 〜１１６5 及びフィードバック信
号生成手段としてのＡＮＤ回路１３２0 〜１３２5 、１
３４0 〜１３４5 に各々出力される。
【０１５５】ラッチML０〜ML５から出力された信号のレ
ベルは、図２１（Ｂ）に示すようにラッチMX０〜MX５に
保持される。また、この段階ではフィードバック信号OR
FBがローレベルであり、ラッチMX０〜MX５から出力され
る信号についても何れもローレベル（図示していないラ
ッチMX６〜MXＮ、及び他のブロックのラッチMX０〜MXＮ
についても同様とする）であるので、信号生成回路１１
６0 〜１１６5 のＯＲ回路１２６0 〜１２６N 、ＡＮＤ
回路１３０0 〜１３０N の出力信号もローレベルとな
り、ラッチPX０〜PX５に保持されるレベルもローとなる
（図２１（Ｂ）参照）。
【０１５６】従って、更に次の周期（Ｃ）（図２２にお
ける期間2)でラッチPX０〜PX５から出力された信号によ
り生成される一致信号MSIGもローレベルとなる。このよ
うに本第３実施例においても、１文字のみ一致したの
み、すなわち１回の比較動作で比較結果が「一致」とな
ったＣＡＭセル列が有ったのみでは一致信号MSIGはハイ
レベルとはならない。
【０１５７】一方、図２１（Ｂ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
２２における期間1)、アドレス「１」、「３」、「４」
のＣＡＭセル列で比較結果が「一致」となり、各マッチ
線のレベル (マッチ線MATCH1,3,5のみがハイレベル) は
ラッチML０〜ML５に各々保持される。そして次の周期
（図２２における期間2)では、ラッチML１、ML３、ML５
の出力信号が各々ハイレベルになり、ラッチML０〜ML５
から出力された信号のレベルがラッチMX０〜MX５に保持
されると共に、ラッチMX０、MX２（すなわちラッチML
１、ML３の前段のラッチMX）の出力が各々ハイレベルと
なり、ＯＲ回路１２６1 、１２６3 の出力がハイレベル
となる。また、後述するようにフィードバック信号ORFB
のレベルの変化はクロックSRの１周期分遅延するので、
この周期（期間2)ではローレベルを維持しておりＯＲ回
路１２８0 〜１２８N の出力はハイレベルとなる。
【０１５８】これにより、ＡＮＤ回路１３０1 、１３０
3 の出力がハイレベルとなり、このハイレベルの信号が
図２１（Ｃ）に示すようにラッチPX１、PX３に保持され
る。このように、本第３実施例の比較結果制御回路１１
０では２文字一致が検出されると、フィードバック信号
ORFBがローレベルであってもＡＮＤ回路１３０の出力に
反映される。従って、次の周期（図２２における期間3)
でラッチPX０〜PX５から第１プライオリティエンコーダ
７４に入力される信号により生成される一致信号MSIG０
及び一致信号MSIGもハイレベルとなる。このように、一
致信号MSIGは２文字以上連続して一致した場合、すなわ
ち続けて入力された複数の検索データから成るデータ列
がＣＡＭセルアレイ２６に記憶されていた場合にのみハ
イレベルとなる。
【０１５９】なお、ＡＮＤ回路１３０から出力される信
号は、繰り返しデータ検索装置２０に順次入力される検
索データについての比較結果に対し第１実施例で説明し
た信号PEと同様に変化するが、第１プライオリティエン
コーダ７４へはラッチPXを介して出力されるので、ラッ
チPXから第１プライオリティエンコーダ７４へ出力され
る信号のレベルの変化は信号PEに対して１クロック遅れ
ている。また、第１実施例でも説明したように一致信号
MSIG０及び一致信号MSIGを生成するための信号経路の長
さが長いので、図２２にも示すように一致信号MSIGのレ
ベルの変化はラッチPX３の出力信号のレベルの変化に対
して遅延する。
【０１６０】また、ＡＮＤ回路１３２0 〜１３２N 及び
１３２0 〜１３４N から出力された信号は、、ＯＲ回路
１２０、１２２、１２１、１２３及びＡＮＤ回路１３
８、ＯＲ回路１４０を介してフィードバック信号ORFBと
して出力されるが、フィードバック信号ORFBを生成する
ための信号経路についても長さが長く、また本第３実施
例では新たに追加したラッチ１２２、１２３によって前
記信号経路を信号が通過する時間を調整しているため、
図２２を図７と比較しても明らかなように、フィードバ
ック信号ORFBのレベルの変化も、第１実施例における一
致信号MSIGに対してクロックSRの１周期分遅延する。
【０１６１】一方、図２１（Ｃ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
２２における期間2)、前回と同じマッチ線がハイレベル
となり、各マッチ線のレベルがラッチML０〜ML５に各々
一旦保持された後に、次の周期（図２２における期間3)
でラッチMX０〜MX５及び信号生成回路１１６0 〜１１６
5 に各々出力される。図２２に示すように、この期間３
ではＯＲ回路１４０から出力されるフィードバック信号
ORFBがハイレベルとなり、ＯＲ回路１２６の出力信号は
前段のラッチMXから入力される信号のレベルに拘わらず
ハイレベルとなり、ＯＲ回路１２８の出力信号は前段の
ラッチPXから入力される信号のレベルに一致することに
なる。
【０１６２】このときには、図２１（Ｃ）にハッチング
で示すように、出力がハイレベルとなるラッチML１、ML
３、ML４のうち前段のラッチPXの出力もハイレベルであ
るラッチはラッチML４のみであるので、信号生成回路１
１６4 のＡＮＤ回路１３０4の出力信号のみがハイレベ
ルとなる。この結果はラッチPX０〜PX５に保持されると
共に、次の周期（図２１における期間4)で第１プライオ
リティエンコーダ７４に出力され、一致信号MSIG０及び
一致信号MSIGがハイレベルを維持すると共に、一致アド
レスMADRの値がラッチPX４のアドレス「４」となる（図
２１（Ｄ）参照）。また、フィードバック信号ORFBもハ
イレベルで維持される。
【０１６３】また、図２１（Ｄ）に示すように、次の検
索データとして「Ｂ」の文字データが入力されると（図
２２における期間3)、各マッチ線のレベルはラッチML０
〜ML５に各々一旦保持された後に次の周期（期間4)で信
号生成回路１１６0 〜１１６5 に各々入力されるが、こ
のレベルは前回と同じであり、フィードバック信号ORFB
もハイレベルとなっているが、ハイレベルの信号を出力
するラッチML１、ML３、ML４の何れについても、前段の
ラッチPXから出力される信号がローレベルであるので、
ＡＮＤ回路１３０0 〜１３０N から出力される信号が何
れもローレベルとなり、一致信号MSIG０、一致信号MSIG
及びフィードバック信号ORFBは次の周期（期間5)でロー
レベルに変化する。
【０１６４】更に、図２１（Ｅ）に示すように次の検索
データとして「Ｃ」の文字データが入力されると（期間
４）マッチ線MATCH5のみがハイレベルとなり、各マッチ
線のレベルがラッチML０〜ML５に各々一旦保持された後
に、次の周期（期間５）に信号生成回路１１６0 〜１１
６5 に各々出力される。この期間５にはフィードバック
信号ORFBがローレベルに変化するので、ＯＲ回路１２８
の出力信号は前段のラッチPXから入力される信号のレベ
ルに拘わらずハイレベルとなり、ＯＲ回路１２６の出力
信号は前段のラッチMXから入力される信号のレベルに一
致することになる。
【０１６５】この期間ではラッチML５からのみハイレベ
ルの信号が出力され、前段のラッチMX４からもハイレベ
ルの信号が出力されるので、ＡＮＤ回路１３０5 から出
力される信号のみがハイレベルとなる。従って、一致信
号MSIG０、一致信号MSIG及びフィードバック信号ORFB
は、次の周期（期間6)にはハイレベルに変化し、一致ア
ドレスMADR０の値もハイレベルの信号を出力したラッチ
PX５のアドレス「５」となる。
【０１６６】このように、２文字以上の長さの繰り返し
文字列の末尾が検知された周期（期間4)にはフィードバ
ック信号ORFBはローレベルとならず次の周期でローレベ
ルとなるが、前記末尾が検知された周期でラッチML０〜
MLＮから出力されていたレベル（単文字の検索結果）
は、フィードバック信号ORFBがローレベルとなる次の周
期でラッチMX０〜MXＮから出力されるので、前記末尾が
検知された周期で単文字一致した文字を先頭とする２文
字以上の長さの繰り返し文字列が存在していた場合（図
２１の例ではアドレス「４」「５」のＣＡＭセル列に記
憶されている文字列「ＢＣ」が相当する）にも、該繰り
返し文字列を検索することができる。
【０１６７】上述したように、本第３実施例に係る比較
結果制御回路１１０では、フィードバック信号ORFBのレ
ベルの変化が従来の検索装置及び第１実施例の検索装置
と比較してクロックSRの１周期分遅れることが許容さ
れ、フィードバック信号ORFBを生成するための信号経路
（ＡＮＤ回路１３２0 〜１３２N 及び１３４0 〜１３４
N から出力され、それぞれＯＲ回路１２０、１２４及び
１２１、１２５を通り、ＡＮＤ１３８、ＯＲ回路１４０
を経て信号生成回路１１６に至る信号経路）をクロック
SRの２周期分の通過時間で通過する。従って、クロック
SRの周期を約半分の長さ（約２倍の周波数）とすること
ができるので、従来と比較して比較結果制御回路１１０
を約２倍の速度で動作させることができ、データ圧縮処
理を高速で行うことができる。
【０１６８】本第３実施例におけるデータ圧縮コントロ
ーラ２２で行われる処理は、図１４のフローチャートに
おける第２実施例と同じとなる．
【０１６９】また第１〜３の全ての実施例において、フ
ィ−ドバック経路以外の全ての経路は任意の段数のパイ
プライン構成を取ることができるので、周波数を２倍に
したことによって処理が間に合わなくなった部分にはラ
ッチを挿入して１段パイプラインを増やすことで容易に
対処できる．パイプラインの段数を増やしたときには、
入力された検索デ−タに対する圧縮デ−タが出力される
までのサイクルが伸びるので、それに応じたサイクル分
の文字データやアドレスをセーブしておく必要がある。
また入力データが無くなってもすぐに終了するのではな
く、パイプラインに溜まっているデータを押し出すため
に更に数サイクル回路を動作させなくてはならない。な
お図７、図１３及び図２２では検索データが入力された
次のサイクルでラッチML２〜ML５から検索結果が出力さ
れるが、簡単のため図６、図１２、図２１及び図８、図
１４のフローチャートでは、検索データの入力直後に検
索結果がラッチML２〜ML５から出力されることとし、パ
イプラインの段数を１段減らしている。また図１４のフ
ローチャートの終了時に、パイプライン内のデータを押
し出す操作も省略している。
【０１７０】なお、上記では文字データをＣＡＭセル列
のアドレスの昇順に書込み、かつ比較結果「一致」を１
（ハイレベル）、「不一致」を０（ローレベル）とした
場合の構成((11）式に示した演算を行う構成）の一例を
説明したが、比較結果制御回路１１０の構成は上記に限
定されるものではなく、本発明は（11) 〜（14）式に示
した何れかの演算を実現する全ての回路構成を含むもの
である。
【０１７１】
【発明の効果】以上説明したように本発明は、装置を小
型化することが可能になる、という優れた効果を有す
る。
【０１７２】また本発明は、データの圧縮を高速化する
ことが可能になる、という優れた効果を有する。
【図面の簡単な説明】
【図１】本実施例に係るマイクロコンピュータの概略構
成を示すブロック図である。
【図２】第１実施例の繰り返しデータ検索装置の概略構
成を示すブロック図である。
【図３】ＣＡＭセルの構成を示す回路図である。
【図４】第１実施例の比較結果制御回路の概略構成を示
すブロック図である。
【図５】プライオリティエンコーダの構成の一例を示す
回路図である。
【図６】（Ａ）乃至（Ｅ）は第１実施例の比較結果制御
回路の動作を説明するための概念図である。
【図７】第１実施例の比較結果制御回路の動作を説明す
るためのタイミングチャートである。
【図８】第１実施例においてデータ圧縮コントローラで
実行される処理を説明するフローチャートである。
【図９】図８のフローチャートにおける圧縮データ出力
処理の内容を説明するフローチャートである。
【図１０】第２実施例の繰り返しデータ検索装置の概略
構成を示すブロック図である。
【図１１】第２実施例の比較結果制御回路の概略構成を
示すブロック図である。
【図１２】（Ａ）乃至（Ｅ）は第２実施例の比較結果制
御回路の動作を説明するための概念図である。
【図１３】第２実施例の比較結果制御回路の動作を説明
するためのタイミングチャートである。
【図１４】第２実施例においてデータ圧縮コントローラ
で実行される処理を説明するフローチャートである。
【図１５】図１４のフローチャートにおける圧縮データ
出力処理の内容を説明するフローチャートである。
【図１６】従来の検索装置の概略構成を示すブロック図
である。
【図１７】（Ａ）乃至（Ｅ）は、図１６に示した検索装
置の動作を示す概念図である。
【図１８】図１６に示した検索装置の動作を示すタイミ
ングチャートである。
【図１９】第３実施例の繰り返しデータ検索装置の概略
構成を示すブロック図である。
【図２０】第３実施例の比較結果制御回路の概略構成を
示すブロック図である。
【図２１】（Ａ）乃至（Ｅ）は第３実施例の比較結果制
御回路の動作を説明するための概念図である。
【図２２】第３実施例の比較結果制御回路の動作を説明
するためのタイミングチャートである。
【符号の説明】 ２０ 繰り返しデータ検索装置 ２２ データ圧縮コントローラ ２６ ＣＡＭセルアレイ ６０ 比較結果制御回路 ６２ ラッチ ６４ 信号生成回路 ６６ ラッチ ８０ 比較結果制御回路 ８２ ラッチ ８４ ラッチ ８６ 信号生成回路 ８８ ラッチ ９２ ラッチ １１０ 比較結果制御回路 １１２ ラッチ １１４ ラッチ １１６ 信号生成回路 １１８ ラッチ １２２ ラッチ １２３ ラッチ １３６ ラッチ
フロントページの続き (56)参考文献 特開 平２−233025（ＪＰ，Ａ) 特開 平５−233212（ＪＰ，Ａ) 特開 平７−114577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40 G06F 17/30

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの昇順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、アドレスｎの最
    大値をＮ、アドレスｎが０のときのｎ−１をＮ、比較結
    果「一致」を１、「不一致」を０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n-1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n-1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 PE(n,m) ＝ ML(n,m)＋PS(n-1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n-1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第１中間信号PS及び第２中間信号PEと、信号MSIG
    と、を生成し、比較結果として信号MSIGを出力する比較
    結果制御手段と、 を含むデータ圧縮用検索装置。
  2. 【請求項２】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第１信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第１信号保持手段に保持された比較信号ML
    (n,m) 、アドレスｎ−１の第１中間信号PS(n-1,m) 及び
    信号MSIGが入力され、アドレスｎの第１中間信号PS(n,m
    +1) 及び第２中間信号PE(n,m) を生成する複数の第１信
    号生成手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第１信号生成手段から出力された第１中間
    信号PS(n,m) を保持し、アドレスｎ＋１の第１信号生成
    手段に出力する複数の第２信号保持手段と、 前記複数の第１信号生成手段から各々入力された第２中
    間信号PE(n,m) に基づいて信号MSIGを生成し出力する第
    ２信号生成手段と、 で構成したことを特徴とする請求項１記載のデータ圧縮
    用検索装置。
  3. 【請求項３】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの降順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、アドレスｎの最
    大値をＮ、アドレスｎがＮのときのｎ＋１を０、比較結
    果「一致」を１、「不一致」を０で表したとすると、 PE(n,m) ＝ ML(n,m)×PS(n+1,m) MSIG＝PE(0,m) ＋PE(1,m) ＋…＋PE(N,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m)×PS(n+1,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 PE(n,m) ＝ ML(n,m)＋PS(n+1,m) MSIG＝PE(0,m) ×PE(1,m) ×…×PE(N,m) MSIG=0の場合は、PS(n,m+1) ＝ ML(n,m)＋PS(n+1,m) MSIG=1の場合は、PS(n,m+1) ＝ ML(n,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第１中間信号PS及び第２中間信号PEと、信号MSIG
    と、を生成し、比較結果として信号MSIGを出力する比較
    結果制御手段と、 を含むデータ圧縮用検索装置。
  4. 【請求項４】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第１信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第１信号保持手段に保持された比較信号ML
    (n,m) 、アドレスｎ＋１の第１中間信号PS(n+1,m) 及び
    信号MSIGが入力され、アドレスｎの第１中間信号PS(n,m
    +1) 及び第２中間信号PE(n,m) を生成する複数の第１信
    号生成手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第１信号生成手段から出力された第１中間
    信号PS(n,m) を保持し、アドレスｎ−１の第１信号生成
    手段に出力する複数の第２信号保持手段と、 前記複数の第１信号生成手段から各々入力された第２中
    間信号PE(n,m) に基づいて信号MSIGを生成し出力する第
    ２信号生成手段と、 で構成したことを特徴とする請求項３記載のデータ圧縮
    用検索装置。
  5. 【請求項５】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの昇順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、アドレスｎの最
    大値をＮ、アドレスｎが０のときのｎ−１をＮ、比較結
    果「一致」を１、「不一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第３中間信号MX(n,m) 及び第４中間信号PX(n,m)
    と、フィードバック信号ORFBと、信号MSIGと、を生成
    し、比較結果として信号MSIGを出力する比較結果制御手
    段と、 を含むデータ圧縮用検索装置。
  6. 【請求項６】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第３信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第３信号保持手段に一旦保持された比較信
    号ML(n,m) を第３中間信号MX(n,m+1) として保持する複
    数の第４信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第３信号保持手段に保持された比較信号ML(n,
    m) 、アドレスｎ−１の第４信号保持手段に保持された
    第３中間信号MX(n-1,m) 、アドレスｎ−１の第４中間信
    号PX(n-1,m) 及びフィードバック信号ORFBが入力され、
    第４中間信号PX(n,m+1) を生成する複数の第３信号生成
    手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第３信号生成手段から出力された第４中間
    信号PX(n,m) を保持し、アドレスｎ＋１の第３信号生成
    手段に出力する複数の第５信号保持手段と、 前記複数の第３信号生成手段から各々入力された第４中
    間信号PX(n,m)に基づいてフィードバック信号ORFBを生
    成し複数の第３信号生成手段の各々に出力するフィード
    バック信号生成手段と、 複数の第３信号生成手段から各々出力された第４中間信
    号PX(n,m) を前記フィードバック信号生成手段に導く第
    １信号線と、フィードバック信号生成手段から出力され
    たフィードバック信号ORFBを複数の第３信号生成手段の
    各々に導く第２信号線と、を含む信号経路の略中間点に
    設けられ、前記信号経路を通過する信号の通過時間を調
    整する第１調整手段と、 を含んで構成したことを特徴とする請求項５記載のデー
    タ圧縮用検索装置。
  7. 【請求項７】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの降順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、アドレスｎの最
    大値をＮ、アドレスｎがＮのときのｎ＋１を０、比較結
    果「一致」を１、「不一致」を０で表したとすると、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 MX(n,m+1) ＝ ML(n,m) ORFB＝PX(0,m) ×PX(1,m) ×…×PX(N,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第３中間信号MX(n,m) 及び第４中間信号PX(n,m)
    と、フィードバック信号ORFBと、信号MSIGと、を生成
    し、比較結果として信号MSIGを出力する比較結果制御手
    段と、 を含むデータ圧縮用検索装置。
  8. 【請求項８】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第３信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第３信号保持手段に一旦保持された比較信
    号ML(n,m) を第３中間信号MX(n,m+1) として保持する複
    数の第４信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第３信号保持手段に保持された比較信号ML(n,
    m) 、アドレスｎ＋１の第４信号保持手段に保持された
    第３中間信号MX(n+1,m) 、アドレスｎ＋１の第４中間信
    号PX(n+1,m) 及びフィードバック信号ORFBが入力され、
    第４中間信号PX(n,m+1) を生成する複数の第３信号生成
    手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第３信号生成手段から出力された第４中間
    信号PX(n,m) を保持し、アドレスｎ−１の第３信号生成
    手段に出力する複数の第５信号保持手段と、 前記複数の第３信号生成手段から各々入力された第４中
    間信号PX(n,m)に基づいてフィードバック信号ORFBを生
    成し複数の第３信号生成手段の各々に出力するフィード
    バック信号生成手段と、 複数の第３信号生成手段から各々出力された第４中間信
    号PX(n,m) を前記フィードバック信号生成手段に導く第
    １信号線と、フィードバック信号生成手段から出力され
    たフィードバック信号ORFBを複数の第３信号生成手段の
    各々に導く第２信号線と、を含む信号経路の略中間点に
    設けられ、前記信号経路を通過する信号の通過時間を調
    整する第１調整手段と、 を含んで構成したことを特徴とする請求項７記載のデー
    タ圧縮用検索装置。
  9. 【請求項９】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの昇順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、否定を！、アド
    レスｎの最大値をＮ、アドレスｎが０のときのｎ−１を
    Ｎ、比較結果「一致」を１、「不一致」を０で表したと
    すると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(N,m)) ＋(ML(1,m)×MX(0,m)) ＋
    …＋(ML(N,m)×MX(N-1,m)) ORPX(m)=(ML(0,m)×PX(N,m)) ＋(ML(1,m)×PX(0,m)) ＋
    …＋(ML(N,m)×PX(N-1,m)) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n-1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n-1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(N,m)) ×(ML(1,m)＋MX(0,m)) ×
    …×(ML(N,m)＋MX(N-1,m)) ORPX(m)=(ML(0,m)＋PX(N,m)) ×(ML(1,m)＋PX(0,m)) ×
    …×(ML(N,m)＋PX(N-1,m)) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n-1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n-1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第５中間信号MX(n,m) 及び第６中間信号PX(n,m)
    と、第７中間信号ORMX(m) と、第８中間信号ORPX(m)
    と、フィードバック信号ORFBと、信号MSIGと、を生成
    し、比較結果として信号MSIGを出力する比較結果制御手
    段と、 を含むデータ圧縮用検索装置。
  10. 【請求項１０】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第６信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第６信号保持手段に一旦保持された比較信
    号ML(n,m) を第５中間信号MX(n,m+1) として保持する複
    数の第７信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第６信号保持手段に保持された比較信号ML(n,
    m) 、アドレスｎ−１の第７信号保持手段に保持された
    第５中間信号MX(n-1,m) 、アドレスｎ−１の第７中間信
    号PX(n-1,m) 及びフィードバック信号ORFBが入力され、
    第６中間信号PX(n,m+1) を生成する複数の第４信号生成
    手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第４信号生成手段から出力された第６中間
    信号PX(n,m) を保持し、アドレスｎ＋１の第４信号生成
    手段に出力する複数の第８信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第６信号保持手段に保持された比較信号ML(n,
    m) とアドレスｎ−１の第７信号保持手段に保持された
    第５中間信号MX(n-1,m) が入力され、第７中間信号ORMX
    (m) を生成する第５信号生成手段と、 アドレスｎの第６信号保持手段に保持された比較信号ML
    (n,m) とアドレスｎ−１の第８信号保持手段に保持され
    た第６中間信号PX(n-1,m) が入力され、第８中間信号OR
    PX(m) を生成する第６信号生成手段と、 前記第５信号生成手段から出力された第７中間信号ORMX
    (m) と、前記第６信号生成手段から出力された第８中間
    信号ORPX(m) と，１サイクル遅延させた第８中間信号OR
    PX(m-1) に基づいてフィードバック信号ORFBを生成し複
    数の第４信号生成手段の各々に出力するフィードバック
    信号生成手段と、 複数の第６信号保持手段から出力された比較信号ML(n,
    m) と複数の第７信号保持手段から出力された第５中間
    信号MX(n-1,m) を前記第５信号生成手段に導く第３信号
    線と、第５信号生成手段から出力された第７中間信号OR
    MX(m) を前記フィードバック生成手段に導く第４信号線
    と、フィードバック生成手段から出力されたフィードバ
    ック信号ORFBを複数の第４信号生成手段の各々に導く第
    ５信号線と、を含む信号経路の略中間点に設けられ、前
    記信号経路を通過する信号の通過時間を調整する第２調
    整手段と、 複数の第６信号保持手段から出力された比較信号ML(n,
    m) と複数の第８信号保持手段から出力された第６中間
    信号MX(n-1,m) を前記第６信号生成手段に導く第６信号
    線と、第６信号生成手段から出力された第８中間信号OR
    PX(m) を前記フィードバック生成手段に導く第７信号線
    と、フィードバック生成手段から出力されたフィードバ
    ック信号ORFBを複数の第４信号生成手段の各々に導く第
    ５信号線と、を含む信号経路の略中間点に設けられ、前
    記信号経路を通過する信号の通過時間を調整する第３調
    整手段と、 を含んで構成したことを特徴とする請求項９記載のデー
    タ圧縮用検索装置。
  11. 【請求項１１】 所定ビット長のデータから成る単位デ
    ータを記憶する複数の記憶手段と、 前記記憶手段に対応して設けられ、記憶手段に記憶され
    た単位データと入力された単位データとを比較し、比較
    結果を表す比較信号を出力する複数の比較手段と、 所定数の単位データで構成された元データから隣合う単
    位データを順次取り出し前記記憶装置の複数の比較手段
    の各々に順次入力すると共に、複数の比較手段の各々に
    入力した単位データを各記憶手段と比較手段との対に付
    与されたアドレスの降順に順次記憶手段に記憶させる制
    御手段と、 複数の比較手段の各々に単位データが入力される毎に各
    比較手段から出力される比較信号に対し、現在のサイク
    ルをｍ、アドレスｎの比較手段から出力される比較信号
    をML(n,m) 、論理和を＋、論理積を×、否定を！、アド
    レスｎの最大値をＮ、アドレスｎがＮのときのｎ＋１を
    ０、比較結果「一致」を１、「不一致」を０で表したと
    すると、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)×MX(1,m)) ＋(ML(1,m)×MX(2,m)) ＋
    …＋(ML(N,m)×MX(0,m)) ORPX(m)=(ML(0,m)×PX(1,m)) ＋(ML(1,m)×PX(2,m)) ＋
    …＋(ML(N,m)×PX(0,m)) ORFB＝ORPX(m) ＋(ORMX(m) × !ORPX(m-1)) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)×PX(n+1,m) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)×MX(n+1,m) MSIG＝PX(0,m) ＋PX(1,m) ＋…＋PX(N,m) 比較結果「一致」を０、「不一致」を１で表したとする
    と、 MX(n,m+1) ＝ ML(n,m) ORMX(m)=(ML(0,m)＋MX(1,m)) ×(ML(1,m)＋MX(2,m)) ×
    …×(ML(N,m)＋MX(0,m)) ORPX(m)=(ML(0,m)＋PX(1,m)) ×(ML(1,m)＋PX(2,m)) ×
    …×(ML(N,m)＋PX(0,m)) ORFB＝ORPX(m) ×( ORMX(m) ＋ !ORPX(m-1) ) ORFB=0の場合は、PX(n,m+1) ＝ ML(n,m)＋PX(n+1,m) ORFB=1の場合は、PX(n,m+1) ＝ ML(n,m)＋MX(n+1,m) MSIG＝PX(0,m) ×PX(1,m) ×…×PX(N,m) なる演算を各サイクルで各々行って、各比較手段に対応
    する第５中間信号MX(n,m) 及び第６中間信号PX(n,m)
    と、第７中間信号ORMX(m) と、第８中間信号ORPX(m)
    と、フィードバック信号ORFBと、信号MSIGと、を生成
    し、比較結果として信号MSIGを出力する比較結果制御手
    段と、 を含むデータ圧縮用検索装置。
  12. 【請求項１２】 前記比較結果制御手段を、 前記複数の比較手段に対応して各々設けられ、各々対応
    するアドレスｎの比較手段から出力された比較信号ML
    (n,m) を保持する複数の第６信号保持手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第６信号保持手段に一旦保持された比較信
    号ML(n,m) を第５中間信号MX(n,m+1) として保持する複
    数の第７信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第６信号保持手段に保持された比較信号ML(n,
    m) 、アドレスｎ＋１の第７信号保持手段に保持された
    第５中間信号MX(n+1,m) 、アドレスｎ＋１の第７中間信
    号PX(n+1,m) 及びフィードバック信号ORFBが入力され、
    第６中間信号PX(n,m+1) を生成する複数の第４信号生成
    手段と、 複数の比較手段に対応して各々設けられ、各々対応する
    アドレスｎの第４信号生成手段から出力された第６中間
    信号PX(n,m) を保持し、アドレスｎ−１ の第４信号生
    成手段に出力する複数の第８信号保持手段と、 複数の比較手段に対応して各々設けられ、対応するアド
    レスｎの第６信号保持手段に保持された比較信号ML(n,
    m) とアドレスｎ＋１の第７信号保持手段に保持された
    第５中間信号MX(n+1,m) が入力され、第７中間信号ORMX
    (m) を生成する第５信号生成手段と、 アドレスｎの第６信号保持手段に保持された比較信号ML
    (n,m) とアドレスｎ＋１の第８信号保持手段に保持され
    た第６中間信号PX(n+1,m) が入力され、第８中間信号OR
    PX(m) を生成する第６信号生成手段と、 前記第５信号生成手段から出力された第７中間信号ORMX
    (m) と、前記第６信号生成手段から出力された第８中間
    信号ORPX(m) と、１サイクル遅延させた第８中間信号OR
    PX(m-1) に基づいてフィードバック信号ORFBを生成し複
    数の第４信号生成手段の各々に出力するフィードバック
    信号生成手段と、 複数の第６信号保持手段から出力された比較信号ML(n,
    m) と複数の第７信号保持手段から出力された第５中間
    信号MX(n+1,m) を前記第５信号生成手段に導く第３信号
    線と、第５信号生成手段から出力された第７中間信号OR
    MX(m) を前記フィードバック生成手段に導く第４信号線
    と、フィードバック生成手段から出力されたフィードバ
    ック信号ORFBを複数の第４信号生成手段の各々に導く第
    ５信号線と、を含む信号経路の略中間点に設けられ、前
    記信号経路を通過する信号の通過時間を調整する第２調
    整手段と、 複数の第６信号保持手段から出力された比較信号ML(n,
    m) と複数の第８信号保持手段から出力された第６中間
    信号MX(n+1,m) を前記第６信号生成手段に導く第６信号
    線と、第６信号生成手段から出力された第８中間信号OR
    PX(m) を前記フィードバック生成手段に導く第７信号線
    と、フィードバック生成手段から出力されたフィードバ
    ック信号ORFBを複数の第４信号生成手段の各々に導く第
    ５信号線と、を含む信号経路の略中間点に設けられ、前
    記信号経路を通過する信号の通過時間を調整する第３調
    整手段と、 を含んで構成したことを特徴とする請求項１１記載のデ
    ータ圧縮用検索装置。
  13. 【請求項１３】 前記複数の記憶手段及び複数の比較手
    段を連想メモリで構成したことを特徴とする請求項１又
    は請求項３又は請求項５又は請求項７記載又は請求項９
    又は請求項１１のデータ圧縮用検索装置。
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