JPH07114577A - データ検索装置、データ圧縮装置及び方法 - Google Patents

データ検索装置、データ圧縮装置及び方法

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JPH07114577A
JPH07114577A JP5319944A JP31994493A JPH07114577A JP H07114577 A JPH07114577 A JP H07114577A JP 5319944 A JP5319944 A JP 5319944A JP 31994493 A JP31994493 A JP 31994493A JP H07114577 A JPH07114577 A JP H07114577A
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証 佐藤
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Abstract

(57)【要約】 【目的】 データの検索を高速で行う。 【構成】 連想メモリ26の連想メモリセル列に順に記憶
された被検索文字列(BABCABB…）に対して検索文字列(A
BCA)を検索する場合、バッファ56に検索文字列の最初の
文字(A) のデータが入力され全てのセル列で比較動作が
行なわれる。次の文字(B) との比較動作は前回一致した
セル列と隣り合うアドレス(2),(5) のセル列のみで行な
われる。同様に次の文字(C) との比較動作はアドレス
(3),(6) のセル列のみで行なわれる。更に最後の文字
(A) に対しては、前回一致したアドレス(3) のセル列に
隣り合うアドレス(4) のセル列のみで行なわれる。上記
では、検索文字列の長さが可変長であっても比較動作の
繰り返し回数が変化するのみであり、特に被検索文字列
が長大である場合に、従来と比較して極めて短時間で検
索処理が終了する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ検索装置に係り、
特に、文字列等の被検索データの中から検索データを検
索するデータ検索装置に関する。また本発明はデータ圧
縮装置及び方法に係り、特に、文字列等の元データの中
の繰り返しデータを探索して前記元データの長さを圧縮
するデータ圧縮装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】コンピ
ュータ等の分野では、検索対象としての文字列等の被検
索データの中から所定の検索データを検索することが頻
繁に行われる（一例として後述するデータ圧縮等）。こ
の検索はソフトウェアによって実行されることが多い
が、処理時間を短縮するためにはハードウェアによって
検索を行わせることが有効である。被検索データの中か
ら検索データを検索する検索回路としては、従来より種
種の構成のものが提案されている。検索回路の一例を図
１７（Ａ）に示す。
【０００３】図１７（Ａ）に示す検索回路５００は、検
索データＳ0 〜Ｓn を格納する複数のレジスタ５０２
と、被検索データＤ0 …の一部を保持するシフトレジス
タ５０４と、レジスタ５０２に保持されたデータとシフ
トレジスタ５０４に保持されたデータとを比較し一致し
ている場合にハイレベルとなる比較信号を出力する複数
の比較器５０６と、複数の比較器５０６の各々から出力
される比較信号が入力されるＡＮＤ回路５０８と、から
構成されている。この検索回路５００では、シフトレジ
スタ５０４に保持させるデータをシフトすることによっ
て被検索データが順次検索回路５００に入力される。被
検索データの中から検索データが発見されると、全ての
比較器５０６から出力される比較信号がハイレベルにな
り、ＡＮＤ回路５０８から出力される信号がハイレベル
になるので、検索データが発見されたことが検知され
る。
【０００４】ところで、検索等に利用されるハードウェ
アの一例として、従来より連想メモリ（Content Addres
sable Memory:CAM) が知られている。一般的なメモリ
は、記憶位置のアドレスが指定されると前記アドレスに
対応する記憶領域に記憶しているデータを出力するもの
であるが、これに対し前述の連想メモリでは、データが
指定されると該データを記憶している記憶領域のアドレ
スを出力するようになっている。従来より提案されてい
る連想メモリを利用したデータ検索装置（一例として特
開平 2-66671号公報等参照）は、概念的には図１７
（Ｂ）に示す検索回路５１０のように、図１７（Ａ）の
レジスタ５０２及び比較器５０６を、連想メモリ装置５
１２を構成する連想メモリ部５１４に各々置き換えた構
成となっている（所謂Associative Memory：AM法）。
【０００５】連想メモリ部５１４はメモリ及び比較回路
を備えており、所定長さのデータを記憶すると共に、記
憶しているデータと入力されたデータとを比較する。こ
の連想メモリ部５１４に検索データを記憶させておき、
シフトレジスタ５０４に保持されている被検索データを
入力して比較を行なわせることによって検索データの検
索が行なわれる。各連想メモリ部５１４の比較結果を出
力する端子は各々マッチ線５１６に接続されている。マ
ッチ線５１６は各連想メモリ部５１４が比較を行なう前
に図示しない外部回路によって予めハイレベルにチャー
ジされる（所謂プリチャージ）。各連想メモリ部５１４
は、記憶している検索データとシフトレジスタ５０４に
保持されている被検索データとを比較し、不一致の場合
にはマッチ線５１６をローレベルにする（チャージを引
き抜く）。従って、全ての連想メモリ部５１４の比較結
果が「一致」の場合にのみマッチ線５１６はハイレベル
に保持されるので、マッチ線５１６のレベルに基づいて
検索データの発見を検知できる。
【０００６】しかしながら、図１７（Ｂ）に示す検索回
路５１０において、検索データとして長さが不定のデー
タ（以下、これを可変長データという）を検索する場合
には、シフトレジスタ５０４が記憶可能なデータの長さ
を検索データの最大長に対応させ、連想メモリ装置５１
２の連想メモリ部５１４を前記最大長に対応する個数設
ける必要がある。また、検索データの長さが短い場合に
は、不要な（データの検索に寄与しない）連想メモリ回
路が生じ、この不要な連想メモリ回路が無駄に電力を消
費するという欠点があった。
【０００７】また前記不要な連想メモリ回路の数は検索
データの数に応じて変化するので、不要な連想メモリ回
路から出力される比較結果が検索回路５１０の検索結果
に影響を及ぼさないようにするためには、例えば前記不
要な連想メモリ回路から強制的に「一致」の比較結果を
出力させる、又は出力された比較結果を無視すると共
に、検索データの長さに応じて対象とする連想メモリ回
路の数を変化させる等のドントケア（Don't Care:DC)処
理を行なう回路を付加する必要があるが、このようなＤ
Ｃ処理機能を付与した連想メモリ装置は、汎用の連想メ
モリと比較して高い集積度で集積回路化することが困難
であるので、結果的に装置を小型化することが難しい。
このように、連想メモリを用いて可変長検索データの検
索を行なおうとすると種々の問題が生ずる。
【０００８】さらに、長さが一定の固定長検索データの
検索を行なう場合にも生ずるAM法特有の欠点として、シ
フトレジスタ５０４に被検索データを逐次入力して検索
を行なうので、被検索データの長さに比例して検索時間
が増大し、例えばデータベースにおける検索等のように
被検索データが長大であった場合には膨大な検索時間が
必要となるという問題があった。
【０００９】ところで、近年マルチメディア化が進み、
各種のシステムにおいて画像データ、音声データ、文書
データ、プログラム等の様々なデータを大量に取り扱う
必要が生じている。大量のデータを記憶装置に記憶した
り転送する等の処理は、データを圧縮してから行なうこ
とがコストや処理速度の点で非常に有効であり、データ
圧縮技術の重要性は急速に高まってきている。
【００１０】データ圧縮技術としては従来より種々のも
のが提案されているが、損失圧縮と無損失圧縮の２種類
に大別できる。損失圧縮は高い圧縮率が得られるが、デ
ータの圧縮及び圧縮データの復元の過程で情報が損失す
るので、適用できる範囲は特定の分野に限定される。一
方、無損失圧縮は圧縮率は比較的低いが、データの圧縮
及び圧縮データの復元の過程で情報が損失することがな
く、復元したデータが圧縮前の元のデータと完全に一致
するため適用範囲が広い。
【００１１】無損失圧縮の一種として、レンペルとジブ
（Lemple and Ziv）によって1977年に提案された辞書技
術に基づく汎用圧縮アルゴリズムLZ77（以下、単にLZ77
という) は、広く知られている Huffman符号等のエント
ロピー符号と比較して圧縮率が非常に高く、有用な圧縮
方法である。LZ77の基本的なアイディアは、元データに
含まれる繰り返しデータを検索し、繰り返しデータを別
の符号（既に出現した同一データの位置を指し示すポイ
ンタ及び繰り返しデータのデータ長）に置き換えて冗長
性を除くことによって圧縮するものである。LZ77では、
圧縮したデータを圧縮前の元のデータに復元することは
比較的容易に行なうことができるが、前記繰り返しデー
タも長さが不定の可変長データであるので、データを圧
縮する際に繰り返しデータの検索に非常に手間がかかる
という問題があった。
【００１２】LZ77のアイディアに基づいてデータの圧縮
を行なうソフトウェアは従来より複数存在している。こ
れらのソフトウェアでは、元データを木構造のデータに
変換して繰り返しデータの検索を行なっているが、木構
造のデータに変換するアルゴリズムは非常に複雑である
ので処理に時間がかかると共にＣＰＵに大きな負荷がか
かっていた。これを解決するためには、前述のソフトウ
ェアによって行なっていた処理をハードウェアに置き換
えて実行させることが考えられるが、前述のようにアル
ゴリズムが複雑であるため実現は容易ではなかった。ま
た、木構造のデータへの変換は、元データの内容によっ
て木構造が異なるので圧縮に要する時間が一定しないと
いう問題もあった。
【００１３】本発明は上記事実を考慮して成されたもの
で、データの検索を高速で行なうことができるデータ検
索装置を得ることが目的である。
【００１４】また本発明は、データの圧縮を高速で行な
うことができるデータ圧縮装置及びデータ圧縮方法を得
ることが目的である。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明に係るデータ検索装置は、所定ビ
ット長のデータから成る単位データを記憶する複数の記
憶手段と、前記記憶手段に対応して設けられ記憶手段に
記憶された単位データと入力された単位データとが一致
しているときに一致信号を出力する複数の比較手段と、
を備え、複数の単位データから成る被検索データを前記
複数の記憶手段に単位データに分けて所定の順番に記憶
した記憶装置と、所定数の単位データで構成された検索
データから特定の単位データを取り出して前記記憶装置
の複数の比較手段の各々に入力した後に、検索データか
らの取り出し位置を移動させて単位データを取り出し、
一致信号が出力された比較手段と隣り合っている比較手
段に前記取り出した単位データを入力する、ことを繰り
返して検索する制御手段と、を含んで構成している。
【００１６】また、請求項１記載の発明において、記憶
装置は単位データに分けた被検索データを複数の記憶手
段に付与されたアドレスの昇順に記憶手段に記憶し、制
御手段は、単位データの取り出し位置を検索データの先
頭から末尾側へ所定ビット長ずつ移動させながら単位デ
ータを取り出すと共に、対応する記憶手段のアドレスが
前記一致信号が出力された比較手段と隣り合っている比
較手段に、取り出した単位データを入力することができ
る。
【００１７】また請求項１記載の発明において、記憶装
置は単位データに分けた被検索データを複数の記憶手段
に付与されたアドレスの降順に記憶手段に記憶し、制御
手段は、単位データの取り出し位置を検索データの先頭
から末尾側へ所定ビット長ずつ移動させながら単位デー
タを取り出すと共に、対応する記憶手段のアドレスが前
記一致信号が出力された比較手段と隣り合っている比較
手段に、取り出した単位データを入力することができ
る。
【００１８】請求項４記載の発明に係るデータ圧縮装置
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けられ
記憶手段に記憶された単位データと入力された単位デー
タとが一致しているときに一致信号を出力する複数の比
較手段と、を備えた記憶装置と、所定数の単位データで
構成された元データから特定の単位データを取り出して
前記記憶装置の複数の比較手段の各々に入力した後に、
一致信号が出力された場合には、前記取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させた後に前記取り出した単位データと
隣り合っている単位データを取り出して前記一致信号が
出力された比較手段と隣り合っている比較手段に入力
し、一致信号が出力されなかった場合には、前記取り出
した単位データを圧縮データとして出力すると共に前記
アドレスの昇順又は降順に記憶手段に記憶させた後に前
記取り出した単位データと隣り合っている単位データを
取り出して比較手段の各々に入力し、一致信号が出力さ
れていた状態から一致信号が出力されなくなった場合に
は、前記一致信号が出力されていた状態で記憶手段に記
憶された単位データを所定の符号に置き換えて圧縮デー
タとして出力し、前記取り出した単位データを圧縮デー
タとして出力すると共に前記アドレスの昇順又は降順に
記憶手段に記憶させ、前記取り出した単位データと隣り
合っている単位データを取り出して比較手段の各々に入
力する、ことを繰り返し、元データを前記圧縮データに
圧縮して出力する制御手段と、を含んで構成している。
【００１９】請求項５記載の発明に係るデータ圧縮装置
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けられ
記憶手段に記憶された単位データと入力された単位デー
タとが一致しているときに一致信号を出力する複数の比
較手段と、を備えた記憶装置と、所定数の単位データで
構成された元データから特定の単位データを取り出して
前記記憶装置の複数の比較手段の各々に入力した後に、
一致信号が出力された場合には、前記取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させた後に前記取り出した単位データと
隣り合っている単位データを取り出して前記一致信号が
出力された比較手段と隣り合っている比較手段に入力
し、一致信号が出力されなかった場合には、前記取り出
した単位データを圧縮データとして出力すると共に前記
アドレスの昇順又は降順に記憶手段に記憶させた後に前
記取り出した単位データと隣り合っている単位データを
取り出して比較手段の各々に入力し、一致信号が出力さ
れていた状態から一致信号が出力されなくなった場合に
は、前記一致信号が出力されていた状態で記憶手段に記
憶された単位データを所定の符号に置き換えて圧縮デー
タとして出力し、前記取り出した単位データを再び比較
手段の各々に入力する、ことを繰り返し、元データを前
記圧縮データに圧縮して出力する制御手段と、を含んで
構成している。
【００２０】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、記憶装置の全ての記憶手段に単位
データを記憶させた後に、単位データを書き込む記憶手
段のアドレスを先頭または末尾に戻して記憶させること
が好ましい。
【００２１】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、比較手段から一致信号が出力され
た回数を計数する計数手段を備え、計数手段によって計
数された回数及び一致信号が出力された比較手段に対応
する記憶手段のアドレスを用いて前記所定の符号を生成
することが好ましい。
【００２２】また、請求項４又は請求項５記載の発明に
おいて、比較手段から一致信号が出力された場合に、記
憶装置における単位データが記憶された領域と単位デー
タが記憶されていない領域との境界アドレス及び前記比
較手段に対応する記憶手段のアドレスに基づいて、前記
比較手段に対応する記憶手段が前記単位データが記憶さ
れていない領域に含まれる場合には前記比較手段から出
力された一致信号を無効とする無効制御手段を備えるこ
とが好ましい。
【００２３】また、請求項４又は請求項５記載の発明に
おいて、記憶装置の記憶手段に対応して設けられ元デー
タから取り出された単位データが記憶手段に記憶された
か否かを表す情報を保持する保持手段と、記憶手段に対
応して設けられ保持手段に保持された情報に基づいて元
データから取り出された単位データが記憶手段に記憶さ
れていない場合には前記比較手段から出力される一致信
号を無効とする無効制御手段と、を更に備えることが好
ましい。
【００２４】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、記憶装置の複数の記憶手段に圧縮
データから既に復元した元データを一時的に記憶させ、
該記憶させた元データを用いて、前記既に元データへの
復元を行った圧縮データに続く圧縮データを元データに
復元することができる。
【００２５】請求項１１記載の発明に係るデータ圧縮方
法は、所定ビット長のデータから成る単位データを記憶
する複数の記憶手段と、前記記憶手段に対応して設けら
れ記憶手段に記憶された単位データと入力された単位デ
ータとが一致しているときに一致信号を出力する複数の
比較手段と、を備えた記憶装置を用い、所定数の単位デ
ータで構成された元データから特定の単位データを取り
出して前記記憶装置の複数の比較手段の各々に入力した
後に、一致信号が出力された場合には、前記取り出した
単位データを記憶手段に付与されたアドレスの昇順又は
降順に記憶手段に記憶させた後に前記取り出した単位デ
ータと隣り合っている単位データを取り出して前記一致
信号が出力された比較手段と隣り合っている比較手段に
入力し、一致信号が出力されなかった場合には、前記取
り出した単位データを圧縮データとして出力すると共に
前記アドレスの昇順又は降順に記憶手段に記憶させた後
に前記取り出した単位データと隣り合っている単位デー
タを取り出して比較手段の各々に入力し、一致信号が出
力されていた状態から一致信号が出力されなくなった場
合には、前記一致信号が出力されていた状態で記憶手段
に記憶された単位データを所定の符号に置き換えて圧縮
データとして出力し、前記取り出した単位データを圧縮
データとして出力すると共に前記アドレスの昇順又は降
順に記憶手段に記憶させ、前記取り出した単位データと
隣り合っている単位データを取り出して比較手段の各々
に入力する、ことを繰り返し、元データを前記圧縮デー
タに圧縮して出力する。
【００２６】請求項１２記載の発明に係るデータ圧縮方
法は、所定ビット長のデータから成る単位データを記憶
する複数の記憶手段と、前記記憶手段に対応して設けら
れ記憶手段に記憶された単位データと入力された単位デ
ータとが一致しているときに一致信号を出力する複数の
比較手段と、を備えた記憶装置を用い、所定数の単位デ
ータで構成された元データから特定の単位データを取り
出して前記記憶装置の複数の比較手段の各々に入力した
後に、一致信号が出力された場合には、前記取り出した
単位データを記憶手段に付与されたアドレスの昇順又は
降順に記憶手段に記憶させた後に前記取り出した単位デ
ータと隣り合っている単位データを取り出して前記一致
信号が出力された比較手段と隣り合っている比較手段に
入力し、一致信号が出力されなかった場合には、前記取
り出した単位データを圧縮データとして出力すると共に
前記アドレスの昇順又は降順に記憶手段に記憶させた後
に前記取り出した単位データと隣り合っている単位デー
タを取り出して比較手段の各々に入力し、一致信号が出
力されていた状態から一致信号が出力されなくなった場
合には、前記一致信号が出力されていた状態で記憶手段
に記憶された単位データを所定の符号に置き換えて圧縮
データとして出力し、前記取り出した単位データを再び
比較手段の各々に入力する、ことを繰り返し、元データ
を前記圧縮データに圧縮して出力する。
【００２７】
【作用】データ検索では、例えばデータベースにおける
文字列の検索等に代表されるように、検索データが長さ
が不定の可変長データであることが多く、かつ当然では
あるが被検索データと比較して長さが短い。このため請
求項１記載の発明では、単位データを記憶する複数の記
憶手段と、記憶手段に記憶された単位データと入力され
た単位データとが一致しているときに一致信号を出力す
る複数の比較手段と、を備えた記憶装置に、複数の単位
データから成る被検索データを複数の記憶手段に単位デ
ータに分けて所定の順番に記憶している。
【００２８】そして、所定数の単位データで構成された
検索データから特定の単位データを取り出して記憶装置
の複数の比較手段の各々に入力した後に、検索データか
らの取り出し位置を移動させて単位データを取り出して
比較手段に取り出した単位データを入力することが繰り
返される。なお、単位データの長さ（ビット長）は、例
えば検索データ及び被検索データが、ＡＳＣＩＩコー
ド、またはＩＳＯコードで表される文字列データの場合
には８ビットとすることができ、漢字等を含む日本語の
文字列データの場合には１６ビットとすることができ
る。
【００２９】これにより、記憶手段に記憶された単位デ
ータと入力された単位データとの比較動作が各比較手段
で並列に行なわれ、検索データを単位データ毎に分けて
順に入力することによって検索データの検索が完了する
ので、検索に要する処理時間（具体的には比較動作の繰
り返し回数）は検索データの長さに応じて変化する。こ
のため、従来のように比較動作の繰り返し回数が被検索
データの長さに応じて変化する場合と比較して、特に被
検索データの長さが長大である場合に極めて短時間でデ
ータの検索を行なうことができる。
【００３０】また、検索データが長さが不定の可変長デ
ータであるとしても、検索データの長さに応じて比較手
段への単位データの入力回数が変化するのみであり、検
索データの長さの最大値に合わせて回路構成を変更した
りする必要はない。更に、検索データの長さが最大値よ
りも短い場合には、従来は検索データの長さに応じてそ
の数が変化する不要な比較器又は連想メモリ部（本発明
では比較手段）の比較結果を無効とするＤＣ処理を行な
う回路が付加された連想メモリセルやＲＡＭセルを用い
る必要があったが、本発明では検索データの数が変化し
ても比較手段への単位データの入力回数が変化するのみ
であるので、ＤＣ処理を行なう回路が付加された連想メ
モリセルやＲＡＭセル等を用いる必要がない。従って、
集積度の高い汎用の連想メモリセルやＲＡＭセル等を用
いてデータ検索装置の記憶装置を構成することができ、
装置を小型化することができる。
【００３１】さらに、請求項１の発明では、検索データ
から取り出した特定の単位データを記憶装置の複数の比
較手段の各々に入力した後は、検索データからの取り出
し位置を移動させて取り出した単位データを一致信号が
出力された比較手段と隣り合っている比較手段に入力す
ることを繰り返す。従って、被検索データ及び検索デー
タが全て同じ単位データから構成されている等の特殊な
場合を除き、比較手段に単位データを入力することを繰
り返すに従って単位データを入力する比較手段の数が少
なくなる。単位データが入力されなかった比較手段では
一致信号の出力やデータの単位データの比較等が行なわ
れないので、消費電力は非常に小さくて済み、特に検索
データの長さが長大である場合に消費電力を低減するこ
とができる。
【００３２】なお、記憶装置は、単位データに分けた被
検索データを、記憶手段に付与されたアドレスの昇順又
は降順に各記憶手段に記憶することができる。また、検
索データからの単位データの取り出しは、通常は検索デ
ータの先頭から末尾側へ前記所定ビット長ずつ移動させ
ながら行なうことが多いが、検索データの末尾から先頭
側へ前記所定ビット長ずつ移動させながら行なってもよ
い。
【００３３】例えば、単位データに分けた被検索データ
を、記憶手段に付与されたアドレスの昇順に各記憶手段
に記憶し、かつ検索データからの単位データの取り出し
を検索データの先頭から末尾側へ所定ビット長ずつ移動
させながら行なう場合には、請求項２にも記載したよう
に、検索データから取り出した単位データを、対応する
記憶手段のアドレスが一致信号が出力された比較手段と
隣り合っている比較手段に入力することができる。また
例えば、単位データに分けた被検索データを、記憶手段
に付与されたアドレスの降順に各記憶手段に記憶し、か
つ検索データからの単位データの取り出しを検索データ
の先頭から末尾側へ前記所定ビット長ずつ移動させなが
ら行なう場合には、請求項３にも記載したように、検索
データから取り出した単位データを、対応する記憶手段
のアドレスが一致信号が出力された比較手段と隣り合っ
ている比較手段に入力することができる。
【００３４】請求項４記載の発明では、所定数の単位デ
ータで構成された元データから単位データを取り出して
記憶装置の比較手段に入力した後に、取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させることが繰り返される。従って、元
データが単位データ毎に取り出され、既に記憶手段に記
憶された単位データと一致しているか否かが比較される
ことになる。また本発明では、元データから特定の単位
データを取り出して複数の比較手段の各々に入力した後
に、一致信号が出力されなかった場合と、一致信号が出
力された場合と、一致信号が出力されていた状態から一
致信号が出力されなくなった場合と、で各々異なる処理
を行なうことを繰り返して元データを圧縮する。
【００３５】すなわち、一致信号が出力されなかった場
合には、比較手段に入力した単位データは既に記憶手段
に記憶された単位データと一致していないので、前記単
位データを圧縮データとして出力すると共に記憶手段に
記憶させた後に、前記単位データと隣り合っている単位
データを取り出して比較手段の各々に入力する。これに
より、前記単位データと隣り合っている単位データが既
に記憶手段に記憶された単位データと一致しているか否
かが複数の比較手段の各々で比較されることになる。
【００３６】また、一致信号が出力された場合には、比
較手段に入力した単位データが既に記憶手段に記憶され
た単位データと一致しており、前記入力した単位データ
は元データの複数箇所に存在するデータ（これを繰り返
しデータという）であると判断できる。このため、前記
単位データを元データとして出力することは行なわず、
前記単位データを記憶手段に記憶させた後に前記単位デ
ータと隣り合っている単位データを取り出して一致信号
が出力された比較手段と隣り合っている比較手段に入力
する。
【００３７】これは、既に記憶手段に記憶された単位デ
ータと一致していた単位データに隣り合っている単位デ
ータが、前記一致信号が出力された比較手段に隣り合っ
ている比較手段に対応する記憶手段に記憶されているか
否かを比較させることに相当する。従って、連続して一
致信号が出力された場合には、この一致信号に対応する
複数の単位データは連続した繰り返しデータであり、複
数の単位データから成る繰り返しデータが検出されたこ
とになる。
【００３８】また、一致信号が出力されていた状態から
一致信号が出力されなくなった場合には、検出されてい
た繰り返しデータの末尾が検出されたと判断できる。こ
のため、一致信号が出力されていた状態で記憶手段に記
憶された単位データ（すなわち繰り返しデータ）を所定
の符号に置き換えて圧縮データとして出力し、取り出し
た単位データを圧縮データとして出力すると共に記憶手
段に記憶させ、前記取り出した単位データと隣り合って
いる単位データを取り出して比較手段の各々に入力す
る。
【００３９】上記処理が繰り返されることにより、元デ
ータに含まれる繰り返しデータが所定の符号に置き換え
られた圧縮データが出力される。上記より明らかなよう
に、請求項４の発明では元データを単位データ毎に分け
て順に入力することによって元データの圧縮が完了する
ので、元データの長さに応じた一定時間、かつ元データ
を木構造のデータに変換して繰り返しデータの検索を行
なう場合と比較して非常に短い時間でデータの圧縮を行
なうことができる。
【００４０】なお上記では、一致信号が出力されていた
状態から一致信号が出力されなくなり、検出されていた
繰り返しデータの末尾が検出されたと判断された場合
に、比較手段に入力した単位データを圧縮データとして
出力すると共にアドレスの昇順又は降順に記憶手段に記
憶させ、前記単位データと隣り合っている単位データを
取り出して比較手段の各々に入力するので、前記検出さ
れた繰り返しデータの末尾に隣接する単位データが別の
繰り返しデータであった場合に、この単位データを繰り
返しデータとして検出することができず、元データに含
まれる全ての繰り返しデータを検出できない場合があ
る、という問題がある。
【００４１】これを解決するためには、請求項５に記載
したように、一致信号が出力されていた状態から一致信
号が出力されなくなった場合に、一致信号が出力されて
いた状態で記憶手段に記憶された単位データを所定の符
号に置き換えて圧縮データとして出力すると共に、取り
出した単位データを再び比較手段の各々に入力すること
が好ましい。これにより、元データ内に異なる繰り返し
データが隣接して存在していたとしても、この隣接して
存在する繰り返しデータの両方を検出することができる
ので、元データに含まれる全ての繰り返しデータを検出
することができ、元データの圧縮率が更に向上する、と
いう効果が得られる。
【００４２】なお、請求項６に記載したように、制御手
段は、記憶装置の全ての記憶手段に単位データを記憶さ
せた後に、単位データを書き込む記憶手段のアドレスを
先頭または末尾に戻して記憶させることが好ましい。本
発明では元データを圧縮することが目的であり、記憶手
段には必ずしも全ての元データを記憶させる必要はない
ので、上記のように記憶装置の記憶手段を、所謂リング
バッファのように用いることにより、記憶装置の記憶手
段の数、すなわち記憶容量を低減することができる。
【００４３】また、本発明において前述したLZ77に準
じ、繰り返しデータを、既に出現した同一データの位置
を指し示すポインタ及び繰り返しデータのデータ長を表
す所定の符号に置き換える場合には、請求項７に記載し
たように、比較手段から一致信号が出力された回数を計
数する計数手段を設け、計数手段によって計数された回
数及び一致信号が出力された比較手段に対応する記憶手
段のアドレスを用いて前記所定の符号を生成することが
できる。
【００４４】また、本発明では元データから取り出した
単位データを記憶装置の記憶手段に順に記憶するので、
前述のように記憶装置の記憶手段をリングバッファとし
て用いたとしても、圧縮処理を開始したときには単位デ
ータを記憶していない記憶手段が存在する。この記憶手
段に対応する比較手段に単位データが入力されると、記
憶手段に記憶されているデータが不定であるので一致信
号が偶然に出力される可能性がある。これによる不都合
を防止するためには、請求項８にも記載したように、比
較手段から一致信号が出力された場合に記憶装置におけ
る単位データが記憶された領域と単位データが記憶され
ていない領域との境界アドレス及び一致信号が出力され
た比較手段に対応する記憶手段のアドレスに基づいて、
前記比較手段に対応する記憶手段が前記単位データが記
憶されていない領域に含まれる場合には前記比較手段か
ら出力された一致信号を無効とする無効制御手段を備え
ることが好ましい。これにより、前記偶然に出力された
一致信号を無効とすることができる。
【００４５】また、請求項９に記載したように、元デー
タから取り出された単位データが記憶手段に記憶された
か否かを表す情報を保持する保持手段を記憶装置の記憶
手段に対応して設けると共に、保持手段に保持された情
報に基づいて元データから取り出されたデータが記憶手
段に記憶されていない場合には前記比較手段から出力さ
れる一致信号を無効とする無効制御手段を記憶手段に対
応させて設けるようにしてもよい。但し、請求項９では
記憶手段毎に保持手段及び無効制御手段を設ける必要が
あるので、記憶装置を集積回路化する場合の集積度は若
干低下することになる。
【００４６】なお、制御手段によって圧縮データを元デ
ータに復元する場合には、請求項１０にも記載したよう
に、制御手段は、記憶装置の複数の記憶手段に圧縮デー
タから既に復元した元データを一時的に記憶させ、該記
憶させた元データを用いて、前記既に元データへの復元
を行った圧縮データに続く圧縮データを元データに復元
することができる。
【００４７】請求項１１記載の発明では、所定ビット長
のデータから成る単位データを記憶する複数の記憶手段
と、前記記憶手段に対応して設けられ記憶手段に記憶さ
れた単位データと入力された単位データとが一致してい
るときに一致信号を出力する複数の比較手段と、を備え
た記憶装置を用い、所定数の単位データで構成された元
データから特定の単位データを取り出して前記記憶装置
の複数の比較手段の各々に入力した後に、一致信号が出
力された場合には、前記取り出した単位データを記憶手
段に付与されたアドレスの昇順又は降順に記憶手段に記
憶させた後に前記取り出した単位データと隣り合ってい
る単位データを取り出して前記一致信号が出力された比
較手段と隣り合っている比較手段に入力し、一致信号が
出力されなかった場合には、前記取り出した単位データ
を圧縮データとして出力すると共に前記アドレスの昇順
又は降順に記憶手段に記憶させた後に前記取り出した単
位データと隣り合っている単位データを取り出して比較
手段の各々に入力し、一致信号が出力されていた状態か
ら一致信号が出力されなくなった場合には、前記一致信
号が出力されていた状態で記憶手段に記憶された単位デ
ータを所定の符号に置き換えて圧縮データとして出力
し、前記取り出した単位データを圧縮データとして出力
すると共に前記アドレスの昇順又は降順に記憶手段に記
憶させ、前記取り出した単位データと隣り合っている単
位データを取り出して比較手段の各々に入力する、こと
を繰り返し、元データを前記圧縮データに圧縮して出力
するようにしたので、請求項４記載の発明と同様に、元
データの長さに応じた一定時間、かつ従来と比較して非
常に短い時間でデータの圧縮を行なうことができる。
【００４８】更に、請求項１２に記載した発明では、上
記請求項１１の発明において、一致信号が出力されてい
た状態から一致信号が出力されなくなった場合に、一致
信号が出力されていた状態で記憶手段に記憶された単位
データを所定の符号に置き換えて圧縮データとして出力
し、取り出した単位データを再び比較手段の各々に入力
するようにしたので、請求項５記載の発明と同様に、元
データに含まれる全ての繰り返しデータを検出すること
ができ、元データの圧縮率が更に向上する、という効果
が得られる。
【００４９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。なお、以下では被検索データ、検索デー
タ、元データの一例として文字列データの検索、圧縮を
行なう場合について説明する。
【００５０】〔第１実施例〕図１には本第１実施例に係
る、本発明が適用されたマイクロコンピュータ１０の構
成（一部）が示されている。マイクロコンピュータ１０
はＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６を備えており、
これらはアドレスバス、データバス、コントロールバス
等から成るバス１８を介して互いに接続されている。ま
たマイクロコンピュータ１０は本発明に係る文字列検索
装置２０を備えており、この文字列検索装置２０は文字
列検索装置２０の作動を制御するコントローラ２２を介
してバス１８に接続されている。
【００５１】図２に示すように、文字列検索装置２０は
図２に「○」で示す多数の連想メモリセル（単位セル）
２８がマトリクス状に配置されて構成された連想メモリ
セルアレイ２６を備えている。連想メモリセルアレイ２
６にはＭ＋１本のワード線WL0 〜WLM 、Ｍ＋１本のマッ
チ線MATCH0〜MATCHM、Ｎ＋１組のビット線対BL0,BL0'〜
BLN,BLN'が各々マトリクス状に配置されており、各連想
メモリセル２８は、ワード線WL0 〜WLM の何れか、マッ
チ線MATCH0〜MATCHMの何れか及びビット線対BL0,BL0'〜
BLN,BLN'の何れかに各々接続されている。
【００５２】前記多数の連想メモリセル２８は各々同一
の構成とされている。図３に示すように、連想メモリセ
ル２８は互いの入力端と出力端とが接続された２個のＮ
ＯＴ回路３０、３２を備えている。このＮＯＴ回路３
０、３２のループによって１ビットのデータを記憶する
記憶回路（ＳＲＡＭ型）が構成されている。ＮＯＴ回路
３０の出力端はＮチャンネル型のＭＯＳＦＥＴ３４のソ
ースに、ＮＯＴ回路３２の出力端は同じくＮチャンネル
型のＭＯＳＦＥＴ３６のソースに各々接続されており、
ＭＯＳＦＥＴ３４、３６のゲートは各々ワード線WLに接
続されている。
【００５３】また、ＭＯＳＦＥＴ３４、３６のドレイン
は各々ビット線BL,BL'に接続されている。連想メモリセ
ル２８に１ビットのデータを書き込む場合（後述する
「書込み」モード）には、ワード線WLはハイレベルとさ
れ、ビット線BLは書き込むデータＤに対応したレベル
（Ｄが「１」の場合はハイレベル、「０」の場合はロー
レベル）とされ、ビット線BL' はビット線BLのレベルに
対して反転したレベル（ビット線BLがハイレベルの場合
はローレベル、ビット線BLがローレベルの場合はハイレ
ベル）とされる。これにより、ＭＯＳＦＥＴ３４、３６
がオンし、ビット線対BL又はBL' を介して供給されたデ
ータがＮＯＴ回路３０、３２のループに保持される。な
お、連想メモリセル２８に記憶されたデータを読み取る
ことも可能となっている（後述する「読取り」モー
ド）。
【００５４】また、ＮＯＴ回路３０の出力端はＭＯＳＦ
ＥＴ３８のゲートに、ＮＯＴ回路３２の出力端はＭＯＳ
ＦＥＴ４０のゲートに各々接続されている。なお、ＮＯ
Ｔ回路３２からはデータＤを反転したデータ（Ｑ’）が
出力され、ＮＯＴ回路３０からはデータＱ’を反転した
データＱ（＝Ｄ）が出力される。ＭＯＳＦＥＴ３８、４
０のドレインは各々ビット線BL',BLに接続されており、
ソースはＭＯＳＦＥＴ４２のゲートに接続されている。
ＭＯＳＦＥＴ４２のドレインはマッチ線MATCHに接続さ
れ、ソースは接地されている。
【００５５】なお、本実施例において、同一のワード線
及びマッチ線に接続される連想メモリセル２８の数は、
被検索文字列を構成する１文字を表すビット数（例えば
アスキーコード、ＩＳＯコード等の場合は８ビット）と
一致されており、同一のワード線及びマッチ線に接続さ
れる複数の連想メモリセル２８（以下、これらを連想メ
モリセル列という）によって１文字分の文字データが記
憶される。また、連想メモリセルアレイ２６では連想メ
モリセル列毎にアドレスが付与されている。
【００５６】また、単一の連想メモリセル列を構成する
各連想メモリセル２８のＮＯＴ回路３０、３２のループ
は本発明の記憶手段に対応しており、各連想メモリセル
２８のＭＯＳＦＥＴ３８、４０、４２は本発明の比較手
段に対応している。
【００５７】一方、図２に示すように、文字列検索装置
２０はタイミングコントローラ５０を備えている。文字
列検索装置２０は動作モードとして、連想メモリセルア
レイ２６に記憶されたデータを読み取る「読取り」モー
ド、連想メモリセルアレイ２６にデータを書き込む「書
込み」モード、連想メモリセルアレイ２６に記憶された
データに対して検索を行なう「検索」モードが設けられ
ている。タイミングコントローラ５０はコントローラ２
２に接続されており、前記動作モードは、コントローラ
２２からタイミングコントローラ５０に各々入力される
読取り指示READ、書込み指示WRITE 、検索指示SEARCHに
応じて切り替わる。
【００５８】また、タイミングコントローラ５０にはコ
ントローラ２２からシステムクロックCLOCK が入力さ
れ、システムクロックCLOCK と同期した４つのクロック
（クロックRD、クロックWT-SR 、クロックRD-WT 及びク
ロックSR）を、３つの動作モードに応じて生成し出力す
る。クロックRD-WT は、「読取り」及び「書込み」時に
タイミングコントローラ５０に接続されたアドレスデコ
ーダ５２に出力され、アドレスデコーダ５２を作動させ
る。アドレスデコーダ５２はコントローラ２２に接続さ
れており、コントローラ２２からデータの読取り又は書
込みを行なう連想メモリセル列のアドレスが指定され
る。アドレスデコーダ５２にはワード線WL0〜WLM が接
続されており、指定されたアドレスに対応する連想メモ
リ列のワード線をハイレベルとする。
【００５９】タイミングコントローラ５０にはセンスア
ンプ５４及び書込みバッファ５６が接続されており、ク
ロックRDは「読取り」時にセンスアンプ５４に出力され
てセンスアンプ５４を作動させ、クロックWT-SR は「書
込み」及び「検索」時に書込みバッファ５６に出力され
て書込みバッファ５６を作動させる。ビット線対BL0,BL
0'〜BLN,BLN'はセンスアンプ５４及び書込みバッファ５
６に各々接続されている。またセンスアンプ５４及び書
込みバッファ５６はコントローラ２２に接続されてい
る。
【００６０】センスアンプ５４は「読取り」時に、連想
メモリセル列の各々の連想メモリセル２８に記憶された
データに応じて変化されたビット線対BL0,BL0'〜BLN,BL
N'のレベル（これが読取りデータを表す）を増幅してコ
ントローラ２２に出力する。書込みバッファ５６は「書
込み」及び「検索」時に、コントローラ２２から入力さ
れてバッファに記憶されたデータに応じてビット線対BL
0,BL0'〜BLN,BLN'のレベルを変化させる（ビット線対を
駆動する）。なお、「検索」時には、前述のようにアド
レスデコーダ５２が作動されずワード線WL0 〜WLM は何
れもローレベルとされているので、検索データに応じて
変化されたビット線対のレベルが連想メモリセル２８に
取り込まれる、すなわち連想メモリセル２８に検索デー
タが書き込まれることはない。
【００６１】また、タイミングコントローラ５０にはＭ
＋１個のプリチャージコントローラ５８0 〜５８M が各
々接続されており、クロックSRは「検索」動作時にプリ
チャージコントローラ５８0 〜５８M に出力され、プリ
チャージコントローラ５８0〜５８M を各々作動させ
る。プリチャージコントローラ５８0 は端子６６を介し
てコントローラ２２に接続されると共にマッチ線MATCH0
に接続されており、プリチャージコントローラ５８1 は
マッチ線MATCH0及びマッチ線MATCH1に接続されている。
プリチャージコントローラ５８2 以降はプリチャージコ
ントローラ５８1と同様に隣接する２本のマッチ線に接
続されている。また、プリチャージコントローラ５８M
はマッチ線MATCHMを介してコントローラ２２に接続され
ている。
【００６２】プリチャージコントローラ５８0 〜５８M
は同一の構成とされている。図４に示すように、プリチ
ャージコントローラ５８はＮＯＲ回路７０を備えてお
り、ＮＯＲ回路７０の一方の入力端は前段側のマッチ線
（例えばプリチャージコントローラ５８1 の場合はマッ
チ線MATCH0）に接続されている。但しプリチャージコン
トローラ５８0 は端子６６を介してコントローラ２２に
接続されており、コントローラ２２から入力信号CONTRO
L-INとして常にローレベルの信号が入力される。また他
方の入力端はＮＡＮＤ回路６４（図２参照）の出力端に
接続されており、信号SET が入力される。ＮＯＲ回路７
０の出力端はＰチャンネル型ＭＯＳＦＥＴ７２のソース
に接続されている。ＭＯＳＦＥＴ７２のゲートはタイミ
ングコントローラ５０に接続されており（図４では図示
省略）、「検索」時にはクロックSRが入力される。
【００６３】また、ＭＯＳＦＥＴ７２のドレインにはＮ
ＯＴ回路７４の入力端及びＮＯＴ回路７６の出力端が接
続されており、このＮＯＴ回路７４の出力端及びＮＯＴ
回路７６の入力端はＮチャンネル型ＭＯＳＦＥＴ７８の
ドレインに各々接続されている。従ってＮＯＴ回路７
４、７６によって記憶回路が構成される。ＭＯＳＦＥＴ
７８のゲートはタイミングコントローラ５０に接続され
ており、「検索」時にクロックSRが入力される。ＭＯＳ
ＦＥＴ７８のソースはＮＡＮＤ回路８０の一方の入力端
に接続されており、ＮＡＮＤ回路８０の他方の入力端は
タイミングコントローラ５０に接続されている。
【００６４】ＮＡＮＤ回路８０の出力端はＰチャンネル
型ＭＯＳＦＥＴ８２のゲートに接続されている。ＭＯＳ
ＦＥＴ８２のソースは図示しない電源に接続されてお
り、ドレインは次段側のマッチ線（例えばプリチャージ
コントローラ５８1 の場合はマッチ線MATCH1）に接続さ
れている。また、タイミングコントローラ５０はＰチャ
ンネル型ＭＯＳＦＥＴ８４のゲートにも接続されてい
る。ＭＯＳＦＥＴ８４のソースは図示しない電源に、ド
レインはＮＯＴ回路８６の入力端に各々接続されてい
る。ＮＯＴ回路８６の入力端はＭＯＳＦＥＴ７８のソー
スにも接続されている。ＮＯＴ回路８６の出力端はＮチ
ャンネル型ＭＯＳＦＥＴ８８のゲートに接続されてお
り、ＭＯＳＦＥＴ８８のソースは前述の次段側のマッチ
線に接続され、ドレインは接地されている。
【００６５】一方、マッチ線MATCH0〜MATCHMは各々プラ
イオリティエンコーダ６０に接続されている。後述する
ように、「検索」モードにおいて比較動作を１回行なっ
た後にマッチ線がハイレベルとなっている連想メモリセ
ル列は、記憶しているデータと供給されたデータとが一
致した連想メモリセル列である。プライオリティエンコ
ーダ６０はコントローラ２２に接続されており、「検
索」動作を行なってマッチ線がハイレベルとなっている
連想メモリセル列のアドレスMATCH-ADDRESS をコントロ
ーラ２２に出力する。但し、複数本のマッチ線がハイレ
ベルとなっていた場合には、予め定められた基準に従っ
て優先順位の高い連想メモリセル列のアドレス、例えば
最も低いアドレスをアドレスMATCH-ADDRESS として出力
する。
【００６６】またマッチ線MATCH0〜MATCHMは、ＯＲ回路
６２の入力端にも各々接続されている。ＯＲ回路６２の
出力端はコントローラ２２に接続されており、マッチ線
MATCH0〜MATCHMの少なくとも１つがハイレベルであるか
否かを表す信号、すなわち検索データが連想メモリセル
アレイ２６に記憶されているデータと一致したか否かを
表す信号ENTIRE-MATCHが出力される。またＯＲ回路６２
の出力端はＮＡＮＤ回路６４の一方の入力端にも接続さ
れており、ＮＡＮＤ回路６４に前述の信号ENTIRE-MATCH
が入力される。ＮＡＮＤ回路６４の他方の入力端はコン
トローラ２２に接続されており、通常はハイレベルでマ
ッチ線MATCH0〜MATCHMを全てハイレベルにチャージ（プ
リチャージ）するときにローレベルとされる信号SET'が
入力される。ＮＡＮＤ回路６４から出力された信号SET
はプリチャージコントローラ５８に供給される。
【００６７】次に本第１実施例の作用として、「検索」
モードにおける検索処理の一例として文字列の検索処理
を図５のフローチャート等を参照して説明する。なお、
図５のフローチャートは、ＣＰＵ１２からの検索処理の
実行が指示された場合にコントローラ２２で実行され
る。また、このときには連想メモリセルアレイ２６の各
連想メモリセル２８には、既に被検索データとしての文
字列データが記憶されているものとする。ステップ２０
０ではＲＡＭ１６等に記憶されている検索文字列を表す
文字列データの取り込みを行なう。次のステップ２０２
では取り込んだ検索文字列データの先頭から１文字分の
文字データを取り出す。ステップ２０４では、ＮＡＮＤ
回路６４に出力する信号SET'を一旦アクティブ（ローレ
ベル）とする。
【００６８】信号SET'が一旦ローレベルになると、ＮＡ
ＮＤ回路６４からプリチャージコントローラ５８0 〜５
８M のＮＯＲ回路７０に各々入力される信号SET が一旦
ハイレベルとなり、ＮＯＲ回路７０から出力される信号
がローレベルとなる。ＭＯＳＦＥＴ７２はＰチャンネル
型であるのでクロックSRがローレベルの間はオンしてお
り、ＮＯＲ回路７０から出力された信号はＮＯＴ回路７
４に入力され、ＮＯＴ回路７４、７６のループに保持さ
れる。
【００６９】また次のステップ２０６では、前記検索文
字列データから取り出した文字データを書込みバッファ
５６へ出力すると共に、前記信号SET'を一旦ローレベル
とするのに同期して、タイミングコントローラ５０に検
索指示SEARCHを出力する。これにより、タイミングコン
トローラ５０からは書込みバッファ５６にクロックWT-S
R が出力されると共に、プリチャージコントローラ５８
0 〜５８M にクロックSRが出力されることになる。これ
により、プリチャージコントローラ５８ではマッチ線MA
TCH のプリチャージが行なわれる。
【００７０】すなわち、クロックSRがプリチャージコン
トローラ５８に入力されると、クロックSRがハイレベル
のときにはＭＯＳＦＥＴ７２がオフすると共にＭＯＳＦ
ＥＴ７８がオンする。これにより、前述のようにＮＯＴ
回路７４からハイレベルの信号が出力され、ＮＡＮＤ回
路８０の一方の入力端に入力される。ＮＡＮＤ回路８０
の他方の入力端にもハイレベルの信号が入力されるの
で、ＮＡＮＤ回路８０から出力される信号がローレベル
となりＭＯＳＦＥＴ８２がオンしてマッチ線MATCH が図
示しない電源に接続される。このとき、ＭＯＳＦＥＴ８
８はオフしているのでマッチ線MATCH はハイレベルとな
る。
【００７１】更に、クロックSRがローレベルになると、
ＮＡＮＤ回路８０の一方の入力端がローレベルになるの
でＮＡＮＤ回路８０から出力される信号がハイレベルと
なり、ＭＯＳＦＥＴ８２がオフする。また、ＭＯＳＦＥ
Ｔ７８がオフすると共にＭＯＳＦＥＴ８４がオンするの
で、ＮＯＴ回路８６に図示しない電源からハイレベルの
信号が供給され、ＭＯＳＦＥＴ８８はオフ状態で維持さ
れる。従って、マッチ線MATCH はハイレベルの状態でプ
リチャージコントローラ５８から電気的に切り離される
ことになる。上記の動作がプリチャージコントローラ５
８0 〜５８M で各々行なわれることにより、マッチ線MA
TCH0〜MATCHMがハイレベルにチャージされた状態（プリ
チャージされた状態）となる。
【００７２】一方、書込みバッファ５６ではクロックWT
-SR が入力されると、入力された文字データに応じてビ
ット線対BL0,BL0'〜BLN,BLN'を駆動する。連想メモリセ
ルアレイ２６の各連想メモリセル２８では、ＮＯＴ回路
３０から出力されるデータＱが「１」（ハイレベル）で
あればＭＯＳＦＥＴ３８がオンしており、ＮＯＴ回路３
２から出力されるデータＱ’が「１」であればＭＯＳＦ
ＥＴ４０がオンしている。従って、ＮＯＴ回路３０、３
２のループに保持されているデータＱ（Ｑ’）とビット
線対BL,BL'を介して供給されるデータＤ（Ｄ')とが一致
している場合にはＭＯＳＦＥＴ４２はオンしないが、不
一致の場合にはＭＯＳＦＥＴ３８、４０のうちオンして
いる方のＭＯＳＦＥＴのドレインからソースに電流が流
れ、ＭＯＳＦＥＴ４２がオンする。これにより、前記プ
リチャージされたマッチ線MATCHのレベルはローレベル
に低下される（ディスチャージ）。
【００７３】上記のデータの比較は、クロックSRがロー
レベルとなっている間に連想メモリセル２８の各々で同
時に行なわれる。従って、クロックSRの１周期の間にプ
リチャージ及びデータの比較が行なわれることになる。
ところで、１本のマッチ線MATCH には複数の連想メモリ
セル２８（連想メモリセル列）が接続されているので、
クロックSRの１周期の間に、連想メモリセル列に記憶さ
れている文字データと入力された文字データとを比較す
る比較動作が完了し、各マッチ線は、接続されている全
ての連想メモリセル２８でＭＯＳＦＥＴ４２がオンしな
かった場合、すなわち連想メモリセル列に記憶されてい
る文字データと書込みバッファ５６に入力された文字デ
ータとが一致していた場合にのみハイレベルの状態で維
持され、不一致であった場合にはローレベルとされるこ
とになる。
【００７４】従って、書込みバッファ５６に入力された
文字データが連想メモリセル列の少なくとも何れか１つ
に記憶されていた場合には、ＯＲ回路６２を介して出力
される信号ENTIRE-MATCHがハイレベルとなり、プライオ
リティエンコーダ６０からは書込みバッファ５６に入力
された文字データを記憶している連想メモリセル列のア
ドレスがアドレスMATCH-ADDRESS として出力される。ま
た、連想メモリセル列で比較動作が行なわれている間、
クロックSRはローレベルとなっておりプリチャージコン
トローラ５８ではＭＯＳＦＥＴ７２がオンするので、各
連想メモリセル列の比較結果に応じて変化される各マッ
チ線MATCH のレベルは、次段のプリチャージコントロー
ラ５８のＮＯＴ回路７４、７６に伝達されて保持される
ことになる（例えばマッチ線MATCH0のレベルはプリチャ
ージコントローラ５８1 に伝達される）。
【００７５】上記により、次にクロックSRがハイレベル
になるとＭＯＳＦＥＴ７８がオンし、前記プリチャージ
の場合と同様に、ＮＯＴ回路７４から出力される信号が
ハイレベルであれば、ＭＯＳＦＥＴ８２がオンしてマッ
チ線MATCH がハイレベルにチャージされる。また、ＮＯ
Ｔ回路７４から出力される信号がローレベルの場合に
は、ＮＯＴ回路８６から出力される信号がハイレベルと
なるので、ＭＯＳＦＥＴ８８がオンし、マッチ線MATCH
はローレベルとされる。このようにして、前段のマッチ
線がハイレベルであれば次段のマッチ線がハイレベルと
され、前段のマッチ線がローレベルであれば次段のマッ
チ線がローレベルとされることになる。なお、マッチ線
MATCH0については、コントローラ２２からプリチャージ
コントローラ５８0 に入力される入力信号CONTROL-INに
より、１回比較動作を行なった後は必ずローレベルとさ
れる。
【００７６】一方、次のステップ２１０ではＯＲ回路６
２から出力された信号ENTIRE-MATCHがハイレベルか否か
判定する。ステップ２１０の判定が肯定された場合には
ステップ２１２へ移行し、プライオリティエンコーダ６
０から出力されたアドレスMATCH-ADDRESS を取り込んで
記憶する。ステップ２１４では検索が終了したか否か、
すなわち検索文字列を構成する全ての文字の文字データ
を書込みバッファ５６へ出力したか否か判定する。ステ
ップ２１４の判定が否定された場合には、ステップ２１
６で検索文字列データから取り出す文字データを１文字
分シフトして取り出し、書込みバッファ５６へ出力す
る。これにより、前記でハイレベルとされたマッチ線に
接続されている連想メモリセル列において書込みバッフ
ァ５６に出力した文字データに対して比較が行なわれ
る。
【００７７】書込みバッファ５６へ文字データを出力す
るとステップ２１０へ戻り、以下、信号ENTIRE-MATCHが
ハイレベルの間はステップ２１４の判定が肯定されるま
でステップ２１０〜２１６の処理が繰り返され、ステッ
プ２１２が実行される毎に記憶しているアドレス（MATC
H-ADDRESS)が更新される。この間の動作について、図６
を参照し具体例に基づいて更に説明する。図６では連想
メモリセル列を模式的に「□」で示しており、連想メモ
リセルアレイ２６の連想メモリセル列に順に記憶された
被検索文字列「ＢＡＢＣＡＢＢ…」に対して検索文字列
「ＡＢＣＡ」を検索する場合を説明している。
【００７８】図６（Ａ）は前記検索文字列の最初の文字
「Ａ」との比較を行なうときの状態が示されており、書
き込みバッファ５６に文字「Ａ」を表す文字データが入
力される。また、プリチャージコントローラ５８に入力
される信号SET が一旦ハイレベルとされることによって
全てのマッチ線がハイレベルとされ、全ての連想メモリ
セル列で比較動作が行なわれる。比較動作の結果、マッ
チ線がハイレベルで維持されるのはアドレス「１」及び
「４」の連想メモリセル列に対応するマッチ線のみであ
る。この結果が次段のプリチャージコントローラ５８に
入力され（図６（Ｂ）参照）、次の文字「Ｂ」との比較
を行なう際にはアドレス「２」及び「５」の連想メモリ
セル列に対応するマッチ線のみがハイレベルとされ、ア
ドレス「２」及び「５」の連想メモリセル列のみで比較
動作が行なわれる。
【００７９】アドレス「２」及び「５」の連想メモリセ
ル列は、何れも文字「Ｂ」を記憶しているので、対応す
るマッチ線は比較動作を行なった後もハイレベルに維持
され、この結果が次段のプリチャージコントローラ５８
に入力される（図６（Ｃ）参照）。従って、次の文字
「Ｃ」との比較を行なう際にはアドレス「３」及び
「６」の連想メモリセル列に対応するマッチ線のみがハ
イレベルとされる。ここでアドレス「６」の連想メモリ
セル列が記憶している文字は「Ｃ」ではないので、アド
レス「３」の連想メモリセル列に対応するマッチ線のみ
がハイレベルに維持され、この結果が次段のプリチャー
ジコントローラ５８に入力される（図６（Ｄ）参照）。
【００８０】従って、検索文字列の最後の文字「Ｄ」の
文字データが書込みバッファ５６に入力された際に比較
動作を行なうのはアドレス「４」の連想メモリセル列の
みである。アドレス「４」の連想メモリセル列で比較動
作が行なわれ、対応するマッチ線がハイレベルに維持さ
れると検索が終了する（図５のフローチャートではステ
ップ２１４の判定が肯定される）。以上の動作からも明
らかではあるが、例えば検索文字列が「ＡＢＣＡＢ」で
あった場合には、上記動作に加えて更に書込みバッファ
５６に文字「Ｂ」の文字データを入力して比較動作を行
なわせればよい。
【００８１】従って、検索文字列の長さが変化しても比
較動作の繰り返し回数が変化するのみであり、従来のよ
うに検索文字列の最大長さに合わせて回路構成を変更し
たりする必要はない。また、検索のための比較動作を各
連想メモリセル列で並列に行なっており、被検索文字列
の長さに拘わらず、比較動作を検索文字列の文字数回行
なえば検索処理が終了するので、特に被検索文字列が長
大である場合に、従来と比較して極めて短時間で検索処
理が完了する。
【００８２】また、従来は検索文字列の長さに応じて比
較結果を無効とする回路の数が変化するので、検索文字
列の長さに応じて特定の回路からの比較結果を無効とす
る、又は前記特定の回路の比較結果を強制的に「一致」
とさせるＤＣ処理を行なう回路が付加された連想メモリ
セル等を用いる必要があるが、本実施例では検索文字列
の長さが変化しても特別な処理を行なう必要がないの
で、ＤＣ処理を行なう回路が付加された連想メモリセル
等を用いる必要はなく、装置を小型化できる。
【００８３】更に、前段の連想メモリセル列の比較結果
が「不一致」であった連想メモリセル列に対してはマッ
チ線をローレベルとし、比較動作を行なわせないので、
比較動作を繰り返すに従って比較動作を行なわない連想
メモリセル列の数が増加し、消費電力を低減することが
できる。特にＣ−ＭＯＳ（complimentary ＭＯＳ）は論
理状態が変化するときに過渡電流が流れ、大きな電力を
消費するので、上記により大幅に消費電力が低減され
る。
【００８４】一方、図５のフローチャートでステップ２
１４の判定が肯定されると、ステップ２１８では記憶し
ているアドレスMATCH-ADDRESS をＣＰＵ１２に送信して
処理を終了する。また、ステップ２１０〜２１６の処理
を繰り返している途中で信号ENTIRE-MATCHがローレベル
となった場合には、検索文字列が連想メモリセルアレイ
２６に記憶されていないと判断できる。このため、ステ
ップ２２０でＣＰＵ１２に検索が失敗した旨を通知し、
ステップ２２２で別の検索文字列が有るか否か判定す
る。
【００８５】ステップ２２２の判定が肯定された場合に
はステップ２００へ戻り、上記処理を繰り返す。なお、
信号ENTIRE-MATCHがローレベルになると、信号SET'のレ
ベルに拘わらずＮＡＮＤ回路６４から出力される信号SE
T がハイレベルとなるので、ステップ２０４で信号SET'
をアクティブ（ローレベル）にすることなく新たに検索
処理を開始することができる。また、ステップ２２２の
判定が否定された場合には検索処理を終了する。
【００８６】なお、図５のフローチャートに示した検索
処理は単なる一例であり、例えば検索文字列に最も長く
一致する文字列を記憶している連想メモリセル列群のア
ドレスを求めることも可能である。また、連想メモリセ
ル２８は図３に示すＳＲＡＭ型の構成に限定されるもの
ではなく、図７に示すようなＤＲＡＭ型とすることもで
きる。
【００８７】また、文字列検索装置２０を複数個設け、
各々の連想メモリセルアレイ２６で同一文字データとの
比較動作を同時に行なうようにしてもよい。この場合に
は、複数設けられた文字列検索装置２０の各々に、検索
データとして同一のデータを入力すると共に、かつ前段
側の文字列検索装置２０のプリチャージコントローラ５
８M のCONTROL-OUT(図２参照）と後段側の文字列検索装
置２０のプリチャージコントローラ５８0 の端子６６
（CONTROL-IN）とを接続することによって、複数設けら
れた文字列検索装置２０のプリチャージコントローラ５
８0 〜５８M を各々連結すればよい。
【００８８】〔第２実施例〕次に本発明の第２実施例を
説明する。なお、第１実施例と同一の部分には同一の符
号を付し、説明を省略する。図８には本第２実施例に係
る文字列検索装置１００が示されている。
【００８９】文字列検索装置１００は、第１実施例の連
想メモリセルアレイに代えて、ＲＡＭセル（単位セル）
１０４がマトリクス状に配置されて構成されたＲＡＭセ
ルアレイ１０２が設けられている。ＲＡＭセルアレイ１
０２にはマッチ線に代えてＭ＋１本のデータ線DATA0 〜
DATAM が設けられており、更にＮ＋１本のビットセレク
ト線BSL0〜BSLNが設けられている。ビットセレクト線BS
L0〜BSLNはビットセレクタ１１６に各々接続されてい
る。ビットセレクタ１１６はタイミングコントローラ５
０に接続されており、「検索」時にクロックSRが入力さ
れる。また、ビットセレクタ１１６はコントローラ２２
に接続されており、「検索」時にコントローラ２２から
入力されたデータを保持する。なお、本第２実施例で
は、書込みバッファ５６には「書込み」時にのみクロッ
クWTが入力される。
【００９０】ビットセレクタ１１６は、クロックSRが入
力されるとこれに同期してビットセレクト線BSL0〜BSLN
を１本づつ順にハイレベルとする。データ線DATA0 〜DA
TAMは、比較器１０６0 〜１０６M の２個の入力端の一
方に接続されており、ビットセレクタ１１６によってビ
ットセレクト線BSL0〜BSLNの何れか１本がハイレベルと
されると、ハイレベルとされたビットセレクト線BSL に
接続されたＲＡＭセル１０４に記憶されているデータ
が、データ線DATA0 〜DATAM を介して比較器１０６0 〜
１０６M に出力される。
【００９１】比較器１０６0 〜１０６M の他方の入力端
はビットセレクタ１１６に接続されている。ビットセレ
クタ１１６は「検索」時に、前述のようにビットセレク
ト線BSL0〜BSLNを１本づつ順にハイレベルにすると共
に、コントローラ２２から入力されて保持している文字
データのうちの対応するビットのデータを比較器１０６
0 〜１０６M へ順次出力する。一例として、図９に示す
ように、ビットセレクト線BSL1をハイレベルとしている
ときは、保持している文字データのうち２番目のビット
のデータを出力する。これにより、各ＲＡＭセル列及び
ビットセレクタ１１６からは、各々に記憶又は保持され
ている文字データのうち同一ビット位置の１ビットデー
タが順に比較器１０６0 〜１０６M へ出力される。
【００９２】比較器１０６0 〜１０６M はタイミングコ
ントローラ５０に各々接続されており、「検索」時には
タイミングコントローラ５０からクロックSRが入力され
る。これにより、ビットセレクタ１１６から入力された
１ビットのデータとデータ線DATA0 〜DATAM を介して入
力された１ビットのデータとの比較を行い、一致してい
た場合には出力信号をハイレベルとし、不一致の場合に
は出力信号をローレベルとする。比較器１０６には前述
のようにビットセレクタ１１６及びデータ線DATA0 〜DA
TAM から文字データが１ビット毎に順次入力されるの
で、比較器１０６からは各ビットの比較結果が順次出力
される。
【００９３】比較器１０６0 〜１０６M の出力端はＡＮ
Ｄ回路１０８0 〜１０８M の３個の入力端の１個に各々
接続されている。ＡＮＤ回路１０８0 〜１０８M の出力
端は各々ラッチ１１０0 〜１１０M の入力端に接続され
ており、ラッチ１１０0 〜１１０M の出力端はＡＮＤ回
路１０８0 〜１０８M の入力端に接続されている。ラッ
チ１１０0 〜１１０M は後述するサーチコントローラ１
１４に接続されており（図示省略）、サーチコントロー
ラ１１４からのリセット信号が入力されると、ハイレベ
ルを保持している状態にリセットされる。
【００９４】従って、ラッチ１１０に保持されているレ
ベル及びＡＮＤ回路１０８から出力される信号のレベル
は、ラッチ１１０0 〜１１０M がリセットされた後に比
較器１０６から順次出力される各ビットの比較結果が常
にハイレベルの場合には何れもハイレベルを維持する
が、比較結果が１回でもローレベルになるとローレベル
となる。但し、ＡＮＤ回路１０８の残りの入力端にロー
レベルの信号が入力された場合には、各ビットの比較結
果が常にハイレベルであっても、ＡＮＤ回路１０８から
出力される信号及びラッチ１１０に保持されるレベルは
ローレベルとなる。
【００９５】また、ＡＮＤ回路１０８0 〜１０８M の出
力端はラッチ１１２0 〜１１２M の入力端にも接続され
ている。ラッチ１１２0 〜１１２M の出力端及び制御端
はサーチコントローラ１１４に接続されている。ラッチ
１１２0 〜１１２M はラッチ１１０0 〜１１０M と同様
にリセット信号が入力されると、ハイレベルを保持して
いる状態にリセットされる。また、サーチコントローラ
１１４から取込み指示が入力された場合にのみデータを
取り込むように構成されている。また、ラッチ１１２0
〜１１２M の出力端は各々次段側のデータ線に接続され
たＡＮＤ回路１０８の入力端に順次接続されている。
【００９６】サーチコントローラ１１４はタイミングコ
ントローラ５０に接続されており、「検索」時にタイミ
ングコントローラ５０からクロックSRが入力される。サ
ーチコントローラ１１４は入力されたクロックSRのパル
ス数をカウントし、ビットセレクタ１１６に保持された
文字データとの比較動作が完了したか否か判定し、比較
動作が完了した場合には各ラッチ１１２0 〜１１２M に
前記取込み指示を出力する。なお、前述のようにデータ
の比較は１ビット毎に行なわれるので、例えばデータが
８ビットであれば８パルスカウントした時点で比較動作
が完了したと判断し、取込み指示を出力する。これによ
り、ビットセレクタ１１６に保持された文字データとの
比較が完了した時点におけるＡＮＤ回路１０８の出力信
号のレベルがラッチ１１２に保持されることになる。
【００９７】ラッチ１１２に保持されるレベルは、第１
実施例において比較動作が完了したときのマッチ線のレ
ベルと同じ意味を持ち、ＲＡＭセル列に記憶された文字
データがビットセレクタ１１６に保持された文字データ
に一致していた場合にのみハイレベルとなる。ラッチ１
１２に保持されたレベルがローレベルであった場合に
は、比較動作の次のサイクルでＡＮＤ回路１０８から出
力される信号が常にローレベルとなる。
【００９８】このように、本発明は連想メモリセルアレ
イ２６を用いることに限定されるものではなく、記憶手
段をＲＡＭセルアレイの各ＲＡＭセル列で構成すると共
に、比較手段を比較器で構成するようにしてもよい。
【００９９】なお、本第２実施例に係る文字列検索装置
１００についても、これを複数個設け、各々で同一文字
データとの比較動作を同時に行なうことができる。この
場合には、前段側の文字列検索装置１００のサーチコン
トローラ１１４のCONTROL-OUT(図８参照）と後段側の文
字列検索装置１００のサーチコントローラ１１４のCONT
ROL-IN（図８参照）とを接続し、複数の文字列検索装置
１００の各々に、検索データとして同一のデータを入力
すればよい。
【０１００】〔第３実施例〕次に本発明の第３実施例を
説明する。なお、第１実施例と同一の部分には同一の符
号を付し、説明を省略する。本第３実施例では第１実施
例のコントローラ２２に代えて、図１０に示すような文
字列圧縮コントローラ１２０が設けられている。
【０１０１】文字列圧縮コントローラ１２０には、シス
テムクロックCLOCK 、圧縮処理を行なう際にローレベル
となる信号ENABLE' 及び被圧縮文字列データ（元デー
タ）TEXT-INPUTが入力される。文字列圧縮コントローラ
１２０に入力された信号ENABLE' はデータ入力コントロ
ーラ１３６、データ出力コントローラ１３８及び初期設
定回路１４０に各々供給され、圧縮処理を行なう際に前
記各回路を作動させる。また文字列圧縮コントローラ１
２０に入力された被圧縮文字列データTEXT-INPUTは、デ
ータ入力コントローラ１３６に供給される。
【０１０２】データ入力コントローラ１３６は文字列検
索装置１２２及びデータ出力コントローラ１３８に接続
されている。データ入力コントローラ１３６では、供給
された被圧縮文字列データの先頭から１文字分の文字デ
ータを取り出して書込みバッファ５６及びデータ出力コ
ントローラ１３８に出力すると共に、文字列検索装置２
０に検索指示SEARCH、書込み指示WRITE を順に出力する
ことを、文字データの取り出し位置を文字列データの末
尾側へ１文字分ずつシフトしながら繰り返す。これによ
り、文字列検索装置２０では、前記検索指示SEARCHによ
り、前記書込みバッファ５６に出力されて保持された文
字データに対して各連想メモリセル列に記憶している文
字データの比較動作が行なわれ、次に前記書込み指示WR
ITE により、前記保持された文字データが連想メモリセ
ルアレイ２６に書き込まれることになる。
【０１０３】一方、初期設定回路１４０には書込みアド
レスカウンタ１４２が接続されており、更にＡＮＤ回路
１５０を介して文字列検索装置２０に接続されている。
初期設定回路１４０は信号ENABLE' がローレベルになる
と、出力信号を一旦アクティブ（ローレベル）とする。
これにより、ＡＮＤ回路１５０から出力される信号SET'
が一旦ローレベルになる。書込みアドレスカウンタ１４
２は文字列検索装置２０及びガベージアドレスコントロ
ーラ１４８に接続されている。
【０１０４】書込みアドレスカウンタ１４２は、連想メ
モリセルアレイ２６のうちの特定の連想メモリセル列の
アドレスをカウント値として保持しており、このカウン
ト値をアドレスR/W-ADDRESS として文字列検索装置２０
及びガベージアドレスコントローラ１４８へ出力する。
また書込みアドレスカウンタ１４２は、初期設定回路１
４０から入力された信号がローレベルになると、保持し
ているアドレスを「０」（連想メモリセルアレイ２６の
先頭の連想メモリセル列のアドレス）にリセットすると
共に、連想メモリセルアレイ２６に対するデータの書込
みが行なわれる毎にカウント値（アドレス）をカウント
アップする。
【０１０５】従って、前述の書込み指示WRITE に従って
書込みバッファ５６に保持された文字データが連想メモ
リセルアレイ２６に書き込まれる際には、アドレスR/W-
ADDRESS のカウントアップに伴って前記文字データが書
き込まれる連想メモリセル列が順次シフトしていくこと
になる。なお、書込みアドレスカウンタ１４２がワード
線WLM に接続された連想メモリセル列（連想メモリセル
アレイの末尾の連想メモリセル列）のアドレスを保持し
ている状態で、連想メモリセルアレイ２６へのデータの
書込みが行なわれた場合にも、書込みアドレスカウンタ
１４２はカウント値を「０」にリセットする。
【０１０６】一方、ガベージアドレスコントローラ１４
８は文字列検索装置２０に接続されており、文字列検索
装置２０から信号ENTIRE-MATCH及びアドレスMATCH-ADDR
ESSが入力される（なお、文字列検索装置２０は複数の
連想メモリセル列で比較結果が「一致」であった場合に
は、第１実施例でも説明したようにアドレスMATCH-ADDR
ESS として最も低いアドレスを出力する）。ガベージア
ドレスコントローラ１４８は、文字列検索装置２０にお
ける比較動作の結果、信号ENTIRE-MATCHがハイレベルに
維持されていた場合に、書込みアドレスカウンタ１４２
から入力されたアドレスR/W-ADDRESS とアドレスMATCH-
ADDRESS とを比較する。そして、アドレスMATCH-ADDRES
S の方が大きい場合には、今回の比較動作の結果が無効
か否かを表す出力信号FOUND をアクティブ（ローレベ
ル：無効を表す）とする。なお、ガベージアドレスコン
トローラ１４８は、文字列圧縮処理が開始される際にも
信号FOUND をローレベルとする。
【０１０７】ガベージアドレスコントローラ１４８には
一致長カウンタ１４４及びデータ出力コントローラ１３
８が接続されており、信号FOUND は一致長カウンタ１４
４及びデータ出力コントローラ１３８各々に入力され
る。また、ガベージアドレスコントローラ１４８は前述
の信号FOUND をＡＮＤ回路１５０を介して信号SET'とし
て文字列検索装置２０に出力する。
【０１０８】一致長カウンタ１４４は、文字列検索装置
２０で比較動作が行われた後に、ガベージアドレスコン
トローラ１４８から入力された信号FOUND がハイレベル
の場合にはカウント値（一致長さ）をカウントアップ
し、信号FOUND がローレベルの場合、すなわち文字列圧
縮処理が開始される際及び今回の比較動作の結果が無効
であった場合にはカウント値を「０」にリセットするよ
うになっている。一致長カウンタ１４４にはデータ出力
コントローラ１３８が接続されており、データ出力コン
トローラ１３８に前記カウント値を一致長M-LEN として
出力する。
【０１０９】また、文字列検索装置２０にはアドレスレ
ジスタ１４６が接続されている。アドレスレジスタ１４
６は文字列検索装置２０からアドレスMATCH-ADDRESS が
入力され、これを保持すると共にアドレスS-ADR として
データ出力コントローラ１３８へ出力する。
【０１１０】データ出力コントローラ１３８は、一致長
カウンタ１４４から出力された一致長M-LEN 及びアドレ
スレジスタ１４６から出力されたアドレスS-ADR を保持
すると共に、入力された信号FOUND が文字列検索装置２
０で比較動作が行われた後もハイレベルの状態で継続し
ている場合には、次回以降の比較動作後に信号FOUNDが
ローレベルに遷移するか、又はデータ入力コントローラ
１３６が被圧縮文字列データから取り出す文字データが
被圧縮文字列データの末尾に到達するまでは、入力され
た文字データの出力を停止する。
【０１１１】そして次回以降の比較動作後に信号FOUND
がローレベルに遷移するか、又は被圧縮文字列データか
ら取り出す文字データが被圧縮文字列データの末尾に到
達した場合には前記保持しているアドレスS-ADR 及びデ
ータM-REN に基づいて、前記出力を停止していた間にデ
ータ入力コントローラ１３６から入力されたデータを、
別のデータに置き換えて（圧縮して）、圧縮文字列デー
タCOMP-DATA として出力する。なお、前回比較動作が行
われた後の信号FOUND がローレベルでかつ今回比較動作
が行われた後の信号FOUND もローレベルである場合に
は、データ入力コントローラ１３６から入力されたデー
タをそのまま出力する。
【０１１２】次に本第３実施例の作用として、文字列圧
縮コントローラ１２０及び文字列検索装置２０により行
なわれる圧縮処理を図１１に示すフローチャートを参照
して説明する。
【０１１３】ステップ２５０では、圧縮処理を開始する
指示として、信号ENABLE' 及び被圧縮文字列を表す被圧
縮文字列データTEXT-INPUTが入力される。これにより、
前記被圧縮文字列データはデータ入力コントローラ１３
６に保持される。また、初期設定回路１４０から書込み
アドレスカウンタ１４２及び一致長カウンタ１４８にリ
セット信号が出力され、各カウンタのカウント値が
「０」にリセットされる。また初期設定回路１４０から
ＡＮＤ回路１５０を介して文字列検索装置２０へ入力さ
れる信号SET'が一旦ローレベルとされる。これにより、
ＮＡＮＤ回路６４から出力される信号SET が一旦ハイレ
ベルとなり、プリチャージコントローラ５８に入力され
る。第１実施例でも説明したように、プリチャージコン
トローラ５８では信号SET がハイレベルになると、クロ
ックSRと同期してマッチ線をハイレベルとする。
【０１１４】ステップ２５２では、データ入力コントロ
ーラ１３６において圧縮処理が終了したか否かが判定さ
れる。圧縮処理が終了していない場合には、保持してい
る被圧縮文字列データから先頭の１文字に対応する文字
データが取り出されて文字列検索装置２０の書込みバッ
ファ５６に出力される。さらにデータ入力コントローラ
１３６から検索指示SEARCHが出力される。これにより、
文字列検索装置２０のタイミングコントローラ５０から
クロックSR及びクロックWT-SR が出力され、第１実施例
と同様に連想メモリセル列毎に比較動作が行なわれる。
次のステップ２５８では、データ出力コントローラ１３
８において比較結果が「一致」となった連想メモリセル
列が有るか否か、すなわち信号FOUND がハイレベルか否
かが判定される。
【０１１５】ところで、この最初の比較動作では連想メ
モリセルアレイ２６の各連想メモリセル２８に文字デー
タを書き込んでいないので、各連想メモリセル２８に記
憶されているデータは不定であり、比較結果が「一致」
となった連想メモリセル列があった（信号ENTIRE-MATCH
がハイレベルに維持されていた）としても偶然である。
本第３実施例では、ガベージアドレスコントローラ１４
８において、信号ENTIRE-MATCHがハイレベルに維持され
ていた場合に入力されたアドレスR/W-ADDRESSとアドレ
スMATCH-ADDRESS とを比較し、アドレスMATCH-ADDRESS
の方が大きい場合には今回の比較動作の結果は無効であ
るとして、信号FOUND をローレベル（「無効」を表す）
とする。従って、この時点ではステップ２５８の判定が
否定されてステップ２６０へ移行する。
【０１１６】ステップ２６０では、データ出力コントロ
ーラ１３８において、一致長カウンタ１４４から入力さ
れて保持している一致長さを表すカウント値M-LEN が
「２」よりも大きいか否か、すなわち過去２回の比較動
作で何れも「有効」を表す信号FOUND が出力されたか否
かが判定される。この時点では、保持している一致長M-
LEN は「０」であるのでステップ２６０の判定が否定さ
れ、ステップ２６６でデータ入力コントローラ１３６か
らデータ出力コントローラ１３８に入力された文字デー
タ、すなわち書込みバッファ５６に保持された文字デー
タが圧縮データCOMP-DATとして出力される。
【０１１７】次のステップ２６８では、データ入力コン
トローラ１３６から書込み指示WRITE が出力される。こ
れにより、書込みバッファ５６に保持された文字データ
が連想メモリセルアレイ２６に書き込まれる。なお、文
字データが書き込まれる連想メモリセル列は、書込みア
ドレスカウンタ１４２に保持されているアドレス（この
ときは「０」）に対応する連想メモリセル列である。
【０１１８】ステップ２７０ではローレベルの信号FOUN
D がＡＮＤ回路１５０を介して信号SET'として文字列検
索装置２０に供給され、これによりＮＡＮＤ回路６４を
介して出力される信号SET のレベルがハイレベルとな
り、プリチャージコントローラ５８では各マッチ線をハ
イレベルにチャージする。これに伴って信号SET はロー
レベルに戻る。次のステップ２７２では書込みアドレス
カウンタ１４２でカウント値のカウントアップが行なわ
れ、ステップ２５２へ戻る。
【０１１９】このように、ステップ２５８、２６０の判
定が否定されている間は、書込みバッファ５６に保持さ
れた文字データが、データ出力コントローラ１３８から
圧縮文字列データCOMP-DATA として出力されると共に連
想メモリセルアレイ２６に記憶される。また、文字デー
タを書き込む連想メモリセル列のアドレスは、前述の書
込みアドレスカウンタ１４２のカウント値がカウントア
ップに伴って比較動作が行われる毎に順次シフトされ
る。
【０１２０】一方、書込みバッファ５６に保持された文
字データと何れかの連想メモリセル列に記憶された文字
データとが一致した場合には、ガベージアドレスコント
ローラ１４８から出力される信号FOUND がハイレベル
（「有効」を表す）となり、ステップ２５８の判定が肯
定される。この場合にはステップ２６６のようにデータ
の出力は行なわれず、一致長カウンタ１４４に「有効」
を表す信号FOUND が入力されることによりカウント値が
カウントアップされ、このカウント値が一致長M-LEN と
してデータ出力コントローラ１３８に保持される。
【０１２１】またステップ２７４では、連想メモリセル
アレイ２６への文字データの書込みがステップ２６８と
同様にして行なわれる。ステップ２７６では、比較動作
後マッチ線がハイレベルに維持されている連想メモリ列
の次段の連想メモリ列のマッチ線のみがハイレベルとさ
れ、それ以外の連想メモリ列はマッチ線がローレベルと
される。次のステップ２７８では書込みアドレスカウン
タ１４２でカウント値のカウントアップが行なわれ、ス
テップ２５２へ戻る。
【０１２２】このように、ステップ２５８の判定が繰り
返し肯定されている間は、連想メモリセルアレイ２６へ
の文字データの書込み及び一致長M-LEN のカウントアッ
プのみが繰り返し行われる。ところで、ステップ２５８
の判定が２回以上繰り返し肯定される場合は、書込みバ
ッファ５６に連続して入力された文字データから成る文
字列が連想メモリセルアレイ２６にも記憶されていた場
合、すなわち被圧縮文字列の中に２文字以上の文字で構
成される繰り返し文字列が発見された場合である。ステ
ップ２７４乃至２７８の処理が２回以上繰り返された後
にステップ２５８の判定が否定された場合、すなわち過
去２回の比較動作では比較結果が「一致」となった連想
メモリセル列が有りかつ今回の比較動作では比較結果が
「一致」となった連想メモリセル列が無かった場合には
次のステップ２６０の判定も肯定され、ステップ２６２
へ移行する。
【０１２３】ステップ２６２ではデータ出力コントロー
ラ１３８において、上記で発見された繰り返し文字列を
圧縮するための圧縮コードを求める。本第３実施例で
は、既に出力された前記繰り返し文字列と同一の文字列
の位置を指し示すポインタを表す圧縮コードＡと、繰り
返し文字列の長さを表す圧縮コードＢと、で構成された
圧縮コードを用いており、データ出力コントローラ１３
８が保持しているアドレスS-ADR と一致長M-LEN との差
（S-ADR − M-LEN) を圧縮コードＡとし、一致長M-LEN
を圧縮コードＢとする。更に次のステップ２６４では上
記で求めた圧縮コードＡ、圧縮コードＢを出力する。
【０１２４】なお、この圧縮コードを出力するにあた
り、圧縮した文字列を復元する際に圧縮コードと文字デ
ータとを区別できるようにするために、データ出力コン
トローラ１３８は、文字データと圧縮コードとの間に区
切りを表すコードを挿入する。これにより、データ出力
コントローラ１３８から出力される圧縮文字列データCO
MP-DATA の長さは、文字列圧縮コントローラ１２０に入
力された被圧縮文字列データTEXT-INNPUT よりも短くな
る。上記処理を繰り返すことによって被圧縮文字列デー
タTEXT-INNPUT が圧縮文字列データCOMP-DATA に変換さ
れて出力されることになる。
【０１２５】上記圧縮処理について、図１２及び図１３
を参照し被圧縮文字列「あらあらあらま」を圧縮する場
合を例に更に具体的に説明する。文字列圧縮コントロー
ラ１２０に被圧縮文字列「あらあらあらま」を表す被圧
縮文字列データTEXT-INPUTが入力されると、図１２
（Ａ）に示すように、被圧縮文字列の先頭の文字「あ」
に対応する文字データが、書込みバッファ５６には保持
されると共にデータ出力コントローラ１３８に出力され
る。なお、このとき書込みアドレスカウンタ１４２及び
一致長カウンタ１４８のカウント値が「０」にリセット
されており、全てのマッチ線がハイレベルにチャージさ
れている。従って、文字列検索装置２０へ検索指示SEAR
CHが出力されると、全ての連想メモリセル列で比較動作
が行なわれる（図においてハッチングで示す部分は、マ
ッチ線がハイレベルとなっている連想メモリセル列を表
している）。
【０１２６】前記比較動作を行った後に信号ENTIRE-MAT
CHがハイレベルで維持されていたとしても、前述のよう
に書込みアドレスカウンタ１４２に保持されているアド
レスR/W-ADDRESS が「０」であるので、アドレスMATCH-
ADDRESS がアドレスR/W-ADDRESS 以下となることはな
く、図１２（Ｂ）に示すようにガベージアドレスコント
ローラ１４８から出力される信号FOUND はローレベル
（すなわち「無効」、図では「０」で表す）となる。こ
れにより、書込みバッファ５６に保持されていた「あ」
の文字データは、データ出力コントローラ１３８から圧
縮文字列データCOMP-DATA として出力されると共に、連
想メモリセルアレイ２６のアドレス「０」の連想メモリ
セル列に書き込まれる。
【０１２７】次に図１２（Ｂ）に示すように、２番目の
文字「ら」の文字データが書込みバッファ５６に保持さ
れ、全てのマッチ線がハイレベルとされた後に全ての連
想メモリセル列で比較動作が行われる。なおこの時点で
はアドレスカウンタ１４２に保持されているアドレスR/
W-ADDRESS が「１」にカウントアップされている。この
比較動作でガベージアドレスコントローラ１４８から
「有効」を表す信号FOUND が出力されるのは、書込みバ
ッファ５６に保持された文字データとアドレス「０」の
連想メモリセル列に記憶された文字データとが一致した
場合であるが、図１２（Ｃ）では一致していないので信
号FOUND はローレベルとなる（図１２（Ｄ）参照）。こ
れにより、「ら」の文字データがデータ出力コントロー
ラ１３８から出力されると共に、連想メモリセルアレイ
２６のアドレス「１」に書き込まれる。
【０１２８】図１２（Ｅ）に示すように、次に３番目の
文字「あ」の文字データが書込みバッファ５６に保持さ
れ、全てのマッチ線がハイレベルとされた後に全ての連
想メモリセル列で比較動作が行われる。このときは書込
みバッファ５６に保持された文字データがアドレス
「０」の連想メモリセル列に記憶された文字データと一
致しており、MATCH-ADDRESS が「０」となるので、図１
２（Ｆ）に示すようにガベージアドレスコントローラ１
４８から出力される信号FOUND がハイレベル（図では
「１」で表す）となる。これにより、データ出力コント
ローラ１３８では文字データの出力は行われず、書込み
バッファ５６に保持された文字データは連想メモリセル
アレイ２６のアドレス「２」に書き込まれる。また、一
致長M-LEN は「１」にカウントアップされる。
【０１２９】次に、図１２（Ｇ）に示すように４番目の
文字「ら」の文字データが書込みバッファ５６に保持さ
れ、文字データが一致したアドレスの次のアドレス（ア
ドレス「１」）のマッチ線のみがハイレベルとされて、
アドレス「１」の連想メモリセル列でのみ比較動作が行
われる。この比較動作の結果も「一致」であるので、図
１２（Ｈ）に示すように信号FOUND はハイレベルで継続
し、データ出力コントローラ１３８では文字データの出
力は行われず、書込みバッファ５６に保持された文字デ
ータは連想メモリセルアレイ２６のアドレス「３」に書
き込まれる。また、一致長さを表す一致長M-LEN は
「２」にカウントアップされる。
【０１３０】更に、図１３（Ａ）に示すように５番目の
文字「あ」の文字データが書込みバッファ５６に保持さ
れ、アドレス「２」のマッチ線のみがハイレベルとされ
て比較動作が行われる。この比較動作の結果も「一致」
であり、図１３（Ｂ）に示すように信号FOUND はハイレ
ベルで継続し、データ出力コントローラ１３８では文字
データの出力は行われず、書込みバッファ５６に保持さ
れた文字データは連想メモリセルアレイ２６のアドレス
「４」に書き込まれ、一致長M-LEN は「３」にカウント
アップされる。
【０１３１】次に図１３（Ｃ）に示すように６番目の文
字「ら」の文字データが書込みバッファ５６に保持さ
れ、アドレス「３」のマッチ線のみがハイレベルとされ
て比較動作が行われる。この比較結果も「一致」であ
り、図１３（Ｄ）に示すように信号FOUND はハイレベル
で継続し、データ出力コントローラ１３８では文字デー
タの出力は行われず、書込みバッファ５６に保持された
文字データは連想メモリセルアレイ２６のアドレス
「４」に書き込まれ、一致長M-LEN は「４」にカウント
アップされる。
【０１３２】次に図１３（Ｅ）に示すように最後の文字
「ま」の文字データが書込みバッファ５６に保持され、
アドレス「４」のマッチ線のみがハイレベルとされて比
較動作が行われる。この比較結果は「不一致」となり、
図１３（Ｆ）に示すように信号FOUND がローレベルに遷
移する。このとき、データ出力コントローラ１３８では
保持している一致長M-LEN が「４」（すなわち「２」以
上）であるので、今まで出力しなかった文字列（繰り返
し文字列）を圧縮コードＡ及び圧縮コードＢに置き換え
て出力する。
【０１３３】具体的には、データ出力コントローラ１３
８で保持しているアドレスS-ADR が「4 」、一致長さを
表す一致長M-LEN も「４」であるので、既に圧縮文字列
データCOMP-DATA として出力された文字列のうち前記繰
り返し文字列と同一の文字列の先頭位置は、S-ADR − M
-LEN＝０であり、図１３（Ｆ）に示すように、文字列の
先頭位置「０」を表す圧縮コードＡ（図では「(0) 」で
示す）を出力する。次に図１３（Ｇ）に示すように、繰
り返し文字列の長さ「４」を表す圧縮コードＢ（図では
「(4) 」で示す）を出力する。
【０１３４】次に、図１３（Ｈ）に示すように書込みバ
ッファ５６に保持されている「ま」の文字データがデー
タ出力コントローラ１３８から出力されると共に、連想
メモリセルアレイ２６のアドレス「６」に書き込まれ、
一致長M-LEN が「０」にリセットされることによって圧
縮処理が完了する。
【０１３５】なお、以上の動作からも明らかではある
が、例えば被圧縮文字列が「あらあらあらまあ」であっ
た場合には、上記動作に加えて更に書込みバッファ５６
に文字「あ」を入力して比較動作を行なわせればよく、
被圧縮文字列の長さが変化しても比較動作の繰り返し回
数が変化するのみであり、非常に短くかつ一定の処理時
間で被圧縮文字列の圧縮を行うことができる。また、被
圧縮文字列の長さが長大で、そのデータ量が連想メモリ
セルアレイ２６の記憶容量よりも大きい場合にも、本実
施例のように書込みアドレスが連想メモリセルアレイ２
６の最終アドレスに到達した場合には書込みアドレスを
「０」に戻し、連想メモリセルアレイ２６をリングバッ
ファとして用いて文字データを書き込むようにすればよ
く、記憶容量の大きな連想メモリセルアレイを用いる必
要はない。
【０１３６】また、連想メモリセルアレイ２６の記憶容
量は、データの圧縮率の点からもあまり大きくしないこ
とが好ましい。すなわち、連想メモリセルアレイ２６の
記憶容量を大きくすると、１度に記憶できるデータ量が
大きくなるので、比較動作において「一致」との比較結
果が出力される確率が高くなる。しかしながら、あまり
大きくし過ぎると、アドレスMATCH-ADDSRESSを表すため
のビット数が大きくなるので、圧縮コードＡのビット数
が増加し、圧縮率が低下する。
【０１３７】本発明者等は、一例として連想メモリセル
列の記憶容量が１バイトの場合にはアドレスに12ビット
を割当て、連想メモリセルアレイ２６の記憶容量を２12
＝4096バイトとする程度を適当な記憶容量としている。
また、日本語テキストは１文字が２バイトで表わされて
いるので、日本語テキストの圧縮を行う場合には連想メ
モリセル列の記憶容量を２バイトとした方が効率が良
く、この場合に連想メモリセルアレイ２６の記憶容量を
前記と同じ4096バイトとすれば、アドレスを11ビットで
表すことができる。
【０１３８】〔第４実施例〕次に本発明の第４実施例に
ついて説明する。なお、第３実施例と同一の部分には同
一の符号を付し、説明を省略する。
【０１３９】本第４実施例に係るデータ出力コントロー
ラ１３８では、前回の比較動作後の信号FOUND のレベル
がハイレベルであり、今回の比較動作後に信号FOUND が
ローレベルに遷移した場合に、データ入力コントローラ
１３６から入力された文字データの出力を停止すると共
に、文字列検索装置２０への書込み指示WRITE の出力を
禁止する制御信号をデータ入力コントローラ１３６に出
力（信号線の図示は省略）する。これにより、書込みバ
ッファ５６に保持されている文字データに対し、全ての
連想メモリセル列に記憶されている文字データとの比較
が行われることになる。
【０１４０】本第４実施例の圧縮処理を図１４に示すフ
ローチャートを参照して更に説明すると、今回の比較動
作で比較結果が「一致」となった連想メモリセル列が無
く、ステップ２５８の判定が否定された場合に、次のス
テップ２６０の判定が否定されるか、又はステップ２６
０の判定が肯定されてステップ２６２及びステップ２６
４の処理が行われた後に、ステップ２６５で前回の比較
動作では比較結果が「一致」となった連想メモリセル列
が有るか否かがデータ出力コントローラ１３８で判定さ
れる。この判定は、具体的には一致長M-LEN が「１」以
上か否かを判断することによって行うことができる。
【０１４１】前回の比較動作で比較結果が「一致」とな
った連想メモリセル列が無く、ステップ２６５の判定が
否定された場合には、今回の比較動作で書込みバッファ
５６に保持されている文字データに対し、全ての連想メ
モリセル列に記憶されている文字データとの比較を行っ
ているので、第３実施例で説明したようにステップ２６
６〜ステップ２７２の処理を行ってステップ２５２へ戻
るが、前回の比較動作で比較結果で比較結果が一致とな
った連想メモリセルが有った場合には、今回の比較動作
では、書込みバッファ５６に保持されている文字データ
に対し、特定の連想メモリセル列に記憶されている文字
データのみと比較しており、書込みバッファ５６に保持
されている文字データが、今回の比較動作で比較を行っ
ていない連想メモリセル列に記憶されている文字データ
に一致している可能性がある。
【０１４２】このため、データ出力コントローラ１３８
は、データ入力コントローラ１３６から入力された文字
データの出力を停止し、文字列検索装置２０への書込み
指示WRITE の出力を禁止する制御信号をデータ入力コン
トローラ１３６に出力する。これにより、ステップ２７
４にも示すように、今回の比較動作で比較結果が「一
致」となった連想メモリセル列が無く信号FOUND がロー
レベルに遷移することに伴って全てのマッチ線がハイレ
ベルにチャージされるが、書込みバッファ５６に保持さ
れている文字データの書換えは行われず、ステップ２５
６へ戻ってデータ入力コントローラ１３６から検索指示
SEARCHが出力され、書込みバッファ５６に保持されてい
る文字データに対し全ての連想メモリセル列に記憶され
ている文字データとの比較が行われる。
【０１４３】上記により、被圧縮文字列データTEXT-INP
UTに各々２文字分以上の長さの繰り返し文字列データが
隣接して存在していた場合にも、これらを繰り返し文字
列データとして全文字分検出することができ、被圧縮文
字列データTEXT-INPUTに含まれる全ての繰り返し文字列
を漏れなく検出することができる。これにより、第３実
施例の圧縮処理と比較しても圧縮率が向上する、という
効果が得られる。
【０１４４】なお、更に圧縮率の向上を図るために、連
想メモリセルアレイに書込んだデータの長さに応じてア
ドレスを表すためのビット数を適宜変化させるようにし
てもよい。例えば前述のように連想メモリセル列の記憶
容量を１バイトとした場合には、連想メモリセルアレイ
に 256バイトのデータが書き込まれるまでの間はアドレ
ッシングに必要なビット数は「８」であり、1024バイト
のデータが書込まれるまでの間は前記必要なビット数は
「10」で済むので、これを利用すれば圧縮率を向上させ
ることができる。
【０１４５】また、上記では繰り返し文字列の長さが
「２文字」以上の場合に圧縮コードに置き換えるように
していたが、この基準値をさらに長くしてもよい。な
お、前記基準値を「１文字」としていないのは、上記で
１文字一致しただけで圧縮コードに置き換えると高い圧
縮率が得られないためであり、前記基準値としては２文
字以上の長さが好ましい。
【０１４６】また、被圧縮文字列データを連想メモリセ
ル列へアドレスの降順に書き込む（末尾から書き込む）
場合には、プライオリティエンコーダ６０は複数本のマ
ッチ線がハイレベルとなっていたときに、最も高いアド
レスをアドレスMATCH-ADDRESS として出力することが好
ましい。
【０１４７】なお、圧縮文字列データCOMP-DATA を被圧
縮文字列データに復元する場合、文字列圧縮コントロー
ラ１２０は、圧縮文字列データCOMP-DATA から被圧縮文
字列データへの復元を行いながら、圧縮データCOMP-DAT
A から既に復元した被圧縮文字列データを連想メモリセ
ル２８に一時的に記憶させ、該記憶させた被圧縮文字列
データを用いて、既に被圧縮文字列データへの復元を行
った圧縮文字列データに続く圧縮文字列データを被圧縮
文字列データに復元することができる。
【０１４８】〔第５実施例〕次に本発明の第５実施例に
ついて説明する。なお、第３実施例と同一の部分には同
一の符号を付し、説明を省略する。本第５実施例では図
１５に示すようにガベージアドレスコントローラ１４８
及びＡＮＤ回路１５０が省略されており、これに代え
て、図１６に示すガベージアドレス制御回路１２４がプ
リチャージコントローラ５８0 〜５８M に各々接続され
ている。また、一致長カウンタ１４４は初期設定回路１
４０に接続されており、初期設定回路１４０からリセッ
ト信号が入力されると、カウント値を「０」にリセット
する。
【０１４９】ガベージアドレス制御回路１２４は、互い
の入力端と出力端とが接続された２個のＮＯＴ回路１２
６、１２８から成るラッチを備えている。ＮＯＴ回路１
２６の出力端はＭＯＳＦＥＴ１３０のドレインに接続さ
れている。ＭＯＳＦＥＴ１３０のゲートはワード線WLに
接続されており、ソースは接地されている。また、ＮＯ
Ｔ回路１２８の出力端はＭＯＳＦＥＴ１３２のドレイン
に接続されている。ＭＯＳＦＥＴ１３２のゲートはＮＯ
Ｔ回路１３５の出力端に接続されている。ＮＯＴ回路１
３５には信号SET'が入力され、ＭＯＳＦＥＴ１３２のゲ
ートには信号SET'が反転された信号が入力される。ＭＯ
ＳＦＥＴ１３２のソースは接地されている。
【０１５０】また、ＮＯＴ回路１２８の出力端（以下、
ＮＯＴ回路１２８から出力される信号を信号VALID とい
う）はＡＮＤ回路１３４の２個の入力端の一方に接続さ
れており、ＡＮＤ回路１３４の他方の入力端はマッチ線
に接続されている。ＡＮＤ回路１３４の出力端は２つに
分岐されており、一方はプライオリティエンコーダ６０
（図２参照）に接続されており、他方は次段のプリチャ
ージコントローラ５８のＮＡＮＤ回路７０（図４参照）
に接続されている。
【０１５１】圧縮処理を開始する際、文字列検索装置２
０に信号SET'が入力されると、ガベージアドレス制御回
路１２４の各々では、ＮＯＴ回路１３５を介して入力さ
れた信号SET'の反転信号によってＭＯＳＦＥＴ１３２が
オンし、ＮＯＴ回路１２６の入力側がローレベルとさ
れ、ＮＯＴ回路１２６、１２８によってこの状態（信号
VALID がローレベルの状態）が保持される。ガベージア
ドレス制御回路１２４から出力される信号VALID がロー
レベルの状態では、ＡＮＤ回路１３４から出力される信
号が必ずローレベルとなるので、データが書き込まれて
いないすなわち記憶しているデータが不定の連想メモリ
セル列における比較動作の結果が信号ENTIRE-MATCH及び
アドレスMATCH-ADDRESS に影響を及ぼすことはない。
【０１５２】また、特定の連想メモリセル列へのデータ
の書込みが行われるときには、前記特定の連想メモリセ
ル列に接続されたワード線WLがハイレベルとされる。こ
れにより、ガベージアドレス制御回路１２４のＭＯＳＦ
ＥＴ１３０がオンし、ＮＯＴ回路１２８の入力側がロー
レベルとなり、ＮＯＴ回路１２６、１２８によってこの
状態（信号VALID がハイレベルの状態）が保持される。
従って、全てのマッチ線がハイレベルにチャージされた
としても、比較結果がプライオリティエンコーダ６０及
びＯＲ回路６２に出力される連想メモリセル列はデータ
が書き込まれたセル列のみであり、データが書き込まれ
ていないセル列は実質的には比較動作が停止された状態
とされる。
【０１５３】なお、データが書込まれていない連想メモ
リセル列から出力される比較結果を排除する方法は、上
記のようにガベージアドレスコントローラ１４８を設け
たり、又はプリチャージコントローラ５８の各々にガベ
ージアドレス制御回路１２４を設けることに限定される
ものではなく、例えば、初期設定において、データの圧
縮及び復元に先立ち、予め定められた一定のデータを連
想メモリセルアレイ２６の全ての連想メモリセル列に毎
回記憶させることで、データが書込まれていない連想メ
モリセル列から「一致」との比較結果が出力されること
を防止することも可能である。
【０１５４】なお、上記ではデータとして文字列を例に
説明したが、本発明はこれに限定されるものではなく、
画像データ、音声データ、文書データ、実行形式のプロ
グラム等のような様々なデータを対象として処理を行う
ことが可能である。
【０１５５】また、上記ではLZ77に準じたアルゴリズム
によって圧縮処理を行っていたが、本発明は上記で説明
した圧縮アルゴリズムに限定されるものではなく、検索
を必要とする種々の圧縮アルゴリズムに適用可能するこ
とが可能である。
【０１５６】
【発明の効果】以上説明したように請求項１記載の発明
は、単位データを記憶する複数の記憶手段と、記憶手段
に記憶された単位データと入力された単位データとが一
致しているときに一致信号を出力する複数の比較手段
と、を備えた記憶装置に、複数の単位データから成る被
検索データを単位データに分けて記憶手段に所定の順番
に記憶し、所定数の単位データで構成された検索データ
から特定の単位データを取り出して記憶装置の複数の比
較手段の各々に入力した後に、検索データからの取り出
し位置を移動させて単位データを取り出し、一致信号が
出力された比較手段と隣り合っている比較手段に前記取
り出した単位データを入力する、ことを繰り返して検索
するようにしたので、データの検索を高速で行なうこと
ができる、という優れた効果が得られる。
【０１５７】請求項４記載の発明及び請求項１１記載の
発明は、所定数の単位データで構成された元データから
単位データを取り出して記憶装置の比較手段に入力した
後に、取り出した単位データを記憶手段に付与されたア
ドレスの昇順又は降順に記憶手段に記憶させることを繰
り返すと共に、一致信号が比較手段から出力されていた
状態から一致信号が出力されなくなった場合には、前記
一致信号が出力されていた状態で記憶手段に記憶された
単位データを所定の符号に置き換えて圧縮データとして
出力するようにしたので、データの圧縮を高速で行なう
ことができる、という優れた効果が得られる。
【０１５８】請求項５記載の発明及び請求項１２記載の
発明では、請求項４及び請求項１１の発明において、一
致信号が出力されていた状態から一致信号が出力されな
くなった場合に、取り出した単位データを圧縮データと
して出力することに代えて、取り出した単位データを再
び比較手段の各々に入力するようにしたので、元データ
に含まれる全ての繰り返しデータを検出することがで
き、元データの圧縮率が更に向上する、という優れた効
果が得られる。
【図面の簡単な説明】
【図１】第１実施例のマイクロコンピュータの概略構成
を示すブロック図である。
【図２】第１実施例に係る文字列検索装置の概略構成を
示すブロック図である。
【図３】連想メモリの単位セルの構成の一例を示す回路
図である。
【図４】プリチャージ回路の構成を示す回路図である。
【図５】第１実施例におけるメインコントローラの動作
を説明するためのフローチャートである。
【図６】（Ａ）乃至（Ｄ）は第１実施例における検索動
作を説明するための概念図である。
【図７】連想メモリの単位セルの構成の他の例を示す回
路図である。
【図８】第２実施例に係る文字列検索装置の概略構成を
示すブロック図である。
【図９】第２実施例において文字データをビット毎に比
較する処理を説明するための概念図である。
【図１０】第３実施例の文字列圧縮コントローラの概略
構成を示すブロック図である。
【図１１】第３実施例の作用を説明するフローチャート
である。
【図１２】（Ａ）乃至（Ｈ）は第３実施例における圧縮
動作を説明するための概念図である。
【図１３】（Ａ）乃至（Ｈ）は第３実施例における圧縮
動作を説明するための概念図である。
【図１４】第４実施例の作用を説明するフローチャート
である。
【図１５】第５実施例の文字列圧縮コントローラの概略
構成を示すブロック図である。
【図１６】第５実施例に係る文字列検索回路に付加され
るガベージ制御回路の構成を示す回路図である。
【図１７】（Ａ）は従来のデータ検索回路の概略構成を
示すブロック図、（Ｂ）は（Ａ）の回路の一部を連想メ
モリに置き換えた検索回路の概略構成を示すブロック図
【符号の説明】
２０ 文字列検索装置 ２２ コントローラ ２６ 連想メモリセルアレイ ２８ 連想メモリセル １０４ ＲＡＭセル １０６ 比較器 １２０ 文字列圧縮コントローラ １２４ ガベージアドレス制御回路 １３６ データ入力コントローラ １３８ データ出力コントローラ １４２ 書込みアドレスカウンタ １４４ 一致長カウンタ １４８ ガベージアドレスコントローラ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 データ検索装置、データ圧縮装置
及び方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ検索装置に係り、
特に、文字列等の被検索データの中から検索データを検
索するデータ検索装置に関する。また本発明はデータ圧
縮装置及び方法に係り、特に、文字列等の元データの中
の繰り返しデータを探索して前記元データの長さを圧縮
するデータ圧縮装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】コンピ
ュータ等の分野では、検索対象としての文字列等の被検
索データの中から所定の検索データを検索することが頻
繁に行われる（一例として後述するデータ圧縮等）。こ
の検索はソフトウェアによって実行されることが多い
が、処理時間を短縮するためにはハードウェアによって
検索を行わせることが有効である。被検索データの中か
ら検索データを検索する検索回路としては、従来より種
種の構成のものが提案されている。検索回路の一例を図
１７（Ａ）に示す。
【０００３】図１７（Ａ）に示す検索回路５００は、検
索データＳ0 〜Ｓn を格納する複数のレジスタ５０２
と、被検索データＤ0 …の一部を保持するシフトレジス
タ５０４と、レジスタ５０２に保持されたデータとシフ
トレジスタ５０４に保持されたデータとを比較し一致し
ている場合にハイレベルとなる比較信号を出力する複数
の比較器５０６と、複数の比較器５０６の各々から出力
される比較信号が入力されるＡＮＤ回路５０８と、から
構成されている。この検索回路５００では、シフトレジ
スタ５０４に保持させるデータをシフトすることによっ
て被検索データが順次検索回路５００に入力される。被
検索データの中から検索データが発見されると、全ての
比較器５０６から出力される比較信号がハイレベルにな
り、ＡＮＤ回路５０８から出力される信号がハイレベル
になるので、検索データが発見されたことが検知され
る。
【０００４】ところで、検索等に利用されるハードウェ
アの一例として、従来より連想メモリ（Content Addres
sable Memory:CAM) が知られている。一般的なメモリ
は、記憶位置のアドレスが指定されると前記アドレスに
対応する記憶領域に記憶しているデータを出力するもの
であるが、これに対し前述の連想メモリでは、データが
指定されると該データを記憶している記憶領域のアドレ
スを出力するようになっている。従来より提案されてい
る連想メモリを利用したデータ検索装置（一例として特
開平 2-66671号公報等参照）は、概念的には図１７
（Ｂ）に示す検索回路５１０のように、図１７（Ａ）の
レジスタ５０２及び比較器５０６を、連想メモリ装置５
１２を構成する連想メモリ部５１４に各々置き換えた構
成となっている（所謂Associative Memory：AM法）。
【０００５】連想メモリ部５１４はメモリ及び比較回路
を備えており、所定長さのデータを記憶すると共に、記
憶しているデータと入力されたデータとを比較する。こ
の連想メモリ部５１４に検索データを記憶させておき、
シフトレジスタ５０４に保持されている被検索データを
入力して比較を行なわせることによって検索データの検
索が行なわれる。各連想メモリ部５１４の比較結果を出
力する端子は各々マッチ線５１６に接続されている。マ
ッチ線５１６は各連想メモリ部５１４が比較を行なう前
に図示しない外部回路によって予めハイレベルにチャー
ジされる（所謂プリチャージ）。各連想メモリ部５１４
は、記憶している検索データとシフトレジスタ５０４に
保持されている被検索データとを比較し、不一致の場合
にはマッチ線５１６をローレベルにする（チャージを引
き抜く）。従って、全ての連想メモリ部５１４の比較結
果が「一致」の場合にのみマッチ線５１６はハイレベル
に保持されるので、マッチ線５１６のレベルに基づいて
検索データの発見を検知できる。
【０００６】しかしながら、図１７（Ｂ）に示す検索回
路５１０において、検索データとして長さが不定のデー
タ（以下、これを可変長データという）を検索する場合
には、シフトレジスタ５０４が記憶可能なデータの長さ
を検索データの最大長に対応させ、連想メモリ装置５１
２の連想メモリ部５１４を前記最大長に対応する個数設
ける必要がある。また、検索データの長さが短い場合に
は、不要な（データの検索に寄与しない）連想メモリ回
路が生じ、この不要な連想メモリ回路が無駄に電力を消
費するという欠点があった。
【０００７】また前記不要な連想メモリ回路の数は検索
データの数に応じて変化するので、不要な連想メモリ回
路から出力される比較結果が検索回路５１０の検索結果
に影響を及ぼさないようにするためには、例えば前記不
要な連想メモリ回路から強制的に「一致」の比較結果を
出力させる、又は出力された比較結果を無視すると共
に、検索データの長さに応じて対象とする連想メモリ回
路の数を変化させる等のドントケア（Don't Care:DC)処
理を行なう回路を付加する必要があるが、このようなＤ
Ｃ処理機能を付与した連想メモリ装置は、汎用の連想メ
モリと比較して高い集積度で集積回路化することが困難
であるので、結果的に装置を小型化することが難しい。
このように、連想メモリを用いて可変長検索データの検
索を行なおうとすると種々の問題が生ずる。
【０００８】さらに、長さが一定の固定長検索データの
検索を行なう場合にも生ずるAM法特有の欠点として、シ
フトレジスタ５０４に被検索データを逐次入力して検索
を行なうので、被検索データの長さに比例して検索時間
が増大し、例えばデータベースにおける検索等のように
被検索データが長大であった場合には膨大な検索時間が
必要となるという問題があった。
【０００９】ところで、近年マルチメディア化が進み、
各種のシステムにおいて画像データ、音声データ、文書
データ、プログラム等の様々なデータを大量に取り扱う
必要が生じている。大量のデータを記憶装置に記憶した
り転送する等の処理は、データを圧縮してから行なうこ
とがコストや処理速度の点で非常に有効であり、データ
圧縮技術の重要性は急速に高まってきている。
【００１０】データ圧縮技術としては従来より種々のも
のが提案されているが、損失圧縮と無損失圧縮の２種類
に大別できる。損失圧縮は高い圧縮率が得られるが、デ
ータの圧縮及び圧縮データの復元の過程で情報が損失す
るので、適用できる範囲は特定の分野に限定される。一
方、無損失圧縮は圧縮率は比較的低いが、データの圧縮
及び圧縮データの復元の過程で情報が損失することがな
く、復元したデータが圧縮前の元のデータと完全に一致
するため適用範囲が広い。
【００１１】無損失圧縮の一種として、レンペルとジブ
（Lemple and Ziv）によって1977年に提案された辞書技
術に基づく汎用圧縮アルゴリズムLZ77（以下、単にLZ77
という) は、広く知られている Huffman符号等のエント
ロピー符号と比較して圧縮率が非常に高く、有用な圧縮
方法である。LZ77の基本的なアイディアは、元データに
含まれる繰り返しデータを検索し、繰り返しデータを別
の符号（既に出現した同一データの位置を指し示すポイ
ンタ及び繰り返しデータのデータ長）に置き換えて冗長
性を除くことによって圧縮するものである。LZ77では、
圧縮したデータを圧縮前の元のデータに復元することは
比較的容易に行なうことができるが、前記繰り返しデー
タも長さが不定の可変長データであるので、データを圧
縮する際に繰り返しデータの検索に非常に手間がかかる
という問題があった。
【００１２】LZ77のアイディアに基づいてデータの圧縮
を行なうソフトウェアは従来より複数存在している。こ
れらのソフトウェアでは、元データを木構造のデータに
変換して繰り返しデータの検索を行なっているが、木構
造のデータに変換するアルゴリズムは非常に複雑である
ので処理に時間がかかると共にＣＰＵに大きな負荷がか
かっていた。これを解決するためには、前述のソフトウ
ェアによって行なっていた処理をハードウェアに置き換
えて実行させることが考えられるが、前述のようにアル
ゴリズムが複雑であるため実現は容易ではなかった。ま
た、木構造のデータへの変換は、元データの内容によっ
て木構造が異なるので圧縮に要する時間が一定しないと
いう問題もあった。
【００１３】本発明は上記事実を考慮して成されたもの
で、データの検索を高速で行なうことができるデータ検
索装置を得ることが目的である。
【００１４】また本発明は、データの圧縮を高速で行な
うことができるデータ圧縮装置及びデータ圧縮方法を得
ることが目的である。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明に係るデータ検索装置は、所定ビ
ット長のデータから成る単位データを記憶する複数の記
憶手段と、前記記憶手段に対応して設けられ記憶手段に
記憶された単位データと入力された単位データとが一致
しているときに一致信号を出力する複数の比較手段と、
を備え、複数の単位データから成る被検索データを前記
複数の記憶手段に単位データに分けて所定の順番に記憶
した記憶装置と、所定数の単位データで構成された検索
データから特定の単位データを取り出して前記記憶装置
の複数の比較手段の各々に入力した後に、検索データか
らの取り出し位置を移動させて単位データを取り出し、
一致信号が出力された比較手段と隣り合っている比較手
段に前記取り出した単位データを入力する、ことを繰り
返して検索する制御手段と、を含んで構成している。
【００１６】また、請求項１記載の発明において、記憶
装置は単位データに分けた被検索データを複数の記憶手
段に付与されたアドレスの昇順に記憶手段に記憶し、制
御手段は、単位データの取り出し位置を検索データの先
頭から末尾側へ所定ビット長ずつ移動させながら単位デ
ータを取り出すと共に、対応する記憶手段のアドレスが
前記一致信号が出力された比較手段と隣り合っている比
較手段に、取り出した単位データを入力することができ
る。
【００１７】また請求項１記載の発明において、記憶装
置は単位データに分けた被検索データを複数の記憶手段
に付与されたアドレスの降順に記憶手段に記憶し、制御
手段は、単位データの取り出し位置を検索データの先頭
から末尾側へ所定ビット長ずつ移動させながら単位デー
タを取り出すと共に、対応する記憶手段のアドレスが前
記一致信号が出力された比較手段と隣り合っている比較
手段に、取り出した単位データを入力することができ
る。
【００１８】請求項４記載の発明に係るデータ圧縮装置
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けられ
記憶手段に記憶された単位データと入力された単位デー
タとが一致しているときに一致信号を出力する複数の比
較手段と、を備えた記憶装置と、所定数の単位データで
構成された元データから特定の単位データを取り出して
前記記憶装置の複数の比較手段の各々に入力した後に、
一致信号が出力された場合には、前記取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させた後に前記取り出した単位データと
隣り合っている単位データを取り出して前記一致信号が
出力された比較手段と隣り合っている比較手段に入力
し、一致信号が出力されなかった場合には、前記取り出
した単位データを圧縮データとして出力すると共に前記
アドレスの昇順又は降順に記憶手段に記憶させた後に前
記取り出した単位データと隣り合っている単位データを
取り出して比較手段の各々に入力し、一致信号が出力さ
れていた状態から一致信号が出力されなくなった場合に
は、前記一致信号が出力されていた状態で記憶手段に記
憶された単位データを所定の符号に置き換えて圧縮デー
タとして出力し、前記取り出した単位データを圧縮デー
タとして出力すると共に前記アドレスの昇順又は降順に
記憶手段に記憶させ、前記取り出した単位データと隣り
合っている単位データを取り出して比較手段の各々に入
力する、ことを繰り返し、元データを前記圧縮データに
圧縮して出力する制御手段と、を含んで構成している。
【００１９】請求項５記載の発明に係るデータ圧縮装置
は、所定ビット長のデータから成る単位データを記憶す
る複数の記憶手段と、前記記憶手段に対応して設けられ
記憶手段に記憶された単位データと入力された単位デー
タとが一致しているときに一致信号を出力する複数の比
較手段と、を備えた記憶装置と、所定数の単位データで
構成された元データから特定の単位データを取り出して
前記記憶装置の複数の比較手段の各々に入力した後に、
一致信号が出力された場合には、前記取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させた後に前記取り出した単位データと
隣り合っている単位データを取り出して前記一致信号が
出力された比較手段と隣り合っている比較手段に入力
し、一致信号が出力されなかった場合には、前記取り出
した単位データを圧縮データとして出力すると共に前記
アドレスの昇順又は降順に記憶手段に記憶させた後に前
記取り出した単位データと隣り合っている単位データを
取り出して比較手段の各々に入力し、一致信号が出力さ
れていた状態から一致信号が出力されなくなった場合に
は、前記一致信号が出力されていた状態で記憶手段に記
憶された単位データを所定の符号に置き換えて圧縮デー
タとして出力し、前記取り出した単位データを再び比較
手段の各々に入力する、ことを繰り返し、元データを前
記圧縮データに圧縮して出力する制御手段と、を含んで
構成している。
【００２０】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、記憶装置の全ての記憶手段に単位
データを記憶させた後に、単位データを書き込む記憶手
段のアドレスを先頭または末尾に戻して記憶させること
が好ましい。
【００２１】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、比較手段から一致信号が出力され
た回数を計数する計数手段を備え、計数手段によって計
数された回数及び一致信号が出力された比較手段に対応
する記憶手段のアドレスを用いて前記所定の符号を生成
することが好ましい。
【００２２】また、請求項４又は請求項５記載の発明に
おいて、比較手段から一致信号が出力された場合に、記
憶装置における単位データが記憶された領域と単位デー
タが記憶されていない領域との境界アドレス及び前記比
較手段に対応する記憶手段のアドレスに基づいて、前記
比較手段に対応する記憶手段が前記単位データが記憶さ
れていない領域に含まれる場合には前記比較手段から出
力された一致信号を無効とする無効制御手段を備えるこ
とが好ましい。
【００２３】また、請求項４又は請求項５記載の発明に
おいて、記憶装置の記憶手段に対応して設けられ元デー
タから取り出された単位データが記憶手段に記憶された
か否かを表す情報を保持する保持手段と、記憶手段に対
応して設けられ保持手段に保持された情報に基づいて元
データから取り出された単位データが記憶手段に記憶さ
れていない場合には前記比較手段から出力される一致信
号を無効とする無効制御手段と、を更に備えることが好
ましい。
【００２４】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、記憶装置の複数の記憶手段に圧縮
データから既に復元した元データを一時的に記憶させ、
該記憶させた元データを用いて、前記既に元データへの
復元を行った圧縮データに続く圧縮データを元データに
復元することができる。
【００２５】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、単位データを記憶している記憶手
段の数に応じて前記所定の符号のビット数を変化させる
ことが好ましい。
【００２６】請求項１２記載の発明に係るデータ圧縮方
法は、所定ビット長のデータから成る単位データを記憶
する複数の記憶手段と、前記記憶手段に対応して設けら
れ記憶手段に記憶された単位データと入力された単位デ
ータとが一致しているときに一致信号を出力する複数の
比較手段と、を備えた記憶装置を用い、所定数の単位デ
ータで構成された元データから特定の単位データを取り
出して前記記憶装置の複数の比較手段の各々に入力した
後に、一致信号が出力された場合には、前記取り出した
単位データを記憶手段に付与されたアドレスの昇順又は
降順に記憶手段に記憶させた後に前記取り出した単位デ
ータと隣り合っている単位データを取り出して前記一致
信号が出力された比較手段と隣り合っている比較手段に
入力し、一致信号が出力されなかった場合には、前記取
り出した単位データを圧縮データとして出力すると共に
前記アドレスの昇順又は降順に記憶手段に記憶させた後
に前記取り出した単位データと隣り合っている単位デー
タを取り出して比較手段の各々に入力し、一致信号が出
力されていた状態から一致信号が出力されなくなった場
合には、前記一致信号が出力されていた状態で記憶手段
に記憶された単位データを所定の符号に置き換えて圧縮
データとして出力し、前記取り出した単位データを圧縮
データとして出力すると共に前記アドレスの昇順又は降
順に記憶手段に記憶させ、前記取り出した単位データと
隣り合っている単位データを取り出して比較手段の各々
に入力する、ことを繰り返し、元データを前記圧縮デー
タに圧縮して出力する。
【００２７】請求項１３記載の発明に係るデータ圧縮方
法は、所定ビット長のデータから成る単位データを記憶
する複数の記憶手段と、前記記憶手段に対応して設けら
れ記憶手段に記憶された単位データと入力された単位デ
ータとが一致しているときに一致信号を出力する複数の
比較手段と、を備えた記憶装置を用い、所定数の単位デ
ータで構成された元データから特定の単位データを取り
出して前記記憶装置の複数の比較手段の各々に入力した
後に、一致信号が出力された場合には、前記取り出した
単位データを記憶手段に付与されたアドレスの昇順又は
降順に記憶手段に記憶させた後に前記取り出した単位デ
ータと隣り合っている単位データを取り出して前記一致
信号が出力された比較手段と隣り合っている比較手段に
入力し、一致信号が出力されなかった場合には、前記取
り出した単位データを圧縮データとして出力すると共に
前記アドレスの昇順又は降順に記憶手段に記憶させた後
に前記取り出した単位データと隣り合っている単位デー
タを取り出して比較手段の各々に入力し、一致信号が出
力されていた状態から一致信号が出力されなくなった場
合には、前記一致信号が出力されていた状態で記憶手段
に記憶された単位データを所定の符号に置き換えて圧縮
データとして出力し、前記取り出した単位データを再び
比較手段の各々に入力する、ことを繰り返し、元データ
を前記圧縮データに圧縮して出力する。
【００２８】
【作用】データ検索では、例えばデータベースにおける
文字列の検索等に代表されるように、検索データが長さ
が不定の可変長データであることが多く、かつ当然では
あるが被検索データと比較して長さが短い。このため請
求項１記載の発明では、単位データを記憶する複数の記
憶手段と、記憶手段に記憶された単位データと入力され
た単位データとが一致しているときに一致信号を出力す
る複数の比較手段と、を備えた記憶装置に、複数の単位
データから成る被検索データを複数の記憶手段に単位デ
ータに分けて所定の順番に記憶している。
【００２９】そして、所定数の単位データで構成された
検索データから特定の単位データを取り出して記憶装置
の複数の比較手段の各々に入力した後に、検索データか
らの取り出し位置を移動させて単位データを取り出して
比較手段に取り出した単位データを入力することが繰り
返される。なお、単位データの長さ（ビット長）は、例
えば検索データ及び被検索データが、ＡＳＣＩＩコー
ド、またはＩＳＯコードで表される文字列データの場合
には８ビットとすることができ、漢字等を含む日本語の
文字列データの場合には１６ビットとすることができ
る。
【００３０】これにより、記憶手段に記憶された単位デ
ータと入力された単位データとの比較動作が各比較手段
で並列に行なわれ、検索データを単位データ毎に分けて
順に入力することによって検索データの検索が完了する
ので、検索に要する処理時間（具体的には比較動作の繰
り返し回数）は検索データの長さに応じて変化する。こ
のため、従来のように比較動作の繰り返し回数が被検索
データの長さに応じて変化する場合と比較して、特に被
検索データの長さが長大である場合に極めて短時間でデ
ータの検索を行なうことができる。
【００３１】また、検索データが長さが不定の可変長デ
ータであるとしても、検索データの長さに応じて比較手
段への単位データの入力回数が変化するのみであり、検
索データの長さの最大値に合わせて回路構成を変更した
りする必要はない。更に、検索データの長さが最大値よ
りも短い場合には、従来は検索データの長さに応じてそ
の数が変化する不要な比較器又は連想メモリ部（本発明
では比較手段）の比較結果を無効とするＤＣ処理を行な
う回路が付加された連想メモリセルやＲＡＭセルを用い
る必要があったが、本発明では検索データの数が変化し
ても比較手段への単位データの入力回数が変化するのみ
であるので、ＤＣ処理を行なう回路が付加された連想メ
モリセルやＲＡＭセル等を用いる必要がない。従って、
集積度の高い汎用の連想メモリセルやＲＡＭセル等を用
いてデータ検索装置の記憶装置を構成することができ、
装置を小型化することができる。
【００３２】さらに、請求項１の発明では、検索データ
から取り出した特定の単位データを記憶装置の複数の比
較手段の各々に入力した後は、検索データからの取り出
し位置を移動させて取り出した単位データを一致信号が
出力された比較手段と隣り合っている比較手段に入力す
ることを繰り返す。従って、被検索データ及び検索デー
タが全て同じ単位データから構成されている等の特殊な
場合を除き、比較手段に単位データを入力することを繰
り返すに従って単位データを入力する比較手段の数が少
なくなる。単位データが入力されなかった比較手段では
一致信号の出力やデータの単位データの比較等が行なわ
れないので、消費電力は非常に小さくて済み、特に検索
データの長さが長大である場合に消費電力を低減するこ
とができる。
【００３３】なお、記憶装置は、単位データに分けた被
検索データを、記憶手段に付与されたアドレスの昇順又
は降順に各記憶手段に記憶することができる。また、検
索データからの単位データの取り出しは、通常は検索デ
ータの先頭から末尾側へ前記所定ビット長ずつ移動させ
ながら行なうことが多いが、検索データの末尾から先頭
側へ前記所定ビット長ずつ移動させながら行なってもよ
い。
【００３４】例えば、単位データに分けた被検索データ
を、記憶手段に付与されたアドレスの昇順に各記憶手段
に記憶し、かつ検索データからの単位データの取り出し
を検索データの先頭から末尾側へ所定ビット長ずつ移動
させながら行なう場合には、請求項２にも記載したよう
に、検索データから取り出した単位データを、対応する
記憶手段のアドレスが一致信号が出力された比較手段と
隣り合っている比較手段に入力することができる。また
例えば、単位データに分けた被検索データを、記憶手段
に付与されたアドレスの降順に各記憶手段に記憶し、か
つ検索データからの単位データの取り出しを検索データ
の先頭から末尾側へ前記所定ビット長ずつ移動させなが
ら行なう場合には、請求項３にも記載したように、検索
データから取り出した単位データを、対応する記憶手段
のアドレスが一致信号が出力された比較手段と隣り合っ
ている比較手段に入力することができる。
【００３５】請求項４記載の発明では、所定数の単位デ
ータで構成された元データから単位データを取り出して
記憶装置の比較手段に入力した後に、取り出した単位デ
ータを記憶手段に付与されたアドレスの昇順又は降順に
記憶手段に記憶させることが繰り返される。従って、元
データが単位データ毎に取り出され、既に記憶手段に記
憶された単位データと一致しているか否かが比較される
ことになる。また本発明では、元データから特定の単位
データを取り出して複数の比較手段の各々に入力した後
に、一致信号が出力されなかった場合と、一致信号が出
力された場合と、一致信号が出力されていた状態から一
致信号が出力されなくなった場合と、で各々異なる処理
を行なうことを繰り返して元データを圧縮する。
【００３６】すなわち、一致信号が出力されなかった場
合には、比較手段に入力した単位データは既に記憶手段
に記憶された単位データと一致していないので、前記単
位データを圧縮データとして出力すると共に記憶手段に
記憶させた後に、前記単位データと隣り合っている単位
データを取り出して比較手段の各々に入力する。これに
より、前記単位データと隣り合っている単位データが既
に記憶手段に記憶された単位データと一致しているか否
かが複数の比較手段の各々で比較されることになる。
【００３７】また、一致信号が出力された場合には、比
較手段に入力した単位データが既に記憶手段に記憶され
た単位データと一致しており、前記入力した単位データ
は元データの複数箇所に存在するデータ（これを繰り返
しデータという）であると判断できる。このため、前記
単位データを元データとして出力することは行なわず、
前記単位データを記憶手段に記憶させた後に前記単位デ
ータと隣り合っている単位データを取り出して一致信号
が出力された比較手段と隣り合っている比較手段に入力
する。
【００３８】これは、既に記憶手段に記憶された単位デ
ータと一致していた単位データに隣り合っている単位デ
ータが、前記一致信号が出力された比較手段に隣り合っ
ている比較手段に対応する記憶手段に記憶されているか
否かを比較させることに相当する。従って、連続して一
致信号が出力された場合には、この一致信号に対応する
複数の単位データは連続した繰り返しデータであり、複
数の単位データから成る繰り返しデータが検出されたこ
とになる。
【００３９】また、一致信号が出力されていた状態から
一致信号が出力されなくなった場合には、検出されてい
た繰り返しデータの末尾が検出されたと判断できる。こ
のため、一致信号が出力されていた状態で記憶手段に記
憶された単位データ（すなわち繰り返しデータ）を所定
の符号に置き換えて圧縮データとして出力し、取り出し
た単位データを圧縮データとして出力すると共に記憶手
段に記憶させ、前記取り出した単位データと隣り合って
いる単位データを取り出して比較手段の各々に入力す
る。
【００４０】上記処理が繰り返されることにより、元デ
ータに含まれる繰り返しデータが所定の符号に置き換え
られた圧縮データが出力される。上記より明らかなよう
に、請求項４の発明では元データを単位データ毎に分け
て順に入力することによって元データの圧縮が完了する
ので、元データの長さに応じた一定時間、かつ元データ
を木構造のデータに変換して繰り返しデータの検索を行
なう場合と比較して非常に短い時間でデータの圧縮を行
なうことができる。
【００４１】なお上記では、一致信号が出力されていた
状態から一致信号が出力されなくなり、検出されていた
繰り返しデータの末尾が検出されたと判断された場合
に、比較手段に入力した単位データを圧縮データとして
出力すると共にアドレスの昇順又は降順に記憶手段に記
憶させ、前記単位データと隣り合っている単位データを
取り出して比較手段の各々に入力するので、前記検出さ
れた繰り返しデータの末尾に隣接する単位データが別の
繰り返しデータであった場合に、この単位データを繰り
返しデータとして検出することができず、元データに含
まれる全ての繰り返しデータを検出できない場合があ
る、という問題がある。
【００４２】これを解決するためには、請求項５に記載
したように、一致信号が出力されていた状態から一致信
号が出力されなくなった場合に、一致信号が出力されて
いた状態で記憶手段に記憶された単位データを所定の符
号に置き換えて圧縮データとして出力すると共に、取り
出した単位データを再び比較手段の各々に入力すること
が好ましい。これにより、元データ内に異なる繰り返し
データが隣接して存在していたとしても、この隣接して
存在する繰り返しデータの両方を検出することができる
ので、元データに含まれる全ての繰り返しデータを検出
することができ、元データの圧縮率が更に向上する、と
いう効果が得られる。
【００４３】なお、請求項６に記載したように、制御手
段は、記憶装置の全ての記憶手段に単位データを記憶さ
せた後に、単位データを書き込む記憶手段のアドレスを
先頭または末尾に戻して記憶させることが好ましい。本
発明では元データを圧縮することが目的であり、記憶手
段には必ずしも全ての元データを記憶させる必要はない
ので、上記のように記憶装置の記憶手段を、所謂リング
バッファのように用いることにより、記憶装置の記憶手
段の数、すなわち記憶容量を低減することができる。
【００４４】また、本発明において前述したLZ77に準
じ、繰り返しデータを、既に出現した同一データの位置
を指し示すポインタ及び繰り返しデータのデータ長を表
す所定の符号に置き換える場合には、請求項７に記載し
たように、比較手段から一致信号が出力された回数を計
数する計数手段を設け、計数手段によって計数された回
数及び一致信号が出力された比較手段に対応する記憶手
段のアドレスを用いて前記所定の符号を生成することが
できる。
【００４５】また、本発明では元データから取り出した
単位データを記憶装置の記憶手段に順に記憶するので、
前述のように記憶装置の記憶手段をリングバッファとし
て用いたとしても、圧縮処理を開始したときには単位デ
ータを記憶していない記憶手段が存在する。この記憶手
段に対応する比較手段に単位データが入力されると、記
憶手段に記憶されているデータが不定であるので一致信
号が偶然に出力される可能性がある。
【００４６】これによる不都合を防止するためには、請
求項８にも記載したように、比較手段から一致信号が出
力された場合に記憶装置における単位データが記憶され
た領域と単位データが記憶されていない領域との境界ア
ドレス及び一致信号が出力された比較手段に対応する記
憶手段のアドレスに基づいて、前記比較手段に対応する
記憶手段が前記単位データが記憶されていない領域に含
まれる場合には前記比較手段から出力された一致信号を
無効とする無効制御手段を備えることが好ましい。これ
により、前記偶然に出力された一致信号を無効とするこ
とができる。
【００４７】また、請求項９に記載したように、元デー
タから取り出された単位データが記憶手段に記憶された
か否かを表す情報を保持する保持手段を記憶装置の記憶
手段に対応して設けると共に、保持手段に保持された情
報に基づいて元データから取り出されたデータが記憶手
段に記憶されていない場合には前記比較手段から出力さ
れる一致信号を無効とする無効制御手段を記憶手段に対
応させて設けるようにしてもよい。但し、請求項９では
記憶手段毎に保持手段及び無効制御手段を設ける必要が
あるので、記憶装置を集積回路化する場合の集積度は若
干低下することになる。
【００４８】なお、制御手段によって圧縮データを元デ
ータに復元する場合には、請求項１０にも記載したよう
に、制御手段は、記憶装置の複数の記憶手段に圧縮デー
タから既に復元した元データを一時的に記憶させ、該記
憶させた元データを用いて、前記既に元データへの復元
を行った圧縮データに続く圧縮データを元データに復元
することができる。
【００４９】また、請求項４又は請求項５記載の発明に
おいて、制御手段は、請求項１１にも記載したように、
単位データを記憶している記憶手段の数に応じて所定の
符号のビット数を変化させることが好ましい。前述のよ
うに、所定の符号は一例として、既に出現した同一デー
タの位置を指し示すポインタ及び繰り返しデータのデー
タ長を表す符号で構成することができるが、前記ポイン
タ情報及びデータ長情報は何れも、単位データを記憶し
ている記憶手段の数が少ないときには、単位データを記
憶している記憶手段の数が多い場合と比較して少ないビ
ット数で表すことができる。従って、単位データを記憶
している記憶手段の数に応じて所定の符号のビット数を
変化させることにより、更に詳しくは、単位データを記
憶している記憶手段の数が少ないときに所定の符号のビ
ット数が少なくなるように所定の符号のビット数を変化
させることにより、元データの圧縮率が更に向上する。
【００５０】請求項１２記載の発明では、所定ビット長
のデータから成る単位データを記憶する複数の記憶手段
と、前記記憶手段に対応して設けられ記憶手段に記憶さ
れた単位データと入力された単位データとが一致してい
るときに一致信号を出力する複数の比較手段と、を備え
た記憶装置を用い、所定数の単位データで構成された元
データから特定の単位データを取り出して前記記憶装置
の複数の比較手段の各々に入力した後に、一致信号が出
力された場合には、前記取り出した単位データを記憶手
段に付与されたアドレスの昇順又は降順に記憶手段に記
憶させた後に前記取り出した単位データと隣り合ってい
る単位データを取り出して前記一致信号が出力された比
較手段と隣り合っている比較手段に入力し、一致信号が
出力されなかった場合には、前記取り出した単位データ
を圧縮データとして出力すると共に前記アドレスの昇順
又は降順に記憶手段に記憶させた後に前記取り出した単
位データと隣り合っている単位データを取り出して比較
手段の各々に入力し、一致信号が出力されていた状態か
ら一致信号が出力されなくなった場合には、前記一致信
号が出力されていた状態で記憶手段に記憶された単位デ
ータを所定の符号に置き換えて圧縮データとして出力
し、前記取り出した単位データを圧縮データとして出力
すると共に前記アドレスの昇順又は降順に記憶手段に記
憶させ、前記取り出した単位データと隣り合っている単
位データを取り出して比較手段の各々に入力する、こと
を繰り返し、元データを前記圧縮データに圧縮して出力
するようにしたので、請求項４記載の発明と同様に、元
データの長さに応じた一定時間、かつ従来と比較して非
常に短い時間でデータの圧縮を行なうことができる。
【００５１】更に、請求項１３に記載した発明では、上
記請求項１２の発明において、一致信号が出力されてい
た状態から一致信号が出力されなくなった場合に、一致
信号が出力されていた状態で記憶手段に記憶された単位
データを所定の符号に置き換えて圧縮データとして出力
し、取り出した単位データを再び比較手段の各々に入力
するようにしたので、請求項５記載の発明と同様に、元
データに含まれる全ての繰り返しデータを検出すること
ができ、元データの圧縮率が更に向上する、という効果
が得られる。
【００５２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。なお、以下では被検索データ、検索デー
タ、元データの一例として文字列データの検索、圧縮を
行なう場合について説明する。
【００５３】〔第１実施例〕図１には本第１実施例に係
る、本発明が適用されたマイクロコンピュータ１０の構
成（一部）が示されている。マイクロコンピュータ１０
はＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６を備えており、
これらはアドレスバス、データバス、コントロールバス
等から成るバス１８を介して互いに接続されている。ま
たマイクロコンピュータ１０は本発明に係る文字列検索
装置２０を備えており、この文字列検索装置２０は文字
列検索装置２０の作動を制御するコントローラ２２を介
してバス１８に接続されている。
【００５４】図２に示すように、文字列検索装置２０は
図２に「○」で示す多数の連想メモリセル（単位セル）
２８がマトリクス状に配置されて構成された連想メモリ
セルアレイ２６を備えている。連想メモリセルアレイ２
６にはＭ＋１本のワード線WL0 〜WLM 、Ｍ＋１本のマッ
チ線MATCH0〜MATCHM、Ｎ＋１組のビット線対BL0,BL0'〜
BLN,BLN'が各々マトリクス状に配置されており、各連想
メモリセル２８は、ワード線WL0 〜WLM の何れか、マッ
チ線MATCH0〜MATCHMの何れか及びビット線対BL0,BL0'〜
BLN,BLN'の何れかに各々接続されている。
【００５５】前記多数の連想メモリセル２８は各々同一
の構成とされている。図３に示すように、連想メモリセ
ル２８は互いの入力端と出力端とが接続された２個のＮ
ＯＴ回路３０、３２を備えている。このＮＯＴ回路３
０、３２のループによって１ビットのデータを記憶する
記憶回路（ＳＲＡＭ型）が構成されている。ＮＯＴ回路
３０の出力端はＮチャンネル型のＭＯＳＦＥＴ３４のソ
ースに、ＮＯＴ回路３２の出力端は同じくＮチャンネル
型のＭＯＳＦＥＴ３６のソースに各々接続されており、
ＭＯＳＦＥＴ３４、３６のゲートは各々ワード線WLに接
続されている。
【００５６】また、ＭＯＳＦＥＴ３４、３６のドレイン
は各々ビット線BL,BL'に接続されている。連想メモリセ
ル２８に１ビットのデータを書き込む場合（後述する
「書込み」モード）には、ワード線WLはハイレベルとさ
れ、ビット線BLは書き込むデータＤに対応したレベル
（Ｄが「１」の場合はハイレベル、「０」の場合はロー
レベル）とされ、ビット線BL' はビット線BLのレベルに
対して反転したレベル（ビット線BLがハイレベルの場合
はローレベル、ビット線BLがローレベルの場合はハイレ
ベル）とされる。これにより、ＭＯＳＦＥＴ３４、３６
がオンし、ビット線対BL又はBL' を介して供給されたデ
ータがＮＯＴ回路３０、３２のループに保持される。な
お、連想メモリセル２８に記憶されたデータを読み取る
ことも可能となっている（後述する「読取り」モー
ド）。
【００５７】また、ＮＯＴ回路３０の出力端はＭＯＳＦ
ＥＴ３８のゲートに、ＮＯＴ回路３２の出力端はＭＯＳ
ＦＥＴ４０のゲートに各々接続されている。なお、ＮＯ
Ｔ回路３２からはデータＤを反転したデータ（Ｑ’）が
出力され、ＮＯＴ回路３０からはデータＱ’を反転した
データＱ（＝Ｄ）が出力される。ＭＯＳＦＥＴ３８、４
０のドレインは各々ビット線BL',BLに接続されており、
ソースはＭＯＳＦＥＴ４２のゲートに接続されている。
ＭＯＳＦＥＴ４２のドレインはマッチ線MATCHに接続さ
れ、ソースは接地されている。
【００５８】なお、本実施例において、同一のワード線
及びマッチ線に接続される連想メモリセル２８の数は、
被検索文字列を構成する１文字を表すビット数（例えば
アスキーコード、ＩＳＯコード等の場合は８ビット）と
一致されており、同一のワード線及びマッチ線に接続さ
れる複数の連想メモリセル２８（以下、これらを連想メ
モリセル列という）によって１文字分の文字データが記
憶される。また、連想メモリセルアレイ２６では連想メ
モリセル列毎にアドレスが付与されている。
【００５９】また、単一の連想メモリセル列を構成する
各連想メモリセル２８のＮＯＴ回路３０、３２のループ
は本発明の記憶手段に対応しており、各連想メモリセル
２８のＭＯＳＦＥＴ３８、４０、４２は本発明の比較手
段に対応している。
【００６０】一方、図２に示すように、文字列検索装置
２０はタイミングコントローラ５０を備えている。文字
列検索装置２０は動作モードとして、連想メモリセルア
レイ２６に記憶されたデータを読み取る「読取り」モー
ド、連想メモリセルアレイ２６にデータを書き込む「書
込み」モード、連想メモリセルアレイ２６に記憶された
データに対して検索を行なう「検索」モードが設けられ
ている。タイミングコントローラ５０はコントローラ２
２に接続されており、前記動作モードは、コントローラ
２２からタイミングコントローラ５０に各々入力される
読取り指示READ、書込み指示WRITE 、検索指示SEARCHに
応じて切り替わる。
【００６１】また、タイミングコントローラ５０にはコ
ントローラ２２からシステムクロックCLOCK が入力さ
れ、システムクロックCLOCK と同期した４つのクロック
（クロックRD、クロックWT-SR 、クロックRD-WT 及びク
ロックSR）を、３つの動作モードに応じて生成し出力す
る。クロックRD-WT は、「読取り」及び「書込み」時に
タイミングコントローラ５０に接続されたアドレスデコ
ーダ５２に出力され、アドレスデコーダ５２を作動させ
る。アドレスデコーダ５２はコントローラ２２に接続さ
れており、コントローラ２２からデータの読取り又は書
込みを行なう連想メモリセル列のアドレスが指定され
る。アドレスデコーダ５２にはワード線WL0〜WLM が接
続されており、指定されたアドレスに対応する連想メモ
リ列のワード線をハイレベルとする。
【００６２】タイミングコントローラ５０にはセンスア
ンプ５４及び書込みバッファ５６が接続されており、ク
ロックRDは「読取り」時にセンスアンプ５４に出力され
てセンスアンプ５４を作動させ、クロックWT-SR は「書
込み」及び「検索」時に書込みバッファ５６に出力され
て書込みバッファ５６を作動させる。ビット線対BL0,BL
0'〜BLN,BLN'はセンスアンプ５４及び書込みバッファ５
６に各々接続されている。またセンスアンプ５４及び書
込みバッファ５６はコントローラ２２に接続されてい
る。
【００６３】センスアンプ５４は「読取り」時に、連想
メモリセル列の各々の連想メモリセル２８に記憶された
データに応じて変化されたビット線対BL0,BL0'〜BLN,BL
N'のレベル（これが読取りデータを表す）を増幅してコ
ントローラ２２に出力する。書込みバッファ５６は「書
込み」及び「検索」時に、コントローラ２２から入力さ
れてバッファに記憶されたデータに応じてビット線対BL
0,BL0'〜BLN,BLN'のレベルを変化させる（ビット線対を
駆動する）。なお、「検索」時には、前述のようにアド
レスデコーダ５２が作動されずワード線WL0 〜WLM は何
れもローレベルとされているので、検索データに応じて
変化されたビット線対のレベルが連想メモリセル２８に
取り込まれる、すなわち連想メモリセル２８に検索デー
タが書き込まれることはない。
【００６４】また、タイミングコントローラ５０にはＭ
＋１個のプリチャージコントローラ５８0 〜５８M が各
々接続されており、クロックSRは「検索」動作時にプリ
チャージコントローラ５８0 〜５８M に出力され、プリ
チャージコントローラ５８0〜５８M を各々作動させ
る。プリチャージコントローラ５８0 は端子６６を介し
てコントローラ２２に接続されると共にマッチ線MATCH0
に接続されており、プリチャージコントローラ５８1 は
マッチ線MATCH0及びマッチ線MATCH1に接続されている。
プリチャージコントローラ５８2 以降はプリチャージコ
ントローラ５８1と同様に隣接する２本のマッチ線に接
続されている。また、プリチャージコントローラ５８M
はマッチ線MATCHMを介してコントローラ２２に接続され
ている。
【００６５】プリチャージコントローラ５８0 〜５８M
は同一の構成とされている。図４に示すように、プリチ
ャージコントローラ５８はＮＯＲ回路７０を備えてお
り、ＮＯＲ回路７０の一方の入力端は前段側のマッチ線
（例えばプリチャージコントローラ５８1 の場合はマッ
チ線MATCH0）に接続されている。但しプリチャージコン
トローラ５８0 は端子６６を介してコントローラ２２に
接続されており、コントローラ２２から入力信号CONTRO
L-INとして常にローレベルの信号が入力される。また他
方の入力端はコントローラ２２に接続されており、通常
はローレベルでマッチ線MATCH0〜MATCHMを全てハイレベ
ルにチャージ（プリチャージ）するときにハイレベルと
される信号SET （図２参照）が、コントローラ２２から
プリチャージコントローラ５８0 〜５８M の各々に入力
される。ＮＯＲ回路７０の出力端はＰチャンネル型ＭＯ
ＳＦＥＴ７２のソースに接続されている。ＭＯＳＦＥＴ
７２のゲートはタイミングコントローラ５０に接続され
ており（図４では図示省略）、「検索」時にはクロック
SRが入力される。
【００６６】また、ＭＯＳＦＥＴ７２のドレインにはＮ
ＯＴ回路７４の入力端及びＮＯＴ回路７６の出力端が接
続されており、このＮＯＴ回路７４の出力端及びＮＯＴ
回路７６の入力端はＮチャンネル型ＭＯＳＦＥＴ７８の
ドレインに各々接続されている。従ってＮＯＴ回路７
４、７６によって記憶回路が構成される。ＭＯＳＦＥＴ
７８のゲートはタイミングコントローラ５０に接続され
ており、「検索」時にクロックSRが入力される。ＭＯＳ
ＦＥＴ７８のソースはＮＡＮＤ回路８０の一方の入力端
に接続されており、ＮＡＮＤ回路８０の他方の入力端は
タイミングコントローラ５０に接続されている。
【００６７】ＮＡＮＤ回路８０の出力端はＰチャンネル
型ＭＯＳＦＥＴ８２のゲートに接続されている。ＭＯＳ
ＦＥＴ８２のソースは図示しない電源に接続されてお
り、ドレインは次段側のマッチ線（例えばプリチャージ
コントローラ５８1 の場合はマッチ線MATCH1）に接続さ
れている。また、タイミングコントローラ５０はＰチャ
ンネル型ＭＯＳＦＥＴ８４のゲートにも接続されてい
る。ＭＯＳＦＥＴ８４のソースは図示しない電源に、ド
レインはＮＯＴ回路８６の入力端に各々接続されてい
る。ＮＯＴ回路８６の入力端はＭＯＳＦＥＴ７８のソー
スにも接続されている。ＮＯＴ回路８６の出力端はＮチ
ャンネル型ＭＯＳＦＥＴ８８のゲートに接続されてお
り、ＭＯＳＦＥＴ８８のソースは前述の次段側のマッチ
線に接続され、ドレインは接地されている。
【００６８】一方、マッチ線MATCH0〜MATCHMは各々プラ
イオリティエンコーダ６０に接続されている。後述する
ように、「検索」モードにおいて比較動作を１回行なっ
た後にマッチ線がハイレベルとなっている連想メモリセ
ル列は、記憶しているデータと供給されたデータとが一
致した連想メモリセル列である。プライオリティエンコ
ーダ６０はコントローラ２２に接続されており、「検
索」動作を行なってマッチ線がハイレベルとなっている
連想メモリセル列のアドレスMATCH-ADDRESS をコントロ
ーラ２２に出力する。但し、複数本のマッチ線がハイレ
ベルとなっていた場合には、予め定められた基準に従っ
て優先順位の高い連想メモリセル列のアドレス、例えば
最も低いアドレスをアドレスMATCH-ADDRESS として出力
する。
【００６９】またマッチ線MATCH0〜MATCHMは、ＯＲ回路
６２の入力端にも各々接続されている。ＯＲ回路６２の
出力端はコントローラ２２に接続されており、マッチ線
MATCH0〜MATCHMの少なくとも１つがハイレベルであるか
否かを表す信号、すなわち検索データが連想メモリセル
アレイ２６に記憶されているデータと一致したか否かを
表す信号ENTIRE-MATCHが出力される。
【００７０】次に本第１実施例の作用として、「検索」
モードにおける検索処理の一例として文字列の検索処理
を図５のフローチャート等を参照して説明する。なお、
図５のフローチャートは、ＣＰＵ１２からの検索処理の
実行が指示された場合にコントローラ２２で実行され
る。また、このときには連想メモリセルアレイ２６の各
連想メモリセル２８には、既に被検索データとしての文
字列データが記憶されているものとする。ステップ２０
０ではＲＡＭ１６等に記憶されている検索文字列を表す
文字列データの取り込みを行なう。次のステップ２０２
では取り込んだ検索文字列データの先頭から１文字分の
文字データを取り出す。ステップ２０４では、プリチャ
ージコントローラ５８0 〜５８M に出力する信号SET を
一旦アクティブ（ハイレベル）とする。
【００７１】プリチャージコントローラ５８0 〜５８M
のＮＯＲ回路７０に各々入力される信号SET が一旦ハイ
レベルとなると、ＮＯＲ回路７０から出力される信号が
ローレベルとなる。ＭＯＳＦＥＴ７２はＰチャンネル型
であるのでクロックSRがローレベルの間はオンしてお
り、ＮＯＲ回路７０から出力された信号はＮＯＴ回路７
４に入力され、ＮＯＴ回路７４、７６のループに保持さ
れる。
【００７２】また次のステップ２０６では、前記検索文
字列データから取り出した文字データを書込みバッファ
５６へ出力すると共に、前記信号SET を一旦ハイレベル
とするのに同期して、タイミングコントローラ５０に検
索指示SEARCHを出力する。これにより、タイミングコン
トローラ５０からは書込みバッファ５６にクロックWT-S
R が出力されると共に、プリチャージコントローラ５８
0 〜５８M にクロックSRが出力されることになる。これ
により、プリチャージコントローラ５８ではマッチ線MA
TCH のプリチャージが行なわれる。
【００７３】すなわち、クロックSRがプリチャージコン
トローラ５８に入力されると、クロックSRがハイレベル
のときにはＭＯＳＦＥＴ７２がオフすると共にＭＯＳＦ
ＥＴ７８がオンする。これにより、前述のようにＮＯＴ
回路７４からハイレベルの信号が出力され、ＮＡＮＤ回
路８０の一方の入力端に入力される。ＮＡＮＤ回路８０
の他方の入力端にもハイレベルの信号が入力されるの
で、ＮＡＮＤ回路８０から出力される信号がローレベル
となりＭＯＳＦＥＴ８２がオンしてマッチ線MATCH が図
示しない電源に接続される。このとき、ＭＯＳＦＥＴ８
８はオフしているのでマッチ線MATCH はハイレベルとな
る。
【００７４】更に、クロックSRがローレベルになると、
ＮＡＮＤ回路８０の一方の入力端がローレベルになるの
でＮＡＮＤ回路８０から出力される信号がハイレベルと
なり、ＭＯＳＦＥＴ８２がオフする。また、ＭＯＳＦＥ
Ｔ７８がオフすると共にＭＯＳＦＥＴ８４がオンするの
で、ＮＯＴ回路８６に図示しない電源からハイレベルの
信号が供給され、ＭＯＳＦＥＴ８８はオフ状態で維持さ
れる。従って、マッチ線MATCH はハイレベルの状態でプ
リチャージコントローラ５８から電気的に切り離される
ことになる。上記の動作がプリチャージコントローラ５
８0 〜５８M で各々行なわれることにより、マッチ線MA
TCH0〜MATCHMがハイレベルにチャージされた状態（プリ
チャージされた状態）となる。
【００７５】一方、書込みバッファ５６ではクロックWT
-SR が入力されると、入力された文字データに応じてビ
ット線対BL0,BL0'〜BLN,BLN'を駆動する。連想メモリセ
ルアレイ２６の各連想メモリセル２８では、ＮＯＴ回路
３０から出力されるデータＱが「１」（ハイレベル）で
あればＭＯＳＦＥＴ３８がオンしており、ＮＯＴ回路３
２から出力されるデータＱ’が「１」であればＭＯＳＦ
ＥＴ４０がオンしている。従って、ＮＯＴ回路３０、３
２のループに保持されているデータＱ（Ｑ’）とビット
線対BL,BL'を介して供給されるデータＤ（Ｄ')とが一致
している場合にはＭＯＳＦＥＴ４２はオンしないが、不
一致の場合にはＭＯＳＦＥＴ３８、４０のうちオンして
いる方のＭＯＳＦＥＴのドレインからソースに電流が流
れ、ＭＯＳＦＥＴ４２がオンする。これにより、前記プ
リチャージされたマッチ線MATCHのレベルはローレベル
に低下される（ディスチャージ）。
【００７６】上記のデータの比較は、クロックSRがロー
レベルとなっている間に連想メモリセル２８の各々で同
時に行なわれる。従って、クロックSRの１周期の間にプ
リチャージ及びデータの比較が行なわれることになる。
ところで、１本のマッチ線MATCH には複数の連想メモリ
セル２８（連想メモリセル列）が接続されているので、
クロックSRの１周期の間に、連想メモリセル列に記憶さ
れている文字データと入力された文字データとを比較す
る比較動作が完了し、各マッチ線は、接続されている全
ての連想メモリセル２８でＭＯＳＦＥＴ４２がオンしな
かった場合、すなわち連想メモリセル列に記憶されてい
る文字データと書込みバッファ５６に入力された文字デ
ータとが一致していた場合にのみハイレベルの状態で維
持され、不一致であった場合にはローレベルとされるこ
とになる。
【００７７】従って、書込みバッファ５６に入力された
文字データが連想メモリセル列の少なくとも何れか１つ
に記憶されていた場合には、ＯＲ回路６２を介して出力
される信号ENTIRE-MATCHがハイレベルとなり、プライオ
リティエンコーダ６０からは書込みバッファ５６に入力
された文字データを記憶している連想メモリセル列のア
ドレスがアドレスMATCH-ADDRESS として出力される。ま
た、連想メモリセル列で比較動作が行なわれている間、
クロックSRはローレベルとなっておりプリチャージコン
トローラ５８ではＭＯＳＦＥＴ７２がオンするので、各
連想メモリセル列の比較結果に応じて変化される各マッ
チ線MATCH のレベルは、次段のプリチャージコントロー
ラ５８のＮＯＴ回路７４、７６に伝達されて保持される
ことになる（例えばマッチ線MATCH0のレベルはプリチャ
ージコントローラ５８1 に伝達される）。
【００７８】上記により、次にクロックSRがハイレベル
になるとＭＯＳＦＥＴ７８がオンし、前記プリチャージ
の場合と同様に、ＮＯＴ回路７４から出力される信号が
ハイレベルであれば、ＭＯＳＦＥＴ８２がオンしてマッ
チ線MATCH がハイレベルにチャージされる。また、ＮＯ
Ｔ回路７４から出力される信号がローレベルの場合に
は、ＮＯＴ回路８６から出力される信号がハイレベルと
なるので、ＭＯＳＦＥＴ８８がオンし、マッチ線MATCH
はローレベルとされる。このようにして、前段のマッチ
線がハイレベルであれば次段のマッチ線がハイレベルと
され、前段のマッチ線がローレベルであれば次段のマッ
チ線がローレベルとされることになる。なお、マッチ線
MATCH0については、コントローラ２２からプリチャージ
コントローラ５８0 に入力される入力信号CONTROL-INに
より、１回比較動作を行なった後は必ずローレベルとさ
れる。
【００７９】一方、次のステップ２１０ではＯＲ回路６
２から出力された信号ENTIRE-MATCHがハイレベルか否か
判定する。ステップ２１０の判定が肯定された場合には
ステップ２１２へ移行し、プライオリティエンコーダ６
０から出力されたアドレスMATCH-ADDRESS を取り込んで
記憶する。ステップ２１４では検索が終了したか否か、
すなわち検索文字列を構成する全ての文字の文字データ
を書込みバッファ５６へ出力したか否か判定する。ステ
ップ２１４の判定が否定された場合には、ステップ２１
６で検索文字列データから取り出す文字データを１文字
分シフトして取り出し、書込みバッファ５６へ出力す
る。これにより、前記でハイレベルとされたマッチ線に
接続されている連想メモリセル列において書込みバッフ
ァ５６に出力した文字データに対して比較が行なわれ
る。
【００８０】書込みバッファ５６へ文字データを出力す
るとステップ２１０へ戻り、以下、信号ENTIRE-MATCHが
ハイレベルの間はステップ２１４の判定が肯定されるま
でステップ２１０〜２１６の処理が繰り返され、ステッ
プ２１２が実行される毎に記憶しているアドレス（MATC
H-ADDRESS)が更新される。この間の動作について、図６
を参照し具体例に基づいて更に説明する。図６では連想
メモリセル列を模式的に「□」で示しており、連想メモ
リセルアレイ２６の連想メモリセル列に順に記憶された
被検索文字列「ＢＡＢＣＡＢＢ…」に対して検索文字列
「ＡＢＣＡ」を検索する場合を説明している。
【００８１】図６（Ａ）は前記検索文字列の最初の文字
「Ａ」との比較を行なうときの状態が示されており、書
き込みバッファ５６に文字「Ａ」を表す文字データが入
力される。また、プリチャージコントローラ５８に入力
される信号SET が一旦ハイレベルとされることによって
全てのマッチ線がハイレベルとされ、全ての連想メモリ
セル列で比較動作が行なわれる。比較動作の結果、マッ
チ線がハイレベルで維持されるのはアドレス「１」及び
「４」の連想メモリセル列に対応するマッチ線のみであ
る。この結果が次段のプリチャージコントローラ５８に
入力され（図６（Ｂ）参照）、次の文字「Ｂ」との比較
を行なう際にはアドレス「２」及び「５」の連想メモリ
セル列に対応するマッチ線のみがハイレベルとされ、ア
ドレス「２」及び「５」の連想メモリセル列のみで比較
動作が行なわれる。
【００８２】アドレス「２」及び「５」の連想メモリセ
ル列は、何れも文字「Ｂ」を記憶しているので、対応す
るマッチ線は比較動作を行なった後もハイレベルに維持
され、この結果が次段のプリチャージコントローラ５８
に入力される（図６（Ｃ）参照）。従って、次の文字
「Ｃ」との比較を行なう際にはアドレス「３」及び
「６」の連想メモリセル列に対応するマッチ線のみがハ
イレベルとされる。ここでアドレス「６」の連想メモリ
セル列が記憶している文字は「Ｃ」ではないので、アド
レス「３」の連想メモリセル列に対応するマッチ線のみ
がハイレベルに維持され、この結果が次段のプリチャー
ジコントローラ５８に入力される（図６（Ｄ）参照）。
【００８３】従って、検索文字列の最後の文字「Ｄ」の
文字データが書込みバッファ５６に入力された際に比較
動作を行なうのはアドレス「４」の連想メモリセル列の
みである。アドレス「４」の連想メモリセル列で比較動
作が行なわれ、対応するマッチ線がハイレベルに維持さ
れると検索が終了する（図５のフローチャートではステ
ップ２１４の判定が肯定される）。以上の動作からも明
らかではあるが、例えば検索文字列が「ＡＢＣＡＢ」で
あった場合には、上記動作に加えて更に書込みバッファ
５６に文字「Ｂ」の文字データを入力して比較動作を行
なわせればよい。
【００８４】従って、検索文字列の長さが変化しても比
較動作の繰り返し回数が変化するのみであり、従来のよ
うに検索文字列の最大長さに合わせて回路構成を変更し
たりする必要はない。また、検索のための比較動作を各
連想メモリセル列で並列に行なっており、被検索文字列
の長さに拘わらず、比較動作を検索文字列の文字数回行
なえば検索処理が終了するので、特に被検索文字列が長
大である場合に、従来と比較して極めて短時間で検索処
理が完了する。
【００８５】また、従来は検索文字列の長さに応じて比
較結果を無効とする回路の数が変化するので、検索文字
列の長さに応じて特定の回路からの比較結果を無効とす
る、又は前記特定の回路の比較結果を強制的に「一致」
とさせるＤＣ処理を行なう回路が付加された連想メモリ
セル等を用いる必要があるが、本実施例では検索文字列
の長さが変化しても特別な処理を行なう必要がないの
で、ＤＣ処理を行なう回路が付加された連想メモリセル
等を用いる必要はなく、装置を小型化できる。
【００８６】更に、前段の連想メモリセル列の比較結果
が「不一致」であった連想メモリセル列に対してはマッ
チ線をローレベルとし、比較動作を行なわせないので、
比較動作を繰り返すに従って比較動作を行なわない連想
メモリセル列の数が増加し、消費電力を低減することが
できる。特にＣ−ＭＯＳ（complimentary ＭＯＳ）は論
理状態が変化するときに過渡電流が流れ、大きな電力を
消費するので、上記により大幅に消費電力が低減され
る。
【００８７】一方、図５のフローチャートでステップ２
１４の判定が肯定されると、ステップ２１８では記憶し
ているアドレスMATCH-ADDRESS をＣＰＵ１２に送信して
処理を終了する。また、ステップ２１０〜２１６の処理
を繰り返している途中で信号ENTIRE-MATCHがローレベル
となった場合には、検索文字列が連想メモリセルアレイ
２６に記憶されていないと判断できる。このため、ステ
ップ２２０でＣＰＵ１２に検索が失敗した旨を通知し、
ステップ２２２で別の検索文字列が有るか否か判定す
る。
【００８８】ステップ２２２の判定が肯定された場合に
はステップ２００へ戻り、上記処理を繰り返す。また、
ステップ２２２の判定が否定された場合には検索処理を
終了する。
【００８９】なお、図５のフローチャートに示した検索
処理は単なる一例であり、例えば検索文字列に最も長く
一致する文字列を記憶している連想メモリセル列群のア
ドレスを求めることも可能である。また、連想メモリセ
ル２８は図３に示すＳＲＡＭ型の構成に限定されるもの
ではなく、図７に示すようなＤＲＡＭ型とすることもで
きる。
【００９０】また、文字列検索装置２０を複数個設け、
各々の連想メモリセルアレイ２６で同一文字データとの
比較動作を同時に行なうようにしてもよい。この場合に
は、複数設けられた文字列検索装置２０の各々に、検索
データとして同一のデータを入力すると共に、かつ前段
側の文字列検索装置２０のプリチャージコントローラ５
８M のCONTROL-OUT(図２参照）と後段側の文字列検索装
置２０のプリチャージコントローラ５８0 の端子６６
（CONTROL-IN）とを接続することによって、複数設けら
れた文字列検索装置２０のプリチャージコントローラ５
８0 〜５８M を各々連結し、更に複数の文字列検索装置
２０の各々の一致信号ENTIRE-MATCHのＯＲをとり、全体
の一致信号を生成すればよい。
【００９１】〔第２実施例〕次に本発明の第２実施例を
説明する。なお、第１実施例と同一の部分には同一の符
号を付し、説明を省略する。図８には本第２実施例に係
る文字列検索装置１００が示されている。
【００９２】文字列検索装置１００は、第１実施例の連
想メモリセルアレイに代えて、ＲＡＭセル（単位セル）
１０４がマトリクス状に配置されて構成されたＲＡＭセ
ルアレイ１０２が設けられている。ＲＡＭセルアレイ１
０２にはマッチ線に代えてＭ＋１本のデータ線DATA0 〜
DATAM が設けられており、更にＮ＋１本のビットセレク
ト線BSL0〜BSLNが設けられている。ビットセレクト線BS
L0〜BSLNはビットセレクタ１１６に各々接続されてい
る。ビットセレクタ１１６はタイミングコントローラ５
０に接続されており、「検索」時にクロックSRが入力さ
れる。また、ビットセレクタ１１６はコントローラ２２
に接続されており、「検索」時にコントローラ２２から
入力されたデータを保持する。なお、本第２実施例で
は、書込みバッファ５６には「書込み」時にのみクロッ
クWTが入力される。
【００９３】ビットセレクタ１１６は、クロックSRが入
力されるとこれに同期してビットセレクト線BSL0〜BSLN
を１本づつ順にハイレベルとする。データ線DATA0 〜DA
TAMは、比較器１０６0 〜１０６M の２個の入力端の一
方に接続されており、ビットセレクタ１１６によってビ
ットセレクト線BSL0〜BSLNの何れか１本がハイレベルと
されると、ハイレベルとされたビットセレクト線BSL に
接続されたＲＡＭセル１０４に記憶されているデータ
が、データ線DATA0 〜DATAM を介して比較器１０６0 〜
１０６M に出力される。
【００９４】比較器１０６0 〜１０６M の他方の入力端
はビットセレクタ１１６に接続されている。ビットセレ
クタ１１６は「検索」時に、前述のようにビットセレク
ト線BSL0〜BSLNを１本づつ順にハイレベルにすると共
に、コントローラ２２から入力されて保持している文字
データのうちの対応するビットのデータを比較器１０６
0 〜１０６M へ順次出力する。一例として、図９に示す
ように、ビットセレクト線BSL1をハイレベルとしている
ときは、保持している文字データのうち２番目のビット
のデータを出力する。これにより、各ＲＡＭセル列及び
ビットセレクタ１１６からは、各々に記憶又は保持され
ている文字データのうち同一ビット位置の１ビットデー
タが順に比較器１０６0 〜１０６M へ出力される。
【００９５】比較器１０６0 〜１０６M はタイミングコ
ントローラ５０に各々接続されており、「検索」時には
タイミングコントローラ５０からクロックSRが入力され
る。これにより、ビットセレクタ１１６から入力された
１ビットのデータとデータ線DATA0 〜DATAM を介して入
力された１ビットのデータとの比較を行い、一致してい
た場合には出力信号をハイレベルとし、不一致の場合に
は出力信号をローレベルとする。比較器１０６には前述
のようにビットセレクタ１１６及びデータ線DATA0 〜DA
TAM から文字データが１ビット毎に順次入力されるの
で、比較器１０６からは各ビットの比較結果が順次出力
される。
【００９６】比較器１０６0 〜１０６M の出力端はＡＮ
Ｄ回路１０８0 〜１０８M の３個の入力端の１個に各々
接続されている。ＡＮＤ回路１０８0 〜１０８M の出力
端は各々ラッチ１１０0 〜１１０M の入力端に接続され
ており、ラッチ１１０0 〜１１０M の出力端はＡＮＤ回
路１０８0 〜１０８M の入力端に接続されている。ラッ
チ１１０0 〜１１０M は後述するサーチコントローラ１
１４に接続されており（図示省略）、サーチコントロー
ラ１１４からのリセット信号が入力されると、ハイレベ
ルを保持している状態にリセットされる。
【００９７】従って、ラッチ１１０に保持されているレ
ベル及びＡＮＤ回路１０８から出力される信号のレベル
は、ラッチ１１０0 〜１１０M がリセットされた後に比
較器１０６から順次出力される各ビットの比較結果が常
にハイレベルの場合には何れもハイレベルを維持する
が、比較結果が１回でもローレベルになるとローレベル
となる。但し、ＡＮＤ回路１０８の残りの入力端にロー
レベルの信号が入力された場合には、各ビットの比較結
果が常にハイレベルであっても、ＡＮＤ回路１０８から
出力される信号及びラッチ１１０に保持されるレベルは
ローレベルとなる。
【００９８】また、ＡＮＤ回路１０８0 〜１０８M の出
力端はラッチ１１２0 〜１１２M の入力端にも接続され
ている。ラッチ１１２0 〜１１２M の出力端及び制御端
はサーチコントローラ１１４に接続されている。ラッチ
１１２0 〜１１２M はラッチ１１０0 〜１１０M と同様
にリセット信号が入力されると、ハイレベルを保持して
いる状態にリセットされる。また、サーチコントローラ
１１４から取込み指示が入力された場合にのみデータを
取り込むように構成されている。また、ラッチ１１２0
〜１１２M の出力端は各々次段側のデータ線に接続され
たＡＮＤ回路１０８の入力端に順次接続されている。
【００９９】サーチコントローラ１１４はタイミングコ
ントローラ５０に接続されており、「検索」時にタイミ
ングコントローラ５０からクロックSRが入力される。サ
ーチコントローラ１１４は入力されたクロックSRのパル
ス数をカウントし、ビットセレクタ１１６に保持された
文字データとの比較動作が完了したか否か判定し、比較
動作が完了した場合には各ラッチ１１２0 〜１１２M に
前記取込み指示を出力する。なお、前述のようにデータ
の比較は１ビット毎に行なわれるので、例えばデータが
８ビットであれば８パルスカウントした時点で比較動作
が完了したと判断し、取込み指示を出力する。これによ
り、ビットセレクタ１１６に保持された文字データとの
比較が完了した時点におけるＡＮＤ回路１０８の出力信
号のレベルがラッチ１１２に保持されることになる。
【０１００】ラッチ１１２に保持されるレベルは、第１
実施例において比較動作が完了したときのマッチ線のレ
ベルと同じ意味を持ち、ＲＡＭセル列に記憶された文字
データがビットセレクタ１１６に保持された文字データ
に一致していた場合にのみハイレベルとなる。ラッチ１
１２に保持されたレベルがローレベルであった場合に
は、比較動作の次のサイクルでＡＮＤ回路１０８から出
力される信号が常にローレベルとなる。
【０１０１】このように、本発明は連想メモリセルアレ
イ２６を用いることに限定されるものではなく、記憶手
段をＲＡＭセルアレイの各ＲＡＭセル列で構成すると共
に、比較手段を比較器で構成するようにしてもよい。
【０１０２】なお、本第２実施例に係る文字列検索装置
１００についても、これを複数個設け、各々で同一文字
データとの比較動作を同時に行なうことができる。この
場合には、前段側の文字列検索装置１００のサーチコン
トローラ１１４のCONTROL-OUT(図８参照）と後段側の文
字列検索装置１００のサーチコントローラ１１４のCONT
ROL-IN（図８参照）とを接続し、複数の文字列検索装置
１００の各々に、検索データとして同一のデータを入力
すると共に、全体の一致信号として複数の文字列検索装
置１００の各々の一致信号ENTIRE-MATCHのＯＲをとった
信号を用いればよい。
【０１０３】〔第３実施例〕次に本発明の第３実施例を
説明する。なお、第１実施例と同一の部分には同一の符
号を付し、説明を省略する。本第３実施例では第１実施
例のコントローラ２２に代えて、図１０に示すような文
字列圧縮コントローラ１２０が設けられている。
【０１０４】文字列圧縮コントローラ１２０には、シス
テムクロックCLOCK 、圧縮処理を行なう際にローレベル
となる信号ENABLE' 及び被圧縮文字列データ（元デー
タ）TEXT-INPUTが入力される。文字列圧縮コントローラ
１２０に入力された信号ENABLE' はデータ入力コントロ
ーラ１３６、データ出力コントローラ１３８及び初期設
定回路１４０に各々供給され、圧縮処理を行なう際に前
記各回路を作動させる。また文字列圧縮コントローラ１
２０に入力された被圧縮文字列データTEXT-INPUTは、デ
ータ入力コントローラ１３６に供給される。
【０１０５】データ入力コントローラ１３６は文字列検
索装置１２２及びデータ出力コントローラ１３８に接続
されている。データ入力コントローラ１３６では、供給
された被圧縮文字列データの先頭から１文字分の文字デ
ータを取り出して書込みバッファ５６及びデータ出力コ
ントローラ１３８に出力すると共に、文字列検索装置２
０に検索指示SEARCH、書込み指示WRITE を順に出力する
ことを、文字データの取り出し位置を文字列データの末
尾側へ１文字分ずつシフトしながら繰り返す。これによ
り、文字列検索装置２０では、前記検索指示SEARCHによ
り、前記書込みバッファ５６に出力されて保持された文
字データに対して各連想メモリセル列に記憶している文
字データの比較動作が行なわれ、次に前記書込み指示WR
ITE により、前記保持された文字データが連想メモリセ
ルアレイ２６に書き込まれることになる。
【０１０６】一方、初期設定回路１４０には書込みアド
レスカウンタ１４２が接続されており、更にＮＡＮＤ回
路１５０を介して文字列検索装置２０に接続されてい
る。初期設定回路１４０は信号ENABLE' がローレベルに
なると、出力信号を一旦アクティブ（ローレベル）とす
る。これにより、ＮＡＮＤ回路１５０から出力される信
号SET が一旦ハイレベルになる。書込みアドレスカウン
タ１４２は文字列検索装置２０及びガベージアドレスコ
ントローラ１４８に接続されている。
【０１０７】書込みアドレスカウンタ１４２は、連想メ
モリセルアレイ２６のうちの特定の連想メモリセル列の
アドレスをカウント値として保持しており、このカウン
ト値をアドレスR/W-ADDRESS として文字列検索装置２０
及びガベージアドレスコントローラ１４８へ出力する。
また書込みアドレスカウンタ１４２は、初期設定回路１
４０から入力された信号がローレベルになると、保持し
ているアドレスを「０」（連想メモリセルアレイ２６の
先頭の連想メモリセル列のアドレス）にリセットすると
共に、連想メモリセルアレイ２６に対するデータの書込
みが行なわれる毎にカウント値（アドレス）をカウント
アップする。
【０１０８】従って、前述の書込み指示WRITE に従って
書込みバッファ５６に保持された文字データが連想メモ
リセルアレイ２６に書き込まれる際には、アドレスR/W-
ADDRESS のカウントアップに伴って前記文字データが書
き込まれる連想メモリセル列が順次シフトしていくこと
になる。なお、書込みアドレスカウンタ１４２がワード
線WLM に接続された連想メモリセル列（連想メモリセル
アレイの末尾の連想メモリセル列）のアドレスを保持し
ている状態で、連想メモリセルアレイ２６へのデータの
書込みが行なわれた場合にも、書込みアドレスカウンタ
１４２はカウント値を「０」にリセットする。
【０１０９】一方、ガベージアドレスコントローラ１４
８は文字列検索装置２０に接続されており、文字列検索
装置２０から信号ENTIRE-MATCH及びアドレスMATCH-ADDR
ESSが入力される（なお、文字列検索装置２０は複数の
連想メモリセル列で比較結果が「一致」であった場合に
は、第１実施例でも説明したようにアドレスMATCH-ADDR
ESS として最も低いアドレスを出力する）。ガベージア
ドレスコントローラ１４８は、書込みアドレスが一巡し
ていないときに、文字列検索装置２０における比較動作
の結果、信号ENTIRE-MATCHがハイレベルに維持されてい
た場合には、書込みアドレスカウンタ１４２から入力さ
れたアドレスR/W-ADDRESS とアドレスMATCH-ADDRESS と
を比較する。そして、アドレスMATCH-ADDRESS の方が大
きいか等しい場合には、今回の比較動作の結果が無効か
否かを表す出力信号FOUND をアクティブ（ローレベル：
無効を表す）とする。なお、ガベージアドレスコントロ
ーラ１４８は、文字列圧縮処理が開始される際にも信号
FOUND をローレベルとする。
【０１１０】ガベージアドレスコントローラ１４８には
一致長カウンタ１４４及びデータ出力コントローラ１３
８が接続されており、信号FOUND は一致長カウンタ１４
４及びデータ出力コントローラ１３８各々に入力され
る。また、ガベージアドレスコントローラ１４８は前述
の信号FOUND をＮＡＮＤ回路１５０を介して信号SET と
して文字列検索装置２０に出力する。
【０１１１】一致長カウンタ１４４は、文字列検索装置
２０で比較動作が行われた後に、ガベージアドレスコン
トローラ１４８から入力された信号FOUND がハイレベル
の場合にはカウント値（一致長さ）をカウントアップ
し、信号FOUND がローレベルの場合、すなわち文字列圧
縮処理が開始される際及び今回の比較動作の結果が無効
であった場合にはカウント値を「０」にリセットするよ
うになっている。一致長カウンタ１４４にはデータ出力
コントローラ１３８が接続されており、データ出力コン
トローラ１３８に前記カウント値を一致長M-LEN として
出力する。
【０１１２】また、文字列検索装置２０にはアドレスレ
ジスタ１４６が接続されている。アドレスレジスタ１４
６は文字列検索装置２０からアドレスMATCH-ADDRESS が
入力され、これを保持すると共にアドレスS-ADR として
データ出力コントローラ１３８へ出力する。
【０１１３】データ出力コントローラ１３８は、一致長
カウンタ１４４から出力された一致長M-LEN 及びアドレ
スレジスタ１４６から出力されたアドレスS-ADR を保持
すると共に、入力された信号FOUND が文字列検索装置２
０で比較動作が行われた後もハイレベルの状態で継続し
ている場合には、次回以降の比較動作後に信号FOUNDが
ローレベルに遷移するか、又はデータ入力コントローラ
１３６が被圧縮文字列データから取り出す文字データが
被圧縮文字列データの末尾に到達するまでは、入力され
た文字データの出力を停止する。
【０１１４】そして次回以降の比較動作後に信号FOUND
がローレベルに遷移するか、又は被圧縮文字列データか
ら取り出す文字データが被圧縮文字列データの末尾に到
達した場合には前記保持しているアドレスS-ADR 及びデ
ータM-REN に基づいて、前記出力を停止していた間にデ
ータ入力コントローラ１３６から入力されたデータを、
別のデータに置き換えて（圧縮して）、圧縮文字列デー
タCOMP-DATA として出力する。なお、前回比較動作が行
われた後の信号FOUND がローレベルでかつ今回比較動作
が行われた後の信号FOUND もローレベルである場合に
は、データ入力コントローラ１３６から入力されたデー
タをそのまま出力する。
【０１１５】次に本第３実施例の作用として、文字列圧
縮コントローラ１２０及び文字列検索装置２０により行
なわれる圧縮処理を図１１に示すフローチャートを参照
して説明する。
【０１１６】ステップ２５０では、圧縮処理を開始する
指示として、信号ENABLE' 及び被圧縮文字列を表す被圧
縮文字列データTEXT-INPUTが入力される。これにより、
前記被圧縮文字列データはデータ入力コントローラ１３
６に保持される。また、初期設定回路１４０から書込み
アドレスカウンタ１４２及び一致長カウンタ１４８にリ
セット信号が出力され、各カウンタのカウント値が
「０」にリセットされる。また初期設定回路１４０から
ＮＡＮＤ回路１５０を介して文字列検索装置２０へ入力
される信号SET が一旦ハイレベルとされてプリチャージ
コントローラ５８に入力される。第１実施例でも説明し
たように、プリチャージコントローラ５８では信号SET
がハイレベルになると、クロックSRと同期してマッチ線
をハイレベルとする。
【０１１７】ステップ２５２では、データ入力コントロ
ーラ１３６において圧縮処理が終了したか否かが判定さ
れる。圧縮処理が終了していない場合には、保持してい
る被圧縮文字列データから先頭の１文字に対応する文字
データが取り出されて文字列検索装置２０の書込みバッ
ファ５６に出力される。さらにデータ入力コントローラ
１３６から検索指示SEARCHが出力される。これにより、
文字列検索装置２０のタイミングコントローラ５０から
クロックSR及びクロックWT-SR が出力され、第１実施例
と同様に連想メモリセル列毎に比較動作が行なわれる。
次のステップ２５８では、データ出力コントローラ１３
８において比較結果が「一致」となった連想メモリセル
列が有るか否か、すなわち信号FOUND がハイレベルか否
かが判定される。
【０１１８】ところで、この最初の比較動作では連想メ
モリセルアレイ２６の各連想メモリセル２８に文字デー
タを書き込んでいないので、各連想メモリセル２８に記
憶されているデータは不定であり、比較結果が「一致」
となった連想メモリセル列があった（信号ENTIRE-MATCH
がハイレベルに維持されていた）としても偶然である。
本第３実施例では、書込みアドレスが一巡していないと
きに、ガベージアドレスコントローラ１４８において、
信号ENTIRE-MATCHがハイレベルに維持されていた場合に
は入力されたアドレスR/W-ADDRESS とアドレスMATCH-AD
DRESS とを比較し、アドレスMATCH-ADDRESS の方が大き
いか等しい場合には今回の比較動作の結果は無効である
として、信号FOUND をローレベル（「無効」を表す）と
する。従って、この時点ではステップ２５８の判定が否
定されてステップ２６０へ移行する。
【０１１９】ステップ２６０では、データ出力コントロ
ーラ１３８において、一致長カウンタ１４４から入力さ
れて保持している一致長さを表すカウント値M-LEN が
「２」よりも大きいか否か、すなわち過去２回の比較動
作で何れも「有効」を表す信号FOUND が出力されたか否
かが判定される。この時点では、保持している一致長M-
LEN は「０」であるのでステップ２６０の判定が否定さ
れ、ステップ２６６でデータ入力コントローラ１３６か
らデータ出力コントローラ１３８に入力された文字デー
タ、すなわち書込みバッファ５６に保持された文字デー
タが圧縮データCOMP-DATとして出力される。
【０１２０】次のステップ２６８では、データ入力コン
トローラ１３６から書込み指示WRITE が出力される。こ
れにより、書込みバッファ５６に保持された文字データ
が連想メモリセルアレイ２６に書き込まれる。なお、文
字データが書き込まれる連想メモリセル列は、書込みア
ドレスカウンタ１４２に保持されているアドレス（この
ときは「０」）に対応する連想メモリセル列である。
【０１２１】ステップ２７０ではローレベルの信号FOUN
D が、ＮＡＮＤ回路１５０を介してハイレベルの信号SE
T として文字列検索装置２０に入力され、これによりプ
リチャージコントローラ５８では各マッチ線をハイレベ
ルにチャージする。次のステップ２７２では書込みアド
レスカウンタ１４２でカウント値のカウントアップが行
なわれ、ステップ２５２へ戻る。
【０１２２】このように、ステップ２５８、２６０の判
定が否定されている間は、書込みバッファ５６に保持さ
れた文字データが、データ出力コントローラ１３８から
圧縮文字列データCOMP-DATA として出力されると共に連
想メモリセルアレイ２６に記憶される。また、文字デー
タを書き込む連想メモリセル列のアドレスは、前述の書
込みアドレスカウンタ１４２のカウント値のカウントア
ップに伴って比較動作が行われる毎に順次シフトされ
る。
【０１２３】一方、書込みバッファ５６に保持された文
字データと何れかの連想メモリセル列に記憶された文字
データとが一致した場合には、ガベージアドレスコント
ローラ１４８から出力される信号FOUND がハイレベル
（「有効」を表す）となり、ステップ２５８の判定が肯
定される。この場合にはステップ２６６のようにデータ
の出力は行なわれず、一致長カウンタ１４４に「有効」
を表す信号FOUND が入力されることによりカウント値が
カウントアップされ、このカウント値が一致長M-LEN と
してデータ出力コントローラ１３８に保持される。
【０１２４】またステップ２７４では、連想メモリセル
アレイ２６への文字データの書込みがステップ２６８と
同様にして行なわれる。ステップ２７６では、比較動作
後マッチ線がハイレベルに維持されている連想メモリ列
の次段の連想メモリ列のマッチ線のみがハイレベルとさ
れ、それ以外の連想メモリ列はマッチ線がローレベルと
される。次のステップ２７８では書込みアドレスカウン
タ１４２でカウント値のカウントアップが行なわれ、ス
テップ２５２へ戻る。
【０１２５】このように、ステップ２５８の判定が繰り
返し肯定されている間は、連想メモリセルアレイ２６へ
の文字データの書込み及び一致長M-LEN のカウントアッ
プのみが繰り返し行われる。ところで、ステップ２５８
の判定が２回以上繰り返し肯定される場合は、書込みバ
ッファ５６に連続して入力された文字データから成る文
字列が連想メモリセルアレイ２６にも記憶されていた場
合、すなわち被圧縮文字列の中に２文字以上の文字で構
成される繰り返し文字列が発見された場合である。ステ
ップ２７４乃至２７８の処理が２回以上繰り返された後
にステップ２５８の判定が否定された場合、すなわち過
去２回の比較動作では比較結果が「一致」となった連想
メモリセル列が有りかつ今回の比較動作では比較結果が
「一致」となった連想メモリセル列が無かった場合には
次のステップ２６０の判定も肯定され、ステップ２６２
へ移行する。
【０１２６】ステップ２６２ではデータ出力コントロー
ラ１３８において、上記で発見された繰り返し文字列を
圧縮するための圧縮コードを求める。本第３実施例で
は、既に出力された前記繰り返し文字列と同一の文字列
の位置を指し示すポインタを表す圧縮コードＡと、繰り
返し文字列の長さを表す圧縮コードＢと、で構成された
圧縮コードを用いており、データ出力コントローラ１３
８が保持しているアドレスS-ADR と一致長M-LEN との差
（S-ADR − M-LEN) を圧縮コードＡとし、一致長M-LEN
を圧縮コードＢとする。更に次のステップ２６４では上
記で求めた圧縮コードＡ、圧縮コードＢを出力する。
【０１２７】なお、この圧縮コードを出力するにあた
り、圧縮した文字列を復元する際に圧縮コードと文字デ
ータとを区別できるようにするために、データ出力コン
トローラ１３８は、文字データと圧縮コードとの間に区
切りを表すコードを挿入する。これにより、データ出力
コントローラ１３８から出力される圧縮文字列データCO
MP-DATA の長さは、文字列圧縮コントローラ１２０に入
力された被圧縮文字列データTEXT-INNPUT よりも短くな
る。上記処理を繰り返すことによって被圧縮文字列デー
タTEXT-INNPUT が圧縮文字列データCOMP-DATA に変換さ
れて出力されることになる。
【０１２８】上記圧縮処理について、図１２及び図１３
を参照し被圧縮文字列「あらあらあらま」を圧縮する場
合を例に更に具体的に説明する。文字列圧縮コントロー
ラ１２０に被圧縮文字列「あらあらあらま」を表す被圧
縮文字列データTEXT-INPUTが入力されると、図１２
（Ａ）に示すように、被圧縮文字列の先頭の文字「あ」
に対応する文字データが、書込みバッファ５６には保持
されると共にデータ出力コントローラ１３８に出力され
る。なお、このとき書込みアドレスカウンタ１４２及び
一致長カウンタ１４８のカウント値が「０」にリセット
されており、全てのマッチ線がハイレベルにチャージさ
れている。従って、文字列検索装置２０へ検索指示SEAR
CHが出力されると、全ての連想メモリセル列で比較動作
が行なわれる（図においてハッチングで示す部分は、マ
ッチ線がハイレベルとなっている連想メモリセル列を表
している）。
【０１２９】前記比較動作を行った後に信号ENTIRE-MAT
CHがハイレベルで維持されていたとしても、前述のよう
に書込みアドレスカウンタ１４２に保持されているアド
レスR/W-ADDRESS が「０」であるので、アドレスMATCH-
ADDRESS がアドレスR/W-ADDRESS 以下となることはな
く、図１２（Ｂ）に示すようにガベージアドレスコント
ローラ１４８から出力される信号FOUND はローレベル
（すなわち「無効」、図では「０」で表す）となる。こ
れにより、書込みバッファ５６に保持されていた「あ」
の文字データは、データ出力コントローラ１３８から圧
縮文字列データCOMP-DATA として出力されると共に、連
想メモリセルアレイ２６のアドレス「０」の連想メモリ
セル列に書き込まれる。
【０１３０】次に図１２（Ｂ）に示すように、２番目の
文字「ら」の文字データが書込みバッファ５６に保持さ
れ、全てのマッチ線がハイレベルとされた後に全ての連
想メモリセル列で比較動作が行われる。なおこの時点で
はアドレスカウンタ１４２に保持されているアドレスR/
W-ADDRESS が「１」にカウントアップされている。この
比較動作でガベージアドレスコントローラ１４８から
「有効」を表す信号FOUND が出力されるのは、書込みバ
ッファ５６に保持された文字データとアドレス「０」の
連想メモリセル列に記憶された文字データとが一致した
場合であるが、図１２（Ｃ）では一致していないので信
号FOUND はローレベルとなる（図１２（Ｄ）参照）。こ
れにより、「ら」の文字データがデータ出力コントロー
ラ１３８から出力されると共に、連想メモリセルアレイ
２６のアドレス「１」に書き込まれる。
【０１３１】図１２（Ｅ）に示すように、次に３番目の
文字「あ」の文字データが書込みバッファ５６に保持さ
れ、全てのマッチ線がハイレベルとされた後に全ての連
想メモリセル列で比較動作が行われる。このときは書込
みバッファ５６に保持された文字データがアドレス
「０」の連想メモリセル列に記憶された文字データと一
致しており、MATCH-ADDRESS が「０」となるので、図１
２（Ｆ）に示すようにガベージアドレスコントローラ１
４８から出力される信号FOUND がハイレベル（図では
「１」で表す）となる。これにより、データ出力コント
ローラ１３８では文字データの出力は行われず、書込み
バッファ５６に保持された文字データは連想メモリセル
アレイ２６のアドレス「２」に書き込まれる。また、一
致長M-LEN は「１」にカウントアップされる。
【０１３２】次に、図１２（Ｇ）に示すように４番目の
文字「ら」の文字データが書込みバッファ５６に保持さ
れ、文字データが一致したアドレスの次のアドレス（ア
ドレス「１」）のマッチ線のみがハイレベルとされて、
アドレス「１」の連想メモリセル列でのみ比較動作が行
われる。この比較動作の結果も「一致」であるので、図
１２（Ｈ）に示すように信号FOUND はハイレベルで継続
し、データ出力コントローラ１３８では文字データの出
力は行われず、書込みバッファ５６に保持された文字デ
ータは連想メモリセルアレイ２６のアドレス「３」に書
き込まれる。また、一致長さを表す一致長M-LEN は
「２」にカウントアップされる。
【０１３３】更に、図１３（Ａ）に示すように５番目の
文字「あ」の文字データが書込みバッファ５６に保持さ
れ、アドレス「２」のマッチ線のみがハイレベルとされ
て比較動作が行われる。この比較動作の結果も「一致」
であり、図１３（Ｂ）に示すように信号FOUND はハイレ
ベルで継続し、データ出力コントローラ１３８では文字
データの出力は行われず、書込みバッファ５６に保持さ
れた文字データは連想メモリセルアレイ２６のアドレス
「４」に書き込まれ、一致長M-LEN は「３」にカウント
アップされる。
【０１３４】次に図１３（Ｃ）に示すように６番目の文
字「ら」の文字データが書込みバッファ５６に保持さ
れ、アドレス「３」のマッチ線のみがハイレベルとされ
て比較動作が行われる。この比較結果も「一致」であ
り、図１３（Ｄ）に示すように信号FOUND はハイレベル
で継続し、データ出力コントローラ１３８では文字デー
タの出力は行われず、書込みバッファ５６に保持された
文字データは連想メモリセルアレイ２６のアドレス
「４」に書き込まれ、一致長M-LEN は「４」にカウント
アップされる。
【０１３５】次に図１３（Ｅ）に示すように最後の文字
「ま」の文字データが書込みバッファ５６に保持され、
アドレス「４」のマッチ線のみがハイレベルとされて比
較動作が行われる。この比較結果は「不一致」となり、
図１３（Ｆ）に示すように信号FOUND がローレベルに遷
移する。このとき、データ出力コントローラ１３８では
保持している一致長M-LEN が「４」（すなわち「２」以
上）であるので、今まで出力しなかった文字列（繰り返
し文字列）を圧縮コードＡ及び圧縮コードＢに置き換え
て出力する。
【０１３６】具体的には、データ出力コントローラ１３
８で保持しているアドレスS-ADR が「4 」、一致長さを
表す一致長M-LEN も「４」であるので、既に圧縮文字列
データCOMP-DATA として出力された文字列のうち前記繰
り返し文字列と同一の文字列の先頭位置は、S-ADR − M
-LEN＝０であり、図１３（Ｆ）に示すように、文字列の
先頭位置「０」を表す圧縮コードＡ（図では「(0) 」で
示す）を出力する。次に図１３（Ｇ）に示すように、繰
り返し文字列の長さ「４」を表す圧縮コードＢ（図では
「(4) 」で示す）を出力する。
【０１３７】次に、図１３（Ｈ）に示すように書込みバ
ッファ５６に保持されている「ま」の文字データがデー
タ出力コントローラ１３８から出力されると共に、連想
メモリセルアレイ２６のアドレス「６」に書き込まれ、
一致長M-LEN が「０」にリセットされることによって圧
縮処理が完了する。
【０１３８】なお、以上の動作からも明らかではある
が、例えば被圧縮文字列が「あらあらあらまあ」であっ
た場合には、上記動作に加えて更に書込みバッファ５６
に文字「あ」を入力して比較動作を行なわせればよく、
被圧縮文字列の長さが変化しても比較動作の繰り返し回
数が変化するのみであり、非常に短くかつ一定の処理時
間で被圧縮文字列の圧縮を行うことができる。また、被
圧縮文字列の長さが長大で、そのデータ量が連想メモリ
セルアレイ２６の記憶容量よりも大きい場合にも、本実
施例のように書込みアドレスが連想メモリセルアレイ２
６の最終アドレスに到達した場合には書込みアドレスを
「０」に戻し、連想メモリセルアレイ２６をリングバッ
ファとして用いて文字データを書き込むようにすればよ
く、記憶容量の大きな連想メモリセルアレイを用いる必
要はない。
【０１３９】また、連想メモリセルアレイ２６の記憶容
量は、データの圧縮率の点からもあまり大きくしないこ
とが好ましい。すなわち、連想メモリセルアレイ２６の
記憶容量を大きくすると、１度に記憶できるデータ量が
大きくなるので、比較動作において「一致」との比較結
果が出力される確率が高くなる。しかしながら、あまり
大きくし過ぎると、アドレスMATCH-ADDSRESSを表すため
のビット数が大きくなるので、圧縮コードＡのビット数
が増加し、圧縮率が低下する。
【０１４０】本発明者等は、一例として連想メモリセル
列の記憶容量が１バイトの場合にはアドレスに12ビット
を割当て、連想メモリセルアレイ２６の記憶容量を２12
＝4096バイトとする程度を適当な記憶容量としている。
また、日本語テキストは１文字が２バイトで表わされて
いるので、日本語テキストの圧縮を行う場合には連想メ
モリセル列の記憶容量を２バイトとした方が効率が良
く、この場合に連想メモリセルアレイ２６の記憶容量を
前記と同じ4096バイトとすれば、アドレスを11ビットで
表すことができる。
【０１４１】〔第４実施例〕次に本発明の第４実施例に
ついて説明する。なお、第３実施例と同一の部分には同
一の符号を付し、説明を省略する。
【０１４２】本第４実施例に係るデータ出力コントロー
ラ１３８では、前回の比較動作後の信号FOUND のレベル
がハイレベルであり、今回の比較動作後に信号FOUND が
ローレベルに遷移した場合に、データ入力コントローラ
１３６から入力された文字データの出力を停止すると共
に、文字列検索装置２０への書込み指示WRITE の出力を
禁止する制御信号をデータ入力コントローラ１３６に出
力（信号線の図示は省略）する。これにより、書込みバ
ッファ５６に保持されている文字データに対し、全ての
連想メモリセル列に記憶されている文字データとの比較
が行われることになる。
【０１４３】本第４実施例の圧縮処理を図１４に示すフ
ローチャートを参照して更に説明すると、今回の比較動
作で比較結果が「一致」となった連想メモリセル列が無
く、ステップ２５８の判定が否定された場合に、次のス
テップ２６０の判定が否定されるか、又はステップ２６
０の判定が肯定されてステップ２６２及びステップ２６
４の処理が行われた後に、ステップ２６５で前回の比較
動作では比較結果が「一致」となった連想メモリセル列
が有るか否かがデータ出力コントローラ１３８で判定さ
れる。この判定は、具体的には一致長M-LEN が「１」以
上か否かを判断することによって行うことができる。
【０１４４】前回の比較動作で比較結果が「一致」とな
った連想メモリセル列が無く、ステップ２６５の判定が
否定された場合には、今回の比較動作で書込みバッファ
５６に保持されている文字データに対し、全ての連想メ
モリセル列に記憶されている文字データとの比較を行っ
ているので、第３実施例で説明したようにステップ２６
６〜ステップ２７２の処理を行ってステップ２５２へ戻
るが、前回の比較動作で比較結果で比較結果が一致とな
った連想メモリセルが有った場合には、今回の比較動作
では、書込みバッファ５６に保持されている文字データ
に対し、特定の連想メモリセル列に記憶されている文字
データのみと比較しており、書込みバッファ５６に保持
されている文字データが、今回の比較動作で比較を行っ
ていない連想メモリセル列に記憶されている文字データ
に一致している可能性がある。
【０１４５】このため、データ出力コントローラ１３８
は、データ入力コントローラ１３６から入力された文字
データの出力を停止し、文字列検索装置２０への書込み
指示WRITE の出力を禁止する制御信号をデータ入力コン
トローラ１３６に出力する。これにより、ステップ２８
０にも示すように、今回の比較動作で比較結果が「一
致」となった連想メモリセル列が無く信号FOUND がロー
レベルに遷移することに伴って全てのマッチ線がハイレ
ベルにチャージされるが、書込みバッファ５６に保持さ
れている文字データの書換えは行われず、ステップ２５
６へ戻ってデータ入力コントローラ１３６から検索指示
SEARCHが出力され、書込みバッファ５６に保持されてい
る文字データに対し全ての連想メモリセル列に記憶され
ている文字データとの比較が行われる。
【０１４６】上記により、被圧縮文字列データTEXT-INP
UTに各々２文字分以上の長さの繰り返し文字列データが
隣接して存在していた場合にも、これらを繰り返し文字
列データとして全文字分検出することができ、被圧縮文
字列データTEXT-INPUTに含まれる全ての繰り返し文字列
を漏れなく検出することができる。これにより、第３実
施例の圧縮処理と比較しても圧縮率が向上する、という
効果が得られる。
【０１４７】なお、更に圧縮率の向上を図るために、連
想メモリセルアレイに書込んだデータの長さに応じてア
ドレスを表すためのビット数を適宜変化させるようにし
てもよい。例えば前述のように連想メモリセル列の記憶
容量を１バイトとした場合には、連想メモリセルアレイ
に 256バイトのデータが書き込まれるまでの間はアドレ
ッシングに必要なビット数は「８」であり、1024バイト
のデータが書込まれるまでの間は前記必要なビット数は
「10」で済むので、これを利用すれば圧縮率を向上させ
ることができる。
【０１４８】なお、更に圧縮率の向上を図るために、連
想メモリセルアレイに書込んだデータの長さに応じて、
繰り返し文字列と同一の文字列の位置を指し示すポイン
タを表す符号（圧縮コードＡ）のビット数、更には繰り
返し文字列の長さを表す符号（圧縮コードＢ）のビット
数を適宜変化させるようにしてもよい。例えば、前述の
ように連想メモリセル列の記憶容量を１バイトとした場
合、連想メモリセルアレイに 256バイトのデータが書き
込まれるまでの間は、アドレッシングに必要なビット
数、すなわち前記繰り返し文字列と同一の文字列の位置
を指し示すために必要なビット数は「８」であり、1024
バイトのデータが書込まれるまでの間は前記必要なビッ
ト数は「10」で済む。また、繰り返し文字列の長さにつ
いても、その最大値は連想メモリセルアレイに書込まれ
たデータの量に応じて変化する。
【０１４９】従って、連想メモリセルアレイに記憶され
たデータの量が少ないときには圧縮コードＡ及び圧縮コ
ードＢのビット数を少なくできるので、圧縮処理を開始
するときには圧縮コードＡ及び圧縮コードＢのビット数
を少なくしておき、連想メモリセルアレイに書き込まれ
たデータ量の増加に応じて圧縮コードＡ及び圧縮コード
Ｂのビット数を増加させることにより、被圧縮文字列デ
ータTEXT-INPUTの圧縮率を向上させることができる。
【０１５０】また、上記では繰り返し文字列の長さが
「２文字」以上の場合に圧縮コードに置き換えるように
していたが、この基準値をさらに長くしてもよい。な
お、前記基準値を「１文字」としていないのは、上記で
１文字一致しただけで圧縮コードに置き換えると高い圧
縮率が得られないためであり、前記基準値としては２文
字以上の長さが好ましい。
【０１５１】また、被圧縮文字列データを連想メモリセ
ル列へアドレスの降順に書き込む（末尾から書き込む）
場合には、プライオリティエンコーダ６０は複数本のマ
ッチ線がハイレベルとなっていたときに、最も高いアド
レスをアドレスMATCH-ADDRESS として出力することが好
ましい。
【０１５２】なお、圧縮文字列データCOMP-DATA を被圧
縮文字列データに復元する場合、文字列圧縮コントロー
ラ１２０は、圧縮文字列データCOMP-DATA から被圧縮文
字列データへの復元を行いながら、圧縮データCOMP-DAT
A から既に復元した被圧縮文字列データを連想メモリセ
ル２８に一時的に記憶させ、該記憶させた被圧縮文字列
データを用いて、既に被圧縮文字列データへの復元を行
った圧縮文字列データに続く圧縮文字列データを被圧縮
文字列データに復元することができる。
【０１５３】〔第５実施例〕次に本発明の第５実施例に
ついて説明する。なお、第３実施例と同一の部分には同
一の符号を付し、説明を省略する。本第５実施例では図
１５に示すようにガベージアドレスコントローラ１４８
が省略されかつＮＡＮＤ回路１５０に代えてＮＯＴ回路
１５１が設けられており、更に図１６に示すガベージア
ドレス制御回路１２４がプリチャージコントローラ５８
0 〜５８M に各々接続されている。また、一致長カウン
タ１４４は初期設定回路１４０に接続されており、初期
設定回路１４０からリセット信号が入力されると、カウ
ント値を「０」にリセットする。
【０１５４】ガベージアドレス制御回路１２４は、互い
の入力端と出力端とが接続された２個のＮＯＴ回路１２
６、１２８から成るラッチを備えている。ＮＯＴ回路１
２６の出力端はＭＯＳＦＥＴ１３０のドレインに接続さ
れている。ＭＯＳＦＥＴ１３０のゲートはワード線WLに
接続されており、ソースは接地されている。また、ＮＯ
Ｔ回路１２８の出力端はＭＯＳＦＥＴ１３２のドレイン
に接続されている。ＭＯＳＦＥＴ１３２のゲートはコン
トローラ２２に接続されており、ＭＯＳＦＥＴ１３２の
ゲートには信号SET が入力される。ＭＯＳＦＥＴ１３２
のソースは接地されている。
【０１５５】また、ＮＯＴ回路１２８の出力端（以下、
ＮＯＴ回路１２８から出力される信号を信号VALID とい
う）はＡＮＤ回路１３４の２個の入力端の一方に接続さ
れており、ＡＮＤ回路１３４の他方の入力端はマッチ線
に接続されている。ＡＮＤ回路１３４の出力端は２つに
分岐されており、一方はプライオリティエンコーダ６０
（図２参照）に接続されており、他方は次段のプリチャ
ージコントローラ５８のＮＯＲ回路７０（図４参照）に
接続されている。
【０１５６】圧縮処理を開始する際、文字列検索装置２
０に信号SET'が入力されると、ガベージアドレス制御回
路１２４の各々では、入力された信号SET によってＭＯ
ＳＦＥＴ１３２がオンし、ＮＯＴ回路１２６の入力側が
ローレベルとされ、ＮＯＴ回路１２６、１２８によって
この状態（信号VALID がローレベルの状態）が保持され
る。ガベージアドレス制御回路１２４から出力される信
号VALID がローレベルの状態では、ＡＮＤ回路１３４か
ら出力される信号が必ずローレベルとなるので、データ
が書き込まれていないすなわち記憶しているデータが不
定の連想メモリセル列における比較動作の結果が信号EN
TIRE-MATCH及びアドレスMATCH-ADDRESSに影響を及ぼす
ことはない。
【０１５７】また、特定の連想メモリセル列へのデータ
の書込みが行われるときには、前記特定の連想メモリセ
ル列に接続されたワード線WLがハイレベルとされる。こ
れにより、ガベージアドレス制御回路１２４のＭＯＳＦ
ＥＴ１３０がオンし、ＮＯＴ回路１２８の入力側がロー
レベルとなり、ＮＯＴ回路１２６、１２８によってこの
状態（信号VALID がハイレベルの状態）が保持される。
従って、全てのマッチ線がハイレベルにチャージされた
としても、比較結果がプライオリティエンコーダ６０及
びＯＲ回路６２に出力される連想メモリセル列はデータ
が書き込まれたセル列のみであり、データが書き込まれ
ていないセル列は実質的には比較動作が停止された状態
とされる。
【０１５８】なお、データが書込まれていない連想メモ
リセル列から出力される比較結果を排除する方法は、上
記のようにガベージアドレスコントローラ１４８を設け
たり、又はプリチャージコントローラ５８の各々にガベ
ージアドレス制御回路１２４を設けることに限定される
ものではなく、例えば、初期設定において、データの圧
縮及び復元に先立ち、予め定められた一定のデータを連
想メモリセルアレイ２６の全ての連想メモリセル列に毎
回記憶させることで、データが書込まれていない連想メ
モリセル列から「一致」との比較結果が出力されること
を防止することも可能である。
【０１５９】また、本第５実施例において、プライオリ
ティエンコーダ６０を、複数の連想メモリセル列のマッ
チ線がハイレベルとなっていた場合に、アドレスMATCH-
ADDRESS として前記複数の連想メモリセル列のうち最も
新しく文字データが書き込まれた連想メモリセル列のア
ドレスを出力するように構成すると共に、アドレスレジ
スタ１４６を、アドレスS-ADR としてアドレスMATCH-AD
DRESS とアドレスR/W-ADDRESS との差（すなわち繰り返
し文字列と既に出現した同一文字列との隔たり）を出力
するように構成してもよい。
【０１６０】これは、文字列圧縮コントローラ１２０か
ら文字列検索装置２０のアドレスデコーダ５２に入力さ
れるアドレスR/W-ADDRESS が、プライオリティエンコー
ダ６０及びアドレスレジスタ１４６にも入力されるよう
に信号線を接続し、プライオリティエンコーダ６０では
アドレスR/W-ADDRESS と文字データの書込み順序（アド
レスの昇順又は降順）とに基づいて、マッチ線がハイレ
ベルとなった複数の連想メモリセル列のアドレスのう
ち、最も新しく文字データが書き込まれた連想メモリセ
ル列のアドレスを判断し、アドレスレジスタ１４６では
アドレスMATCH-ADDRESS とアドレスR/W-ADDRESS との差
を演算して出力するようにすることで実現できる。
【０１６１】プライオリティエンコーダ６０及びアドレ
スレジスタ１４６を上記のように構成すると、繰り返し
文字列と同一文字列が複数検出された場合にアドレスレ
ジスタ１４６から出力されるアドレスS-ADR は、繰り返
し文字列との隔たりが最小の同一文字列と、繰り返し文
字列と、の隔たりを表すデータ、すなわち繰り返し文字
列と複数の同一文字列との各々の隔たりの最小値とな
る。データ出力コントローラ１３８は圧縮コードＡとし
て（S-ADR − M-REN）を演算して出力するが、アドレス
レジスタ１４６から入力されたアドレスS-ADR の値に応
じて圧縮コードＡのビット数を変化、更に詳しくは、値
が小さければビット数を少なくし、値が大きければビッ
ト数を多くするようにデータ出力コントローラ１３８を
構成すれば、圧縮コードＡとしてビット数の少ないデー
タが出力される確率が高くなる。これは、一般的に知ら
れているように、元データに含まれる繰り返しデータが
元データ上で比較的近い位置にある確率が高いためであ
る。これにより、被圧縮文字列データTEXT-INPUTの圧縮
率を向上させることができる。
【０１６２】なお、上記ではデータとして文字列を例に
説明したが、本発明はこれに限定されるものではなく、
画像データ、音声データ、文書データ、実行形式のプロ
グラム等のような様々なデータを対象として処理を行う
ことが可能である。
【０１６３】また、上記ではLZ77に準じたアルゴリズム
によって圧縮処理を行っていたが、本発明は上記で説明
した圧縮アルゴリズムに限定されるものではなく、検索
を必要とする種々の圧縮アルゴリズムに適用可能するこ
とが可能である。
【０１６４】
【発明の効果】以上説明したように請求項１記載の発明
は、単位データを記憶する複数の記憶手段と、記憶手段
に記憶された単位データと入力された単位データとが一
致しているときに一致信号を出力する複数の比較手段
と、を備えた記憶装置に、複数の単位データから成る被
検索データを単位データに分けて記憶手段に所定の順番
に記憶し、所定数の単位データで構成された検索データ
から特定の単位データを取り出して記憶装置の複数の比
較手段の各々に入力した後に、検索データからの取り出
し位置を移動させて単位データを取り出し、一致信号が
出力された比較手段と隣り合っている比較手段に前記取
り出した単位データを入力する、ことを繰り返して検索
するようにしたので、データの検索を高速で行なうこと
ができる、という優れた効果が得られる。
【０１６５】請求項４記載の発明及び請求項１２記載の
発明は、所定数の単位データで構成された元データから
単位データを取り出して記憶装置の比較手段に入力した
後に、取り出した単位データを記憶手段に付与されたア
ドレスの昇順又は降順に記憶手段に記憶させることを繰
り返すと共に、一致信号が比較手段から出力されていた
状態から一致信号が出力されなくなった場合には、前記
一致信号が出力されていた状態で記憶手段に記憶された
単位データを所定の符号に置き換えて圧縮データとして
出力するようにしたので、データの圧縮を高速で行なう
ことができる、という優れた効果が得られる。
【０１６６】請求項５記載の発明及び請求項１３記載の
発明では、請求項４及び請求項１２の発明において、一
致信号が出力されていた状態から一致信号が出力されな
くなった場合に、取り出した単位データを圧縮データと
して出力することに代えて、取り出した単位データを再
び比較手段の各々に入力するようにしたので、元データ
に含まれる全ての繰り返しデータを検出することがで
き、元データの圧縮率が更に向上する、という優れた効
果が得られる。
【図面の簡単な説明】
【図１】第１実施例のマイクロコンピュータの概略構成
を示すブロック図である。
【図２】第１実施例に係る文字列検索装置の概略構成を
示すブロック図である。
【図３】連想メモリの単位セルの構成の一例を示す回路
図である。
【図４】プリチャージ回路の構成を示す回路図である。
【図５】第１実施例におけるメインコントローラの動作
を説明するためのフローチャートである。
【図６】（Ａ）乃至（Ｄ）は第１実施例における検索動
作を説明するための概念図である。
【図７】連想メモリの単位セルの構成の他の例を示す回
路図である。
【図８】第２実施例に係る文字列検索装置の概略構成を
示すブロック図である。
【図９】第２実施例において文字データをビット毎に比
較する処理を説明するための概念図である。
【図１０】第３実施例の文字列圧縮コントローラの概略
構成を示すブロック図である。
【図１１】第３実施例の作用を説明するフローチャート
である。
【図１２】（Ａ）乃至（Ｈ）は第３実施例における圧縮
動作を説明するための概念図である。
【図１３】（Ａ）乃至（Ｈ）は第３実施例における圧縮
動作を説明するための概念図である。
【図１４】第４実施例の作用を説明するフローチャート
である。
【図１５】第５実施例の文字列圧縮コントローラの概略
構成を示すブロック図である。
【図１６】第５実施例に係る文字列検索回路に付加され
るガベージ制御回路の構成を示す回路図である。
【図１７】（Ａ）は従来のデータ検索回路の概略構成を
示すブロック図、（Ｂ）は（Ａ）の回路の一部を連想メ
モリに置き換えた検索回路の概略構成を示すブロック図
【符号の説明】 ２０ 文字列検索装置 ２２ コントローラ ２６ 連想メモリセルアレイ ２８ 連想メモリセル １０４ ＲＡＭセル １０６ 比較器 １２０ 文字列圧縮コントローラ １２４ ガベージアドレス制御回路 １３６ データ入力コントローラ １３８ データ出力コントローラ １４２ 書込みアドレスカウンタ １４４ 一致長カウンタ １４８ ガベージアドレスコントローラ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新島 秀人 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、前記記憶手段に対応し
    て設けられ記憶手段に記憶された単位データと入力され
    た単位データとが一致しているときに一致信号を出力す
    る複数の比較手段と、を備え、複数の単位データから成
    る被検索データを前記複数の記憶手段に単位データに分
    けて所定の順番に記憶した記憶装置と、 所定数の単位データで構成された検索データから特定の
    単位データを取り出して前記記憶装置の複数の比較手段
    の各々に入力した後に、検索データからの取り出し位置
    を移動させて単位データを取り出し、一致信号が出力さ
    れた比較手段と隣り合っている比較手段に前記取り出し
    た単位データを入力する、ことを繰り返して検索する制
    御手段と、 を含むデータ検索装置。
  2. 【請求項２】 前記記憶装置は単位データに分けた被検
    索データを前記複数の記憶手段に付与されたアドレスの
    昇順に記憶手段に記憶し、前記制御手段は、前記単位デ
    ータの取り出し位置を前記検索データの先頭から末尾側
    へ前記所定ビット長ずつ移動させながら単位データを取
    り出すと共に、対応する記憶手段のアドレスが前記一致
    信号が出力された比較手段と隣り合っている比較手段
    に、前記取り出した単位データを入力することを特徴と
    する請求項１記載のデータ検索装置。
  3. 【請求項３】 前記記憶装置は単位データに分けた被検
    索データを前記複数の記憶手段に付与されたアドレスの
    降順に記憶手段に記憶し、前記制御手段は、前記単位デ
    ータの取り出し位置を前記検索データの先頭から末尾側
    へ前記所定ビット長ずつ移動させながら単位データを取
    り出すと共に、対応する記憶手段のアドレスが前記一致
    信号が出力された比較手段と隣り合っている比較手段
    に、前記取り出した単位データを入力することを特徴と
    する請求項１記載のデータ検索装置。
  4. 【請求項４】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、前記記憶手段に対応し
    て設けられ記憶手段に記憶された単位データと入力され
    た単位データとが一致しているときに一致信号を出力す
    る複数の比較手段と、を備えた記憶装置と、 所定数の単位データで構成された元データから特定の単
    位データを取り出して前記記憶装置の複数の比較手段の
    各々に入力した後に、一致信号が出力された場合には、
    前記取り出した単位データを記憶手段に付与されたアド
    レスの昇順又は降順に記憶手段に記憶させた後に前記取
    り出した単位データと隣り合っている単位データを取り
    出して前記一致信号が出力された比較手段と隣り合って
    いる比較手段に入力し、一致信号が出力されなかった場
    合には、前記取り出した単位データを圧縮データとして
    出力すると共に前記アドレスの昇順又は降順に記憶手段
    に記憶させた後に前記取り出した単位データと隣り合っ
    ている単位データを取り出して比較手段の各々に入力
    し、一致信号が出力されていた状態から一致信号が出力
    されなくなった場合には、前記一致信号が出力されてい
    た状態で記憶手段に記憶された単位データを所定の符号
    に置き換えて圧縮データとして出力し、前記取り出した
    単位データを圧縮データとして出力すると共に前記アド
    レスの昇順又は降順に記憶手段に記憶させ、前記取り出
    した単位データと隣り合っている単位データを取り出し
    て比較手段の各々に入力する、ことを繰り返し、元デー
    タを前記圧縮データに圧縮して出力する制御手段と、 を含むデータ圧縮装置。
  5. 【請求項５】 所定ビット長のデータから成る単位デー
    タを記憶する複数の記憶手段と、前記記憶手段に対応し
    て設けられ記憶手段に記憶された単位データと入力され
    た単位データとが一致しているときに一致信号を出力す
    る複数の比較手段と、を備えた記憶装置と、 所定数の単位データで構成された元データから特定の単
    位データを取り出して前記記憶装置の複数の比較手段の
    各々に入力した後に、一致信号が出力された場合には、
    前記取り出した単位データを記憶手段に付与されたアド
    レスの昇順又は降順に記憶手段に記憶させた後に前記取
    り出した単位データと隣り合っている単位データを取り
    出して前記一致信号が出力された比較手段と隣り合って
    いる比較手段に入力し、一致信号が出力されなかった場
    合には、前記取り出した単位データを圧縮データとして
    出力すると共に前記アドレスの昇順又は降順に記憶手段
    に記憶させた後に前記取り出した単位データと隣り合っ
    ている単位データを取り出して比較手段の各々に入力
    し、一致信号が出力されていた状態から一致信号が出力
    されなくなった場合には、前記一致信号が出力されてい
    た状態で記憶手段に記憶された単位データを所定の符号
    に置き換えて圧縮データとして出力し、前記取り出した
    単位データを再び比較手段の各々に入力する、ことを繰
    り返し、元データを前記圧縮データに圧縮して出力する
    制御手段と、 を含むデータ圧縮装置。
  6. 【請求項６】 前記制御手段は、前記記憶装置の全ての
    記憶手段に単位データを記憶させた後に、前記単位デー
    タを書き込む記憶手段のアドレスを先頭または末尾に戻
    して記憶させることを特徴とする請求項４又は請求項５
    記載のデータ圧縮装置。
  7. 【請求項７】 前記制御手段は、比較手段から一致信号
    が出力された回数を計数する計数手段を備え、前記計数
    手段によって計数された回数及び一致信号が出力された
    比較手段に対応する記憶手段のアドレスを用いて前記所
    定の符号を生成することを特徴とする請求項４又は請求
    項５記載のデータ圧縮装置。
  8. 【請求項８】 比較手段から一致信号が出力された場合
    に、前記記憶装置における単位データが記憶された領域
    と単位データが記憶されていない領域との境界アドレス
    及び前記比較手段に対応する記憶手段のアドレスに基づ
    いて、前記比較手段に対応する記憶手段が前記単位デー
    タが記憶されていない領域に含まれる場合には前記比較
    手段から出力された一致信号を無効とする無効制御手段
    を備えることを特徴とする請求項４又は請求項５記載の
    データ圧縮装置。
  9. 【請求項９】 前記記憶装置の記憶手段に対応して設け
    られ元データから取り出された単位データが記憶手段に
    記憶されたか否かを表す情報を保持する保持手段と、 記憶手段に対応して設けられ前記保持手段に保持された
    情報に基づいて元データから取り出された単位データが
    前記記憶手段に記憶されていない場合には前記比較手段
    から出力される一致信号を無効とする無効制御手段と、 を更に備えることを特徴とする請求項４又は請求項５記
    載のデータ圧縮装置。
  10. 【請求項１０】 前記制御手段は、前記記憶装置の複数
    の記憶手段に前記圧縮データから既に復元した元データ
    を一時的に記憶させ、該記憶させた元データを用いて、
    前記既に元データへの復元を行った圧縮データに続く圧
    縮データを元データに復元することを特徴とする請求項
    ４又は請求項５記載のデータ圧縮装置。
  11. 【請求項１１】 所定ビット長のデータから成る単位デ
    ータを記憶する複数の記憶手段と、前記記憶手段に対応
    して設けられ記憶手段に記憶された単位データと入力さ
    れた単位データとが一致しているときに一致信号を出力
    する複数の比較手段と、を備えた記憶装置を用い、 所定数の単位データで構成された元データから特定の単
    位データを取り出して前記記憶装置の複数の比較手段の
    各々に入力した後に、一致信号が出力された場合には、
    前記取り出した単位データを記憶手段に付与されたアド
    レスの昇順又は降順に記憶手段に記憶させた後に前記取
    り出した単位データと隣り合っている単位データを取り
    出して前記一致信号が出力された比較手段と隣り合って
    いる比較手段に入力し、一致信号が出力されなかった場
    合には、前記取り出した単位データを圧縮データとして
    出力すると共に前記アドレスの昇順又は降順に記憶手段
    に記憶させた後に前記取り出した単位データと隣り合っ
    ている単位データを取り出して比較手段の各々に入力
    し、一致信号が出力されていた状態から一致信号が出力
    されなくなった場合には、前記一致信号が出力されてい
    た状態で記憶手段に記憶された単位データを所定の符号
    に置き換えて圧縮データとして出力し、前記取り出した
    単位データを圧縮データとして出力すると共に前記アド
    レスの昇順又は降順に記憶手段に記憶させ、前記取り出
    した単位データと隣り合っている単位データを取り出し
    て比較手段の各々に入力する、ことを繰り返し、元デー
    タを前記圧縮データに圧縮して出力する、 データ圧縮方法。
  12. 【請求項１２】 所定ビット長のデータから成る単位デ
    ータを記憶する複数の記憶手段と、前記記憶手段に対応
    して設けられ記憶手段に記憶された単位データと入力さ
    れた単位データとが一致しているときに一致信号を出力
    する複数の比較手段と、を備えた記憶装置を用い、 所定数の単位データで構成された元データから特定の単
    位データを取り出して前記記憶装置の複数の比較手段の
    各々に入力した後に、一致信号が出力された場合には、
    前記取り出した単位データを記憶手段に付与されたアド
    レスの昇順又は降順に記憶手段に記憶させた後に前記取
    り出した単位データと隣り合っている単位データを取り
    出して前記一致信号が出力された比較手段と隣り合って
    いる比較手段に入力し、一致信号が出力されなかった場
    合には、前記取り出した単位データを圧縮データとして
    出力すると共に前記アドレスの昇順又は降順に記憶手段
    に記憶させた後に前記取り出した単位データと隣り合っ
    ている単位データを取り出して比較手段の各々に入力
    し、一致信号が出力されていた状態から一致信号が出力
    されなくなった場合には、前記一致信号が出力されてい
    た状態で記憶手段に記憶された単位データを所定の符号
    に置き換えて圧縮データとして出力し、前記取り出した
    単位データを再び比較手段の各々に入力する、ことを繰
    り返し、元データを前記圧縮データに圧縮して出力す
    る、 データ圧縮方法。
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