JPH02233025A - 可変長ストリング符合装置 - Google Patents

可変長ストリング符合装置

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JPH02233025A
JPH02233025A JP2013453A JP1345390A JPH02233025A JP H02233025 A JPH02233025 A JP H02233025A JP 2013453 A JP2013453 A JP 2013453A JP 1345390 A JP1345390 A JP 1345390A JP H02233025 A JPH02233025 A JP H02233025A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はストリング符合（　ｓｔｒｉｎｇ　ｍａｔｃ
ｈｉｎｇ）に関する。
（従来の技術） ストリング符合は一つのデータ拳ストリングの文字を別
のデータ●ストリングの文字に対して符合（　ｍａｔｃ
ｈ　）させるものであって、統計的マルチプレクサ及び
モデムを使用するデータ通信システムにおけるような例
えばデータ圧縮アルゴリズムに有用である。
第１図を参照すると、データ圧縮技術を使用する古典的
なデータ通信システム１０において、送信機１２からの
データは圧縮を受け、圧縮されたデータは通信チャンネ
ル１６（第１図ではエラーのない通信チャンネルである
とする）を介して送信ざれる。該チャンネルの他端では
、圧縮されたデータはデコンプレス２０され、元のデー
タΦストリームが再生される。
高帯域通信ネットワークに訃いては、実時間データ圧縮
の実質的な利点は、圧縮及びデコンプレションの過程Ｋ
関連した計算コストによって相殺されがちである。
公知のデータ圧縮アルゴリズムの中にＺｉｖ−Ｌｅｍｐ
ｅｌ　　’７　７アルゴリズム（ＺＬ７７）があり、こ
れは、可変長入力・固定長出力の部類（　Ｖ−Ｆ類）の
データ圧縮アルゴリズムに属する。
ＺＬ７７アルゴリズムは、連続的なデータ●ストリーム
においては、１度より多く発生するデータがあり、特に
、データ・ストリームの局部領域においては１度より多
く発生するという単純な観察に基づいている。例えば、
テキスト●データのストリームにおいては、ｒ　ｔｈｅ
　Ｊという語は頻繁に出現する傾向にある。データ源が
最近送出したデータの履歴を（いわゆる履歴バツ７アに
該データを記憶することによって）監視するならば、送
出すべき現在のデータの連続的な要素を記憶された履歴
データの連続的な要素と比較することにより、データ源
は一連のデータの余剰な発生を見出すことができる。圧
縮過程は可変長ストリング符合と呼ばれる。符合が見出
されると、送信機は、全部の冗長な列を再送出する代り
に、履歴バツファでの冗長データ列の以前の発生の場所
を指すコードワードとして該列を符号化し、その長さに
注目する。コードワードを表すのに必要なビット数が冗
長データ列を表すのに必要なピット数より少ないならば
、データ圧縮が達成される。チャンネルの他端では、最
近送出したデータの履歴パツファを同じように保持する
デコーダは履歴バツファでの特定された場所に注目する
ことによってコードワードを復号する。
第２図において、例えば、履歴バツファ１１はデータ・
ストリームの文字が現われた順序を示すように番号が付
けられた１６個のセル１３（小さな番号のセルの方が最
近のデータを保持する）を有する。送出を待つデータ文
字は履歴バツファの右に示されている。送出されるべき
次の文字はＳＵＰＥＲＢである。ＺＬ　７　７により、
待っている文字の中の最初の５文字ＳＵＰＥＲが履歴バ
ツファの同様のストリングと冗長であり、インデックス
と長さとイノベーション文字フィールドとから成るコー
ドワードｌ５として符号化することができると決定され
る。インデックス１７は、履歴パツファにおいて何個の
文字を逆戻りすると符合したストリングが始まるかを示
す値１２を有し、長さ１９は符合した文字の長さを示す
値５を有し、イノベーション文字２１は、待っている入
力ストリングの文字の中で履歴パツファのストリングと
符合しなかった最初の文字である。
第３画を参照すると、コードワードの送信後、旧データ
２３を有効に左へスライドさせ、最新の入力データを履
歴バツファの右へ挿入させることによって、データ源は
その履歴バツファを更新する。そこで、データ源が次の
入力データを符号化する過程が開始される。
第４図を参照すると、データ受信機はそっくり同じ履歴
バツファ２５を保持し、送信機がその履歴パツファを更
新するのと同一のやり方で履歴バツファ２′５を更新す
る。コードワードを受信すると、データ受信機はインデ
ックス・フィールドを使って最長の符合の場所を見出し
、長さを使って履歴バツ７アから読み出すべき文字の個
数を決定し、更らに、当該コードワードに現われたとき
のイノベーション文字を取り出す。そこで、第５図に示
すように、コードヮードの復号が完了すると、履歴バツ
ファの文字を有効に左へスライドさせ、復号された文字
とイノベーション文字とを右から挿入することによって
、データ受信機はその履歴バツファを更新する。
ストリング符合アルゴリズムを実行することができる１
つのハードウエア・アーキテクチャはコンテント命アド
レサプル●メモリ（　ｃｏｎｔｅｎｔａｄｄｒｅｓｓａ
ｂｌｅ　ｍｅｍｏｒｙ　；　ＣＡＭ）である。ＣＡＭは
、データを記憶しその内容によってアクセスすることが
できる多数のセルがら成る。読み出しサイクル期間に、
ＣＡＭはデータを取り込み、該データが見出されるアド
レスを出力する。
（発明が解決しようとする課題） 一つの特徴において、本発明は、データ要素の記憶され
た列内に、所与のデータ要素のデータ・ストリングと符
合する，記憶されたデータ要素の最長のストリングを見
出すステップであって、当該符合する列がデータ要素の
列を記憶することによって見出されるステップと、前記
データ・ストリングのデータ要素を前記列の対応する要
素と比較するステップと、符合が見出されたときに信号
を発するステップと、前記の比較を反復して行わせるス
テップであって、各々の反復が前記データ・ストリング
のデータ要素と記憶場所のデータ要素との比較゛を含む
ステップと、反復が比較回路による符合信号の発出を結
果しないときに基づいて最長の符合したストリングを決
定するステップとを特徴とする。
好ましい実施例は以下の特徴点を含む。記憶装置におい
て、各々の記憶場所は前記列のデータ要素の１つを保持
する。前記列の全てのデータ要素は前記データ舎ストリ
ングの所与のデータ要素と比較される。比較の結果とし
て発生される信号は一時記憶され、その後、前記列のそ
の隣接するデータ要素を前記データ・スｌ−　ＩＪング
の次の所与のデータ要素と比較するのに利用される。符
合信号の発生は、隣接するデータ要素のために一時的に
記憶された信号が符合を指示する場合を除いて禁止され
る。反復回数が計数され、符合信号を結果として生じな
い反復で終了する。符合する最長のストリングのデータ
要素数がこの計数に基づいて決定される。計数器が所定
値に達した後に反復は停止される。以上の構成は連想コ
ンテント・アドレサプル●メモリによって実行される。
データ要素は８ビット拳バイトである。最長のストリン
グはコードワードとして符号化され、その後に復号化さ
れて最長のストリングが再生される。
別の特徴において、本発明は、データ要素の記憶された
列内で、データ要素の所与のス｝　ＩＪングと符合する
データ要素のストリングを識別し、符合するストリング
が絶対的アドレス指定によって識別されることを特徴と
する。
好ましい実施例は以下の特徴点を含む。データ列の全て
の記憶された要素は前記ス｝　ＩＪングの所与のデータ
要素と比較され、符合を有する１個のアドレス可能な記
憶場所の絶対アドレスが比較過程の各反復において保持
される。１個のアドレス可能な記憶場所は各反復に課さ
れる任意の規則Ｋよって任意に選択される。符合する前
記ストリングのコードワードとしての符号化は絶対アド
レスに基づく。コードワードは符合されたストリングの
長さと場所とを指示する値を含む。
本発明は迅速且つ有効な可変長ストリング符合操作、符
号化及び復号な可能にする。ス｝　＋Ｊング符合に必要
゛とされるステップの数は、符合されるストリングの長
さに依存する。コンテント●アドレサプル・メモリ技術
を用い、ＶＬＳＩ　チツプ上で実行可能である。
他の利点及び特命は、以下の好ましい実施例の説明及び
特許請求の範囲から明確罠なろう。
（実施例） 構造及び動作 本発明において、ＺＬ７７アルゴリズムは、履歴バツフ
ァにおける符合するストリングの場所のインデックスを
与えることにより修正される。第６図を参照すると、コ
ードワード３２のインデックス部３０は、ここでは値４
を有する。この値は最長の符合が始まる履歴パツファで
の絶対場所を特定しており、古典的ＺＬ７７アルゴリズ
ムにシけるような、履歴バツファにおける最も新らしい
文字に対する場所を特定するものではない。長さ３４は
値５を有するので、送信機はコードワード４．５を送信
する。受信機は、相対的インデックス操作に必要な減算
をする必要がなく、履歴パツファに対するポインタとし
てインデックスを使用するＯ 本発明においては、符合なし（即ち、長さ二〇）の場合
、送信機はデータ列の８ピットの生まの文字（例えば、
ＡＳＣＩＩ又はＥＢＣＩＤＩＣメッセージ）をインデッ
クス●フィールドに挿入し、長さフィールドに０を置く
。長さ０を検出すると、受信機は、履歴バツファから読
み出さずに、及び、データをポインタと区別するための
フラグを必要とすることなく、インデックス・フィール
ドから生まの文字を取り出す。本発明においては、イノ
ベーション文字はコードワードの一部として符号化され
ない。むしろ、・第７図を参照するに、イノベーション
文字は符号化されるべき次の入力ストリングの最初の文
字３６となる。
発明の別の特徴において、修正されたＺＬ７７アルゴリ
ズムは履歴パツファを維持し探索するための機構として
、修正されたコンテント●アドレサプル・メモリを使用
する。第８図において、履歴バツファは０〜７までの番
号が付けられた８個の単純なプロセッサ４００列３８と
して形成されている。各プロセッサは比較器とローカル
・メモリ（図示せず）を有する。全部のプロセッサは文
字ストリームが出現する共通データ・ノくス（図示せず
）への同時アクセスを有する。
第８図において、送信を待つ現在のデータ・ストリング
ｃ文字ストリーム）がａｂｃｄであるとする。プロセッ
サは同時に周期的に作動する。いわゆる比較（ＣＯＭＰ
ＡＲＥ）サイクルでは、（１）プロセッサのメモリにお
ける文字がデータ・パス上の現在の文字と符合し、（２
）該プロセッサの左隣りのプロセッサが前の比較サイク
ルにヒット（　ｂｉｔ　）を宣言（　ａｓｓｅｒｔ　）
　Ｌた場合、当該プロセッサはヒットを宣言する。〔修
正されたアルゴリズムは各プロセッサにヒットを宣言さ
せることによって前記列を初期化する（初期化サイクル
〕。
ヒットは第８図ではプロセッサの下側の矢印で示されて
いる。〕文字ｒａＪがデータ・バスを介して全部のプロ
セッサへ送られると（比較ｒａＪサイクル）、プロセッ
サ０，１，４．７はヒット（矢印）を示す。なぜなら、
それらの内容は文字「ａ」と符合し、それらの左隣りは
前の（初期化）サイクルでヒットを持ったからである。
次いて、修正されたアルゴリズムは符合長を監視する長
さ計数器４２を増分する。同時に、ヒットを持つセルの
１つのインデックス４４が記録される。複数のセルがヒ
ットを持つことがあるので、規定どおりに、修正された
アルゴリズムはヒットを持つ最左端のプロセッサのイン
デックスを単に記録する。
第２の比較サイクルにおいて、ｒｂＪが比較のためにデ
ータ・パスを介して送出され、プロセッサ２のみがヒッ
トを持つ。再びアルゴリズムは長さ計数器を増分し、ヒ
ットを持つ最左端のプロセッサ（２）のインデックスを
記録する。
第３の比較サイクルにおいて、ｒｃＪが比較のためにデ
ータ・パスを介して送出され、プロセッサ６がｒｃＪを
収容しているけれども、プロセッサ３のみがヒットを宣
言する。これは、プロセッサ６の左隣りのプロセッサ５
が前の比較サイクルでヒットを宣言しなかったからであ
る。再び、アルゴリズムは長さ計数器を増分し、ヒット
した最左端のプロセッサのインデックスを記録する。
第４の比較サイクルにおいて、ｒｄＪが比較のためにデ
ータ・バスを介して送出される。ヒットを宣言するプロ
セッサはなく、これは最長の符合が見出されたことを示
すことになる。
この時点で、絶対インデックス４４は最後の符合した文
字がどこで見出されたかを示している。
最初の符合した文字は絶対インデックスから符合長を差
し引き、１を加えることによって見出される。この例に
おいては、最長の符合はインデックス＝３−３＋１即ち
１で始まる。したがって、送信機はｒａｂｃＪを１．３
として符号化して送信する。
所与のプロセッサでの符合に対する２つの規準を用いる
と、最長の符合である可能性を持つストリングが分離さ
れる。有意義なことに、探索時間は履歴パツファのサイ
ズではなく符合長に依存する。例えば、Ｌが符合長であ
れば、最長の符合を見出すのに（Ｌ＋１）個の文字を比
較すれば足り、従来のハツシング（　ｈａｓｈｉｎｇ）
即ちツリー探索データ構造よりもずっと高速である。
同じく大きなスループットを有するシストリック●アレ
一〇インプリメンテーション（　ｓｙｓｔｏｌｉｃａｒ
ｒａｙ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　；　Ｍ．　Ｅ
．ゴンザレス０スミス及びＪ．Ａ．ストーラー著「デー
タ圧縮のための並行アルゴリズム」コンピュータ機械協
会誌、第３２巻第２号、１９８５年４月、第３４４〜３
７３ページに記載されている）と比較して、このアルゴ
リズムは著しく低い潜伏（　１ａｔｅｎｃｙ）　ヲ持つ
。全部のＣＡＭセルはそれらの内容を同一の入力文字と
同時に比較するので、最長の符合が見出されると直ちに
コードワードを生成することができる。古典的なシスト
リック・アレーにおいては、潜伏（　Ｉａｔｅｎｃｙ　
）は履歴バツファのサイズに常に比例するが、応用によ
っては受容不可能なほど長いことがある。
第９図は修正されたアルゴリズムのフローチャートを示
している。
該アルゴリズムを実行することができる１つのハードウ
エア●アーキテクチャはコンセント●アドレサプル●メ
モ！Ｊ（ＣＡＭ）である。連想メモリとしても知られて
いるＣＡＭは、データを記憶することができるセルであ
って、（従来のメモリのようにアドレスではなく）その
内容によってアクセスすることができ、データが見出さ
れたアドレスを伝えるセルを有する。
第１０図を参照すると、古典的なＣＡＭ構造においては
、（第８図の単純なプロセッサの１つに対応する）各Ｃ
ＡＭセル１００はメモリ要素１０，２と比較器１０４０
両方を有する。各セルにアドレスすることができる。Ｃ
ＡＭセルＫ接続されたグローバル●データ●パス１０６
はデータ（文字ストリーム）を全てのセルへ運ぶ。ＣＡ
Ｍメモリ要素のデータがパスで送られたデータ１０８と
整合すると、ＣＡＭセルは符合を示すヒット信号を宣言
する。
第１１図を参照すると、本発明においては、修正された
ＣＡＭセル１２２は、遅延されたヒットを各セルがその
右隣りのセルへ伝えることができるようにする遅延回路
１２４（フリツプフロツブ）を含む。各セルはライン１
２６により左隣りのセルから遅延された符合の結果を受
け取る。
ヒット信号１２８は当該セルの内容の符合の結果と前の
サイクル（ｔ−１）での左隣りのセル（ｎ−１）のヒッ
ト信号との論理積１３０である。
ヒツｔ’　ｆｉ−１，　ｔ−１は前の比較サイクルでの
左隣りのセルの符合の結果であり、ヒット。，　ｔ−１
は前の比較サイクルでのＣＡＭセルｎの符合の結果であ
る。遅延回路１２４は１比較サイクル後にその入力信号
をその出力へ伝える。
第１２図を参照すると、各ＣＡＭセルの遅延されたヒッ
ト信号１２６はその隣りのセルとのみ相互接続される。
これらの修正は２つの基準を実施する。追加の制御論理
は最長の符合のアドレスを決定するのに必要とされる。
第１３図を参照すると、第１２図のＣＡＭ構造は可変長
ストリング符合器（　ｖａｒｉａｂｌｅ　ｌｅｎｇｔｈ
ｓｔｒｉｎｇ　ｍａｔｃｈｅｒ　：ＶＬＳＭ　）　　１
　３　０の一部を成す。
バイト連ｍｃＡＭを用いる符号化・更新プロセスのため
には、４つの別個の勤作、即ち「初期化」ｒＩＮＩＴ）
、「比較Ｊ　（’ＣＯＭＰＡＲＥ）、「出力」（ＯＵＴ
ＰＵＴ）及び「更新Ｊ　（ＵＰＤＡＴＥ）が必要である
。
「初期化」は、あらゆるＣＡＭセルからのヒットを最初
の比較サイクルに対して設定させるように符号化する各
ストリングに対して１度しか使用されない。「初期化」
はセルの内容をクリャしない。比較サイクルにおいて、
入力ストリングの文字はチェックのために全てのＣＡＭ
セルに対してデータ・バスに置かれる。少くとも１つの
符合が生じると、別の比較サイクルが入力ストリングの
次の文字で始まる。インデッ少妃長さとの要素がら成る
コードワードが出力サイクル期間に生成される。最後に
、各更新サイクルにより、１個の文字が履歴パツファに
挿入される。全部の符合したストリングが履歴パツファ
に書き込まれるまで、これらが反復される。
したがって、ＶＬＳＭは以下の入力と出力とを有する。
即ち、文字ｃバイト）のストリームを運ぶ８ビットのデ
ータ・バス［データ（　７　：　Ｏ］Ｊ、（　１　０２
４セル長の履歴バッ７アであるとして）１０ビットのア
ドレス●バス「アドレス（９：Ｏ）Ｊ、イネープル線及
び２本の選択線Ｓｌ，Ｓｏ．ｒデータ（７：Ｏ］Ｊは比
較又は更新されるべき文字を含む。「アドレス（９：Ｏ
）Ｊは文字（バイト）が挿入される履歴バッファ場所を
特定する。
イネーブルが宣言されると、２つの機能モード選択信号
Ｓｌ，Ｓｏの組合せは、次の表に従って４つの可能な命
令のうちの１つを実行するためにＶＬＳＭブロック内で
適切な制御信号を発生させる。
表 ０　　　　０　　　　１ＮＩＴ（初期化）０　　　１　
　　ＣＯＭＰＡＲＥ　（比較）１　　　　０　　　　Ｏ
ＵＴＰＵＴ（出　力）１　　　　１　　　　ＵＰＤＡＴ
Ｅ　　（更新）「インデックス〔９：０〕」は整合を持
つ１つのＣＡＭリードの絶対アドレスである。これは通
常はＶＬＳＭ内にラッチされ、出力モードが選択された
ときに出力イネーブルされる。少くとも１つのＣＡＭワ
ードが符合を有するとき、ＣＡＭ−ヒットがＶＬＳＭに
よって断言される。この出力信号は外部制御器１３２（
有限状態マシンによって実施される）によって監視され
、比較サイクルが継続されるべきか否かが決定される。
第１３図を参照すると、ＶＬＳＭの制御はまっすぐ（　
ｓｔｒａｉｇｈｔｆｏｒｗａｒｄ　）である。最長の符
合を見出すために、制御器１３２は初期化命令を選択す
る。その次のサイクルにおいて、入力ストリングの最初
の文字はデータ・バスに乗せられ、比較モードが選択さ
れる。ｒＣＡＭ−ヒット」が宣言されると、次の文字が
データ・バスに乗せられ、別の比較命令が発せられる。
比較サイクル後にｒＣＡＭ−ヒット」が宣言されなくな
るまで、制御器１３２は以上のステップ．を反復する。
また、ｒＣＡ．Ｍ−ヒット」は長さ計数器１３３をクロ
ツクする。それまでに、ＣＡＭの最長の符合したストリ
ングの最後の文字に対する「インデックス」がレディと
なるので、制御器は「出力」を発して「インデックス」
を７エッチする。履歴バックァの１つの文字を更新する
ために、制御器は［データ（７：Ｏ］Ｊに文字を乗せ、
更新モードを選択する。更新サイクルを以下に詳述する
。
更新期間中、前の比較サイクルの組で符合された文字は
入力ＦＩＦＯから除去され、場所５で始まる（第１４図
の例に訃ける）履歴ノくツファに挿入される。履歴バツ
ファの変化は第１４図の右下に太い文字で示される。場
所０−７の文字は入力ストリングａｂｃのために空きを
作る左ヘシフトされることはない。これは、こうした更
らなるデータ転送は履歴パツファへ最古の文字を書き込
むごとによって回避されるからである。
第１５図を参照すると、ＶＬＳＭ１３０は主要な要累と
してバイト連想ＣＡＭワード・アレーｌ３４（第１２図
に対応）を内部的に含む。アレー１３４は履歴パツファ
として動作し、並列比較を実行する。アレ−１３４には
、行符号器１３６、行復号器１゛３８、行符号器１４０
、行復号器１４２が接続される。データ・パツファ１４
４はアレーとデータ・バス１４６との間に接続される。
また、ＶＬＳＭ１３０はフリツプフロツブ（ＦＦと表示
されている）、制御機能モード復号器１４８、マルチプ
レクサなどの支持論理部を含んでいる。
復号器１４８は「イネーブル」によってイネーブルされ
ると、入力としてＳ１及びＳ２を取り、４つのｉｌｒ初
期化」、「比較」、「書込み」、「読取りＡＤＤＲＪの
うちの１つを適宜宣言する。
「初期化」はアレーの全てのＣＡＭワードをスルーさせ
る。
比較サイクルでＣＯＭＰが宣言される。「比較」は行復
号器の出力側の「符号化」線を選択し、アドレス符号化
の目的で行を選択する。また、ＣＯＭＰは行復号器への
入力を［アドレス（：９：４）Ｊと行符号器の出力との
間で切り換える。「書込み」は更新サイクルで宣言され
る。「書込み」は「選択」線とデータ書込みのために１
個のＣＡＭワードのアドレスを指定する列復号器とをイ
ネープルする。最後に、「読出し−ＡＤＤＲＪは三状態
装置１５４に対する出力イネーブルとして動作する。
第１５図には示されていないが、２つの重複しないクロ
ツク信号ｐｈｔ　１　，　ｐｈｔ　２が各ＣＡＭワード
をスルーさせる。
［アドレス（９：Ｏ］Ｊは列復号器へ行く４ピット部分
と行復号器へ行く６ビット部分とに分解される。イネー
プルされると、行復号器は６４本の線の１つを宣言する
。「書込み」が宣言されると、これらの線は、書込みサ
イクル中は行イネープルとして動作する６４本の「選択
」線に接続される。「比較」が宣言されると、６４本の
「符号化」線は行復号器の出力を運ぶ。
ＣＡＭアレーは行符号器へ行く６４本の水平「Ｈ一符合
」線と列符号器へ行く１６本の垂直「Ｖ一符合」線を生
成する。符号器はそれぞれ６本及び４本のアドレス線を
生成し、これらは結合されてｌＯビットの「インデック
ス」を形成する。
また、行符号器はｒＣＡＭ−ヒット」信号を発生する。
第１６図を参照すると、ＣＡＭアレ−１３４には６４Ｘ
１６　（：１０２４）個のワード・セルがあり、そのう
ちの代表的な３×３（二９）個のワード・セルが図示さ
れている。この２次元的な配列は、特に多数のワード・
セルに対する小型なＶＬＳＩレイアウトにとって望まし
い。
図示されているように、［データＣ７：Ｏ］Ｊ（８ビッ
ト●バイト・ストリーム）は全てのワード・セルに達し
ている。「選択ｊ線は更新サイクル期間のみ使用され、
その他の期間は高インピーダンスである。「選択」線は
更新サイクル期間Ｋは行アドレス復号器の出力に接続さ
れ、データ書込みのために１つの行をイネープルする。
「初期化」は復号器１４８の出力であり、全てのワード
・セルに供給される（第１８図）。
各行に対する「Ｈ一符合」線と各列に対する「Ｖ一符合
」線は同一の行又は列上の他の全てのＣＡＭワードとワ
イヤード・オアされ、ｐｈｉｌの期間はハイにプリチャ
ージされる。各「Ｈ一符合」線は、当該行の少くとも１
個のＣＡＭワードがｐｈｉ　ｚの期間Ｋ符合を持つなら
ば、ローに下げられる。
ＣＡＭワードからの「ヒット」出力はその右隣りへの入
力である。更らに、最も大きい番号のワード●セルから
の「ヒット」は最も小さい番号のワード・セルへの入力
である。例えば、ワード命セル８の「ヒット」出力はワ
ード●セル０の「ヒット」入力に接続される。一貫した
アドレス指定を維持するために、行の最後のワードから
の「ヒット」は次の行の最初のワードへ送られなければ
ならない。大きなアレ一の場合、線が極めて長いので、
不要な伝搬遅延が生じることがある。しかし、線の長さ
はアレーを水平に１折り畳む”ことができるならば最小
としうる。
最も原始的なＣＡＭ構造は第１８図に示されるＣＡＭビ
ット●セルである。このＣＡＭビット・セルは上部に標
準的な６個のトランジスタのスタティックＲＡＭセル・
トポロジを有し、下半分に、等価論理機能を実行する３
個の別のトランジスタを有する。
［Ｍ＆！ｐｈｉｌの期間にはハイにプリチャージされる
。符合サイクルの期間に、「ビット」線上のデータがセ
ルに記憶されたビット値と同一であるならば、Ｍはハイ
を維持する。その他の場合、Ｍはローに下げられ℃非符
合を指示する。宣言されると、「選択」線は「ビット」
線及び「ピット８」線上の値を記憶素子に誉き込ませる
。
８個のビット・セルをグループ化し、第１７図に示すＣ
ＡＭ符合セルを形成する。ＩＮＭは８ビット構成におい
てワイヤ●アンドされる。したがって、少くとも１個の
ビット・セルが非符合を検出すると、ａＭはローとなる
。
ＣＡＭアレーを作るＣＡＭセル１６４はアセンブリの中
で次に高いレベルにある。第１８図はＣＡＭワード−セ
ルの内部構造を示している。
ＣＡＭ符合セルはワード●セルの最大の要素である。残
りのものはランダム論理部と制御線である。
論理部が示すように、「ヒットユ，ｔＪはｐｈｉ２とＭ
と前の比較サイクルでの左のワード・セルの符合結果で
ある「ヒット。−ｌｉｔ利」との論理積である。正であ
れば、「ヒット。，ｔＪは「Ｈ一符合」線を引下げ、こ
のワード・セルに対する符合を指示する。「ヒット。，
ｔ−ｔＪは１サイクル遅延された［ヒット。，ｔＪ信号
である。最長の符合したストリングを見出す際、ＣＡＭ
ワード拳セルの左隣りが前の比較サイクルで符合を有し
、該セルの内容がそのデータと同一である場合Ｋのみ、
現在の符合が許容される。入力ストリングは一時に１個
の文字のみをデータ・バス上に生じさせる。
バイト連想は前の符合結果をセーブするフリツプフロツ
ブ１６６の使用に依存する。
しかしながら、入力ストリングの最初の文字の符合は、
比較サイクルが生じていないので、左隣りが符合を持っ
たという規則に従う必要はない。
これが、新しいストリングの検索が始まるときには常に
初期化命令が最初に発せられる理由である。
第１９図は、第１８図の遅延ブロック１６６の内部を示
している。「初期化」がノ・イに宣言されると、ワード
●セルの「ヒット。，ｔＪＯ値ではなく、このハイの値
が７リップフロッグに供給される。
要するに、比較サイクルが生じる時までに、各ワード●
セルの「ヒット。，ｔ−ｔＪ線がノ蔦イにされ、その結
果、符合を持つ全てのワードはそのことを指示すること
ができる。
データが見出される単一のアドレスを出力することがＣ
ＡＭの特性の一つであるから、ｖＬＳＭ及びＣＡＭにと
ってアドレス優先符号化は必要でアル。デジタル的には
、Ｎ個のアドレスのうちの１つを特定するのにｌｏｇ　
２　Ｎ個のピットが必要である。もし１個より多くの入
力が同時にアクティブであると、２進符号化が行われる
前に、まず衝突を解決する必要がある。換言すれば、順
位付け器（　ｐｒｉｏｒｉｔｉｚｅｒ）が必要である。
まず、行アドレスが符号化されるので、以前と同様に行
アドレスＯが求まる。いま、行０において生じる列符合
のみを列符号器に入れ、他の行の列符合を禁止する。行
Ｏにおいて、列２．３が符合を有し、列符号器はアドｋ
ス２を発生しなければならない。行及び列のアドレスを
組合わせると、アドレス２が形成され、これは正しい。
上記の手順は、第１６図及び第１８図に見出される「符
号化」線の存在を説明する。第１８図において、「Ｈ一
符合」層は比較サイクル期間に行符号器に入る。符号化
された行アドレスは行復号器へ送られる。同じサイクル
において、行復号器の出力は「符号化」線に接続され、
それにより、１個の「符号化」線のみが宣言される（即
ち、１つの行がイネーブルされる）。ワードｅセルの「
Ｖ一符合」は、当該行に対する「符号化」線が宣言され
、［ヒツ｝ｎＪも宣言された場合にのみローになる。こ
の制限なしには、最も小さい番号のワード・セルの正し
いアドレスを符号化することはできない。第２０図はア
ドレス符号化シーケンスを要約したものである。
それぞれの水平「Ｈ一符合」線はｐｈｔ　１の期間はハ
イにプリチャージされ、同一の行のワード●セルとワイ
ヤードオアされている。これは、それぞれの垂直「Ｖ一
符合」線についても同じである（ただし、同一の行のワ
ード・セルとワイヤードオアされている点で違いがある
）。
アドレス髪精確且つ独自に符号化するために、行アドレ
スの符号化が最初に行われなければならない。その結果
の行アドレスは行復号器へ送られる。行復号器の出力は
「符号化」線へ送られ、１つの行をイネーゴルしてその
垂直「Ｖ一符合」線を列アドレス符号器へ伝搬し、垂直
アドレスを符号化する。アドレス符号器は独特なアドレ
スを符号化するために多重符合を解消する責任を有する
。
同時応答を仲裁する方法はいくつかある。設計上実行さ
れる一つの方法は優先符号化、即ち、最低のアドレスを
有するＣＡＭワードを符号化することである。
そうした符号器１７０は、第２１図に示されるように格
子状に構成される。その規則性はＶＬＳＭの実施に特に
適している。さらに、リツプル・チェイン（　ｒｉｐｐ
ｌｅ　ｃｈａｉｎ　）手法よ．りも広い面積をとるが、
かなり高速な回路である。第２１図の設計は、同一構造
に優先順位付けと２進符号化とを組合せたものである。
ＡＤＤＲ線は垂直に走り、ｐｈｉｌの期間はハイにブリ
チャージされる。２進表示の特質を利用するために、ア
ドレスの最上位ビット（例えば、第２１図のＡ３）が最
初に符号化される。次いで、ランダム論理は最上位のア
ドレス線の値に依存するよう設計することができる。例
えば、ＡＯ上の論理「符合１４」はＡ３，Ａ２，Ａｔ、
「符合１４」に依存する。さらに一般的な場合には、上
側の８本の「符合」線（０〜７までの２進アドレスを符
号化し、４ビット・アドレスの最上位ビット即ちＡ３は
Ｏである）の任意の１つが宣言されたならば、下側の８
本の「符合」線はＡ３とアンドされるためにターン赤オ
ンされる。論理の適切な配置により、符号器は多重応答
の場合に最低アドレスを符号化することができる。
ＣＡＭアレーからの「符合」線はインパータでバツファ
されてから評価される。これを行うのには２つの理由が
ある。まず、「符合」線はワイヤ嗜アンドされているの
で、その論理レベルを保持するためにパツ７アを必要と
するからであり、次に、符号化論理を働かせるためには
、「符合」線は正論理゛をとるからである。しかし、Ｃ
ＡＭアレーにおいては、「符合」線は整合が生じるとロ
ーに下げられる。インパータを使うことにより、それを
正しい極性に戻すことができる。
第２１図の左端の列はｒＣＡＭ−ヒット」信号の発生に
責任を持つ。この列も、ｐｈｉｌの期間ハイにプリチャ
ージされるワイヤ●オアされた構造である。任意の１つ
の「符合」線がハイであると、ｒＣＡＭ−ヒット」はロ
ーに下げられる。この構造は行アドレス符号器にのみ備
えられる。
コードワードが形成されると、ピット・パッキング（　
ｐａｃｋｉｎｇ）及びアンパッキング（　ｕｎｐａｃｋ
−ｉｎｇ）が必要となる。ビット・パッキングは、通常
はバイト●サイズでないコードワードをバイト又はワー
ド量へ束ねることを意味する。ビットΦアンパッキング
はバイト列からコードワードを抽出するという逆の操作
である。これらの操作は最長の符合を見出す操作ほど複
雑ではないが、ごく一般的であるから、スピードアップ
により全体のスループットを改善することがでキル。
第２２図を参照すると、符号器において、データは符合
化入力ＦＩＦＯ（ファースト−イン・ファーストΦアウ
ト）２４２に入り、ＶＬＳＭ２４４、ビット・パツカー
（　ｂｉｔ　ｐａｃｋｅｒ　）　２　４　６を通って、
最終的に符号化出力ＰＩＦ０２４８に至る。
符号器は符号器ＦＳＭ　２　５　０と呼ばれる有限状態
機械によって制御される。
符号化人力ＦＩＦＯは央行２５６ワード、巾８ビットで
あり、外部機器によって書き込まれ、符号器によって読
み出される。ＦＩＦＯは外部機器によって必要とされる
メモリ管理オーバーヘッド（ｍｅｍｏｒｙ　ｍａｎａｇ
ｅｍｅｎｔ　ｏｖｅｒｈｅａｄ）を最小とするように設
計され、ＦＩＦＯ読出し又は書込みが生じるたび毎にＦ
ＩＦＯアドレスφポインタを更新するための内部論理を
収容している。更らに、内部論理は非同期ノ・ンドシェ
ーク信号ばかりでな＜ＦＩＦＯの状態にも応答する。例
えば、ＲＤ−ＲＤＹ信号がＦＩＦＯによって宣言された
場合にＲＤ信号を宣言することにより、バイトを読み出
すことができる。同様に、ＷＲが外部機器によって宣言
されると、ＷＲ−ＲＤＹが正である期間にバイトがＦＩ
ＦＯに書き込まれる。ＦＩＦＯが空き又ははとんど空き
の場合、ｒＥＩ一空き」信号が発生され、ＦＩＦＯを使
用する外部機器に警告を与える。
符号器ＦＳＭ（第２３図）はＶＬＳＭへの制御信号の論
理列を発生し、最長の符合を暗黙のうちに見出させ、コ
ードワτドを生成させる。
バッカー２４６（第２２図）は１４ビットの分量を取り
込んでバイトにノくツクする。その出力は符号化出力Ｆ
ＩＦＯに直接に接続される。したがって、ビット・パツ
カーはＦＩＦＯともノ−ノドシエークするよう設計され
ている。図示のように、４ビットの「符合長」とｌＯピ
ットの「インデックス」はビット・パツカーへの入力と
してノ１−ドワイヤード（　ｈａｒｄ−ｗｉ　ｒｅｄ　
）される。三状態レジスタの出力もビット・パツカーへ
入力される。三状態レジスタはＶＬＳＭへ与えられる入
力文字を常にラッチする。全く整合がない、即ち「符合
長」がＯに等しいならば、当該文字はコードワードのイ
ンデックス部で保管される。この場合、ＶＬＳＭの「出
力」命令は符号器ＦＳＭによって発せられることはなく
、その代りに、三状態レジスタの内容が「符合長」（０
である）の他にビット・パツカーに供給される。
符号化出力ＦＩＦＯは符号化入力ＦＩＦＯと同様の構造
を有するが、１２８バイトであり、ビットφパツカーに
よって書き込まれ、外部機器によつて読み出される。ビ
ット●パツカーは信号ＷＲを発生し、ＦＩＦＯへの書き
込みを行わせる。
「Ｅ〇一充満」信号は該ＦＩＦＯが充満又はほソ充満の
状態のときに発生される。
長さ計数器２５２はアップ及びダウンのカウントが可能
である。ｒＣＡＭ−ヒット」は該計数器のアップ・カウ
ント●クロツクであり、ＤＥＣは，ダウン・カウント拳
クロックとして働く。長さ計数器の４ビット出力はビッ
ト・パツカー及びオア●ゲートへ入力される。出力が全
部ゼロであれば、「終了９」はローになり、符号器ＦＳ
Ｍへの入力として用いられる。
本質的に、アドレス計数器は、新たな入力文字がＶＬＳ
Ｍへ挿入されるべき次の位置を常に指示する履歴パツフ
ァ●ポインタである。この１０ビットの２進計数器は、
ＶＬＳＭに対する更新命令が実行されるときには常に１
だけ増分される。
１０２３まで計数すると、該計数器はＯへ戻り再スター
トする。信号ＣＬＲが宣言されると、アドレス計数器は
リセットされる。
文字パツファ２５８は１６個の入力文字までをバツファ
することができる。これが必要とされるのは、コードワ
ードが発生された後に、それぞれの符号化された入力文
字はＶＬＳＭへ書き込まれなければならないからである
。パッファ計数器２５６がクリャされてから、新しい符
号化サイクルが始まる。それぞれの入力文字が符号化入
力ＦＩＦＯから読み出されると、ＶＬＳＭへ与えられる
と共に文字パッファに書き込まれ、バッファ計数器は次
の位置を指示するように増分される。
文字がＶＬＳＭへほぼ挿入されると、バッファ計数器は
リセットされ、最初の文字を指示する。更新サイクル期
間において、各入力文字が文字バッファから読み出され
、アドレス計数器によって特定されたＶＬＳＭの場所に
書き込まれると、長さ計数器は減分される。符号器ＦＳ
Ｍは「終了１」信号を使って、更新活動をいつ終るべき
かを決定する。
特別な状況も取り扱われなければならない。例えば、比
較サイクルは誤りが生じたとき、即ち、ｒＣＡＭ−ヒッ
ト」が宣言されないときに停止される。その時点におい
て、最長の符合の一部をなしていない最後の文字はまだ
三状態レジスタにある。ＦＳＭは、次の符号化サイクル
に訃いて最初の文字が必ずＦＩＦＯからではなく三状態
レジスタから来るようにしなければならない。
また、入力された列の最後の文字の比較が完了すると、
最長の符合が見出されなくとも、コードワードが発生さ
れなければならない。換言すれば、符号器ＦＳＭはデー
タの終了を認識し、出力命令を出させてインデックスを
求めることにより、通常のＶＬＳＭ動作サイクルを破る
。長さ計数器の内容と共に、コードワードがビット拳パ
ツカーに供給される。ビット拳パツカーＦＳＭはこうし
た状態に応答する。即ち、もし信号ｒＥＮ一停止」（ビ
ット・パツカーへの入力）が宣言されるならば、ビット
・パツカーは８ビットで満たされていなくとも、バイト
●テンプレート（　ｂｙｔｅ　ｔｅｍｐ−ｌａｔｅ　）
　を出力する。
最後に、符号器はリセット可能でなければならない。そ
の場合、全ての計数器はクリアされ、ＦＳＭはスタンバ
イ（　ｓｔａｎｄｂ）’　）モードになる。
第２３図を参照すると、符号器（ＦＳＭ）の主要な活動
が状態図の形で示されている。
上記の符号図の設計は、入力文字を文字パツファにバツ
ファし、次いで読み出してＶＬＳＭを更新することを必
要とする。代りの手法は、入力文字を比較サイクルの直
後にＶＬＳＭに挿入し、どこかにセーブする必要をな《
すものである。
ＶＬＳＭに対して発される命令の列は、そのときには異
なることになろう。前述の手法においては、２の符合長
に対して次の命令な必侠とする：初期化（ＩＮＩＴ）、
比較（ＣＯＭＰＡＲＥ）、比較、比較、出力（ＯＵＴＰ
ＵＴ）、更新（ＵＰＤＡＴＥ）、更新。
この代りの手法においては、命令の列は以下のとおりで
ある： 初期化゛、比較、更新、比較、更新 次の比較サイクルはすぐ次のサイクルではなく１サイク
ル後に到来するので、符合結果をもう１サイクル遅延さ
せるために、各ＶＬＳＭワード管セルにもう１つの７リ
ップフロツプが必要となる。
修正されたＶＬＳＭ設計によって可能とされた代替の符
号器アーキテクチャは、文字バツファとパックァ計数器
とが除去されるため、一層すっきりしたものになる。そ
のうえ、現在の符号化プロセスの出力サイクルと次の符
号化プロセスの初期化サイクルとが組み合わされること
を見るのが容易になる。
他の実施例は特許請求の範囲内にある。可変長ストリン
グ符合はデータ圧縮ではない応用、例えば、所望の文字
ストリングを見出すためのテキスト文字ス｝　ＩＪング
の探索に使用することができる。
ＶＬＳＭ機器は、単一のＶＬＳＭ機器によって与えられ
るよりも長い履歴バツファを持つのが望ましい場合に連
結されうる。
【図面の簡単な説明】
第１図はデータ圧縮を使用するデータ伝送システムのブ
ロック図、第２図〜第５図はＺＬ７７アルゴリズムにお
けるデータ圧縮・圧縮解除手順を説明するための図、第
６図は修正ＺＬ７　７アルゴリズムの図、第７図は更新
後の修正ＺＬ７７アルゴリズムの図、第８図はシストリ
ンク・アレーを用いて実行される修正ＺＬ７７アルゴリ
ズムの図、第９図は修正アルゴリズムのフローチャート
、第１０図は古典的なＣＡＭセル構造のブロック図、第
１１図は修正されたＣＡＭセル構造の図、第１２図は修
正された完全並列ＣＡＭ構造の図、第１３図はＶＬＳＭ
ハードウエアの機能ブロック図、第１４図はＶＬＳＭ符
号化アルゴリズムの図、第１５図はＶＬＳＭハードウエ
アの機能ブロック図の詳細図、第１６図はＣＡＭワード
・アレ一のブロック図、第１７図はＣＡＭワード●セル
のブロック図、第１８図はＣＡＭ符合セルのブロック図
、第１９図は遅延構造のブロック図、第２０図は優先ア
ドレス符号化アルゴリズムのブロック図、第２１図は優
先アドレス符号化ハードウエアの図、第２２図は符号器
のブロック図、第２３図は符号器の状態図である。 肩脊４．禦５ 日Ｇ．５ ２ヒ　ｔ丸ＩＩＩ′ 日Ｇ．８ ギーダ・バス 日Ｇ．１２ 入方ストリニｊ；ａ　　ｂ　　ｃ　　ｄル秋ＩａＩ啼 『ロＲ”ｂ璽 一一 日Ｇ．１４ ＣＡＭ−ぶット

Claims (1)

  1. 【特許請求の範囲】 １、データ要素の記憶された列内に、所与のデータ要素
    のデータ・ストリングと符合する、記憶されたデータ要
    素の最長のストリングを見出すための装置において、 データ要素の前記列を記憶するため、の記憶装置と、 前記データ・ストリングのデータ要素を前記列の対応す
    るデータ要素と比較し、符合が見出されたときに信号を
    発する比較回路と、 前記データ・ストリングのデータ要素と記憶場所におけ
    るデータ要素との比較を含む反復動作を前記比較回路に
    反復的に行わせ、前記比較回路による符合信号の発生を
    結果的に生じないのはいつかに基づいて最長の符合した
    ストリングを決めるための制御回路と を具備する装置。 ２、前記制御回路が、前記反復動作の回数を計数し、所
    定の反復動作回数後に比較を終了するための手段を含む
    請求項１記載の装置。 ３、前記記憶装置が前記列の前記データ要素の１つをそ
    れぞれ保持するための記憶場所を有し、前記比較回路が
    、前記列の前記データ要素の１つを前記データ・ストリ
    ングの所与のデータ要素と比較し、符合が見出されたと
    きに信号を発する比較器の列を含み、 遅延回路が、前記比較器によつて発せられた前記信号を
    一時的に記憶し、前記データ・ストリングにおける次の
    データ要素の比較と関連して隣りの比較器で使用するた
    めに該隣りの比較器にとつて前記信号を利用可能とする 請求項１記載の装置。 ４、前記比較回路が、隣りの比較器からの前記遅延回路
    によつて利用可能とされる遅延された信号が符合を指示
    する場合を除いて、前記符合信号の発出を禁止する論理
    部を含む請求項３記載の装置。 ５、最初の反復動作で始まり、符合信号を生じない反復
    動作で終る反復動作回数を計数し、この計数された回数
    に基づいて、前記最長の符合したストリングにおけるデ
    ータ要素の数を決定する計数回路を更らに備える請求項
    ３記載の装置。 ６、前記計数器回路は、計数が所定値に達すると反復動
    作を終了させる信号を発する請求項５記載の装置。 ７、前記記憶装置及び前記比較回路が連想コンテント・
    アドレサブル・メモリを備える請求項１記載の装置。 ８、前記データ要素が８ビット・バイトである請求項１
    記載の装置。 ９、前記最長のストリングをコードワードとして符号化
    する符号回路を更らに備える請求項１記載の装置。 １０、前記コードワードを復号して前記最長のストリン
    グを再生する復号装置を更らに備える請求項９記載の装
    置。 １１、前記コードワードが最長の符合したストリングを
    表す値を含む請求項９記載の装置。 １２、前記コードワードが最長の符合したストリングの
    場所を表す値を含む請求項９記載の装置。 １３、前記場所の値が絶対アドレスである請求項１２記
    載の装置。 １４、データ要素の記憶された列内に、データ要素のデ
    ータ・ストリングと符合する、記憶されたデータ要素の
    最長のストリングを見出すための方法において、 データ要素の順序付けられた前記列を記憶するステップ
    と、 前記データ・ストリングのデータ要素を前記列の対応す
    るデータ要素と比較するステップと、符合が見出された
    ときに信号を発するステップと、 前記データ・ストリングのデータ要素と記憶場所におけ
    るデータ要素との比較を含むように前記の比較するステ
    ップを反復して行うステップと、 前記比較回路による符合信号の発出を生じない反復動作
    はいつかに基づいて、最長の符合したストリングを決定
    するステップと を具備する方法。 １５、データ要素の記憶された列内において、データ要
    素の所与のデータ・ストリングと符合するデータ要素の
    ストリングを識別するための装置において、 前記列の前記データ要素を保持し、絶対アドレスによつ
    てアドレス指定することができる記憶場所と、 記憶されたデータ要素の前記ストリングの符合をどの記
    憶場所が保持するかを決定し、絶対アドレスによつて該
    記憶場所を識別するための回路とを具備する装置。 １６、前記の決定するための回路が、アドレス可能な記
    憶場所に保持されている前記列の前記データ要素の各々
    を前記データ・ストリングの所与のデータ要素と比較す
    る比較器と、符合を指示する少くとも１つの前記アドレ
    ス可能な記憶場所の絶対アドレスを決定し且つ監視する
    アドレス回路とを備える請求項１５記載の装置。
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