JPS58103045A - 信号発生順序検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信号発生順序検出回路に関し、特に、複数の入
力信号が所定順序で発生したことを検出する信号発生順
序検出回路に関する。

デジタル機器の開発、保守、修理等に、ロジック・アナ
ライザが盛んに利用されている。Ｉｔ図は、ロジック・
アナライザのブロック図である。

ｆｆｆｉ１図に於いて、複数ビットのパラレル・デジタ
ル入力信号（デジタル・ワード）は、プローブｌＯを介
して比較器１２に印加される。比較器１２はデジタル人
力信号を所定レベルと比較して後段の論理回路の論理レ
ベルに調節し、その出力信号を取込メモリ１４及びトリ
ガ回路１６に印加する。トリガ回路１６は、入力信号か
ら所望の現象（ワード・パターン）を検出する回路であ
り、ワード・パターンを検出すると、書込み停止１−信
号を発生する。この書込停止に信号は、取込制御回路１
７を介して取込メモリ１４に印加され、取込メモリ１４
の信号取込を停止にさせる。したがって、所望ワード・
パターン以前の入力信号を取込メモリ１４に記憶できる
。バス１８（データ信号、アドレス信号、制御信号伝送
用）には、ト述の取込メモリ１４、Ｉ・リガ回路１６．
取込制御回路１７の外に、マイクロプロセッサ等の中央
処理装Ｍ（ＣＰＵ）２０、リード・オンリー・メモリ（
ＲＯＭ）２２、ランダム・アクセス・メモリ（ＲＡＭ）
２４、表示装置用ＲＡＭ２６．キーボード２８、クロッ
ク信号発生器３０等が接続している。

ＣＰＵ２０は、ＲＯＭ２２に記憶されているファームウ
ェアに基づき、ＲＡＭ２４を一時記憶装置として用い、
システム全体を制御する。表示装置用ＲＡＭ２６は陰極
線管等の表示装置３２に接続し、キーボード２８は操作
者がトリガ回路１６等の設定用のデータ、制御信号、取
込データの出力命令等を入力する外部入力装置であり、
クロック信号発生器３０からは各ブロックに所定のクロ
ック信号が加えられる。

このようなロジック台アナライザでは、開発、保守、修
理のため、複数のデジタル信号が所定の順序で発生した
ことを検出することが重要である。このため、ワード・
レコグナイザにより入力信号から所望ワードを検出する
。また、信号発生順序検出回路は所望ワードを例えばＡ
、Ｂ、Ｃと仮定した場合、これらのワードがＡ、Ｂ、Ｃ
或はＢ、Ｃ，Ａの順序で発生した場合にのみ夫々出力信
号（書込停止信号）が発生したり、更には、例えばワー
ドがＮ回が発生した後にワードＢが１回発生し、次いで
クロック信号をＭ回計数してからワードＣか発生した場
合にのみ、出力信号を発生する。これらのワード・レコ
グナイザ及び信号発生順序検出回路をロジック・アナラ
イザのトリガ回路１６に設けている。また、信号発生順
序検出回路はロジックφアナライザ以外の種々の電子機
器にも有用である。しかし、従来の信号発生順序検出回
路は、ロジック・ゲート、カウンタ等を組み合せた複雑
な回路により、上述の信号発生順序検出を行っているの
で、回路構成が複雑で且つ高価であり、更に、信号順序
検出パターンの変更が面倒という曲頭があった。

したがって、本発明の目的は、回路構成が簡単で且つ製
作費が安く、更に信号発生順序検出パターンの変更が容
易な信号発生順序検出回路を提供することである。

以下、添付の図面を参照して、本発明の好適実施例を説
明する。

第２図は、本発明の第１実施例のブロック図である。尚
、本発明は、上述したように、例えば、第１図のトリガ
回路１６に用いられている。

以下、第３図及び第４図に示した信号発生図を参照して
第２図を説明する。例えばＲＡＭである記憶装置３４の
アドレス信号入力端子Ａ４、Ａ３、Ａ２には１例えばワ
ード・レコグナイザの出力デジタル信号Ａ、Ｂ、Ｃが夫
々印加され、他のアドレス信号入力端子ＡＯ１Ａ１には
、Ｎビット（Ｎは任意の正の整数）のカウンタ３６．３
８（共に出力信号のラッチ機能、即ち保持機能を有する
）の出力信号が加えられる。尚、信号Ａ、Ｂ、Ｃはワー
ドＯレコグナイザがワードＡ、Ｂ、Ｃを夫々検出したと
きに発生する。記憶装置３４のデータ信号出力端子ＤＯ
，ＤＩ、Ｄ２は、夫々カウンタ３６．３８の入力端子及
び出力端子４０に接続している。尚、本明細書では、単
に「信号が発生する」或いは「信号が入力される」とし
た場合には、デジタル信号ｒｌＪが発生成いは入力され
ることを意味する。

今、カウンタ３６．３８の設定カウント数（Ｎ）を１と
し、入力端子Ａ４、Ａ３、Ａ２に、信号Ａ、Ｂ、Ｃがこ
の順序で入力すれば、出力端子４０に信号が現れる場合
を考える。この場合、記憶装置３４の各アドレスには第
３図に示す如くデータか記憶されている。初期状態では
、カウンタ３６．３８の出力信号は共に「０」、即ち、
入力端子ＡＯ及びＡ１には「Ｏ」が印加されている。第
３図（１）に示すように、入力端子ＡＯ〜Ａ４への入力
信号が総て「Ｏ」の場合には、出力端子ＤＯ〜Ｄ２から
の出力信号は総て「０」である。信号Ａが発生すると（
第３図（２））、出力端子ＤＯ〜Ｄ２の内Ｄｏのみがｒ
ｌＪを出力し、カウンタ３６にｒｌＪを加える。今、Ｎ
＝１と仮定しているので、カウンタ３６は入力端子ＡＯ
に「１」を出力してこの状態を保持する。この状態で信
号Ｂが発生すると（即ち、入力端子Ａ３に「ｌ」が印加
されると）、入力端子ＡＯ〜Ａ４に第３図（３）に示す
信号が入力される。この入力状態になると、出力端子Ｄ
１のみから［１」が出カレ、カウンタ３８に「１」を加
えるので、カウンタ３８（Ｎ＝１と仮定しである）は入
力端子Ａｌに「１」を出力してこの状態を保持する。し
たかって、入力端子ＡＯ及びＡ１には共に「１」が印加
されている。この状態で信号Ｃが発生すると（第３図（
４））、出力端子Ｄ２のみがｒｔ、１を出力する。即ち
信号Ａ、Ｂ及びＣが順次発生したことを検出する。この
出力端子Ｄ２の信号と出力端子４０及び第１図の取込制
御回路１７を介して取込メモリ１４に印加してメモリ１
４の信号取込を停止させれば、入力信号の所望部分を記
憶できる。尚、出力端子４０にｒｌＪが現れた場合、カ
ウンタ３６及び３８をリセットするようにすれば、再び
信号Ａ、Ｂ、Ｃの信号発生順序検出が繰り返される。

上述の場合、カウンタ３６．３８の設定カウント数（Ｎ
）を１としたが、信号ＡがＰ回発生し、次に信号ＢがＭ
回発生し、その後に信号Ｃが入力した場合にのみ、出力
端子Ｄ２から出力端子４０にｒｌＪを加えるようにする
には、カウンタ３６．３８の設定カウント数を夫々Ｐ、
Ｍとすればよい。上述の説明では、信号Ａ、Ｂ、Ｃが順
次この順序で発生した場合（即ち、信号ＡとＢ及び信号
ＢとＣの間には、信号Ａ、Ｂ、Ｃの何れもが割り込んで
いない場合）にのみ出力端子Ｄ２から「１」が発生する
ように説明した。しかし、これに限らず、信号Ａ、Ｂ、
Ｃが＃ｌＩ散的にこの順序で発生した場合、即ち、信号
Ａの次に信号Ｃが１個或いは複数個発生した後に信号Ｂ
が入力し、その後信号Ａが１個或いは複数個発生して信
号Ｃが入力した場合にも同様の動作をすることは明らか
である。また、信号Ａ、Ｂ、Ｃが２個以上の組合せで同
時に発生する可能性がある場合は、これらの場合を考慮
したデータを記憶装置３４に記憶しておけばよい。

信号Ａ、Ｂ、ＣがＢ、Ｃ，Ａの順序で発生したときにの
み、出力端子Ｄ２から信号を発生させる場合は、記憶装
置３４の記憶内容を第４図の如く変更する。この変更は
第１図のＣＰＵ２０、ＲＯＭ２２のファームウェア及び
キーボード２８を用いて行う。上述の場合と同様に、カ
ウンタ３６゜３８の設定カウント数（Ｎ）を１とし、初
期状態では、カウンタ３６．３８の出力信号は共に「０
」、即ち、入力端子ＡＯ及びＡ１には「Ｏ」が印加され
ている。第４図（１）に示すように、入力端子ＡＯ〜Ａ
４への入力信号が総て「０」の場合には、出力端子ＤＯ
〜Ｄ２からの出力信号は総て「０」である。先ず、信号
Ｂが発生すると（第４図（２））、出力端子ＤＯ〜Ｄ２
の内ＤＯのみか「１」を出力する。今、Ｎ＝１と仮定し
ているので、カウンタ３６は入力端子ＡＯに「１」を出
力してこの状態を保持する。この状態で信号Ｃが発生す
ると（即ち、入力端子Ａ２にｒｌＪが印加されると）、
入力端子ＡＯ−Ａ４に第４図（３）に示す信号が入力さ
れる。この入力状態になると、出力端子Ｄ１のみからｒ
ｌＪが出力するので、カウンタ３８（Ｎ＝１と仮定しで
ある）は入力端子Ａ１に「１」を出力してこの状態を保
持する。したがって、入力端子ＡＯ及びＡ１には共にｒ
ｌＪが印加されている。この状態で信号Ａが「１」にな
ると（第４図（４））、出力端子ＤＯ〜Ｄ２の内のＤ２
のみが「１」を出力端子４０に出力し、信号Ｂ、Ｃ，Ａ
がこの順序で発生したことを検出する。尚、上述と同様
に、出力端子４０にｒｌＪが現れた場合、カウンタ３６
及び３８をリセットするようにすれば、引き続き、信号
Ｂ、Ｃ１Ａの信号発生順序検出が繰り返される。尚、信
号ＢがＰ回発生し、次に信号ＣがＭ回発生し、その後に
信号Ａが入力した場合にのみ出力端子Ｄ２から出力端子
４０に「１」を発生させる場合。

及び、信号Ｂ、Ｃ，Ａが所謂離散的にこの順序で発生し
た場合にも本発明を応用できることは、第３図について
説明した通りである。

第３図及び第４図において、出力端子Ｄ２から信号「１
」を発生させる最後の信号Ｃ（第３図）或いは信号Ａ（
第４図）が、Ｌ回発生した場合にのみ出力端子Ｄ２から
ｒｌＪを発生する様にするには、カウント数をＬに設定
したカウンタを新に出力端子Ｄ２と４０の間に設ければ
よい。

第５図は本発明の他の実施例のブロック図である。この
実施例は第２°図の実施例に類似しているが、記憶装置
３４はＤＯ〜Ｄ３の４個のデータ信号出力端子を有して
おり、Ｎビットカウンタ３６．３８はリセット端子Ｒを
有している。記憶装置３４の出力端子Ｄ２をカウンタ３
４．３６のリセット端子Ｈに接続し、出力端子Ｄ３を出
力端子４０に接続している。第２図の実施例では、信号
Ａ、Ｂ、Ｃが連続、不連続に拘らず所定の順序で発生し
たことを検出したが、第５図の実施例では、信号Ａ、Ｂ
、Ｃが所定の順序で連続的に発生した場合のみを検出で
きる。即ち、所定順序が、例えば信号Ａ、Ｂ、Ｃの場合
、信号ＡとＢの間に他の信号が発生せず、更に信号Ｂと
Ｃの間に他の信号が発生しない場合のみを検出できる。

このため、記憶装置３４には、第６図に示すデータが記
憶されている。尚、第６図において「×」はｒｌＪでも
「０」でもよいことを示している。

第２図の場合と同様にカウンタ３６′、３８の設定カウ
ント数（Ｎ）を１とし、初期状態では、カウンタ３６’
、３８の出力信号は共に「０」、即ち、入力端子ＡＯ１
Ａｌには「０」が印加されている。第６図（１）に示す
ように入力端子ＡＯ〜Ａ４への信号か総て「０」の場合
には、出力端子ＤＯ〜Ｄ３からの１１１力信号は総て「
０」である。

先ず信号Ａが発生すると（第６図（２））、出力端子Ｄ
Ｏ−Ｄ３の内ＤｏのみがｒｌＪを出力する。今、Ｎ＝１
と仮定しているので、カウンタ３７　凡 ６はＩ力端子ＡＯに「１」を出力してこの状態を保持す
る。この状態後、直ちに信号Ｂが発生しないと（第６図
（３））、即ち、信号Ａ又は／及びＣが発生したり、信
号Ａ−Ｃが共に発生しないと（信号（ワード）Ａ−Ｃ以
外が発生していると）、出力端子Ｄ２に「１」が発生し
、カウンタＡの発生後、直ちに信号Ｂが発生、すると、
入力端子ＡＯ−Ａ４に第６図（４）に示す信号か入力さ
れる。この入力状態になると、出力端子Ｄ１のみから「
１」を出力するので、カウンタ３８（Ｎ＝１と仮定しで
ある）は入力端子Ａｌに「ｌ」′を出力してこの状態を
保持する。したがって、入力端子ＡＯ及びＡ１には共に
「ｌ」が印加されている。この状態後、直ちに信号Ｃが
発生しないと（第６図（５））、即ち信号Ａ又は／及び
Ｂが発生したり、信号Ａ−Ｃが共に発生しないと、出力
端子Ｄ２にｒｌＪが発生し、カウンタ３６．３８をリセ
ットして初期状態に戻る。信号Ｂの発生後、直ちに信号
Ｃが発生すると（第６図（６））、出力端子Ｄｏ−０３
の内Ｄ３のみが「１」を出力端子４０に出力して、信号
Ａ、Ｂ、Ｃが連続してこの順序で発生したことを検出す
る。尚、検出する信号の順序を変化させたい場合は、記
憶装置３４の記憶内容を変更すればよい。

また、第２図で説明した如く、出力端子Ｄ３の信号でカ
ウンタ３６′、３８′をリセットとしたり、出力端子Ｄ
３及び４０間にＮビット舎カウンタを接続してもよい。

第７図は、本発明の他の実施例のブロック図であり、第
１図のトリガ回路１６に対応する。第７図に於て、比較
器１２（第１図）からワード信号がワード・レコグナイ
ザ４２に印加される。ワード・レコグナイザ４２は、排
他的論理和ゲート等のゲート回路で構成されており、ク
ロック信号に同期して一連のワード信号からワードＡ、
Ｂ、Ｃを識別し、夫々記憶装置４４（第２図の記憶装置
３４に相当）のアドレス信号入力端子Ａ４、Ａ３、Ａ２
に加える。記憶装置４４のデータ信号出力端子Ｄｏは同
期カウンタ４６のカウント−イネーブル端子ＣＥに接続
し、同期カウンタ４６のクロック端子ＣＬＫにはクロッ
ク信号が印加される。信号Ａ、Ｂ、Ｃはクロック信号に
同期してワード・レコグナイザ４２から発生するので、
記憶装置４４のデータ出力端子ＤＯ−Ｄ３からの信号も
クロック信号に同期して発生する。出力端子ＤＯからの
信号（信号ＣＥとする）はクロック信号と同期して発生
するカランＩ・φイネーブル（ｉ号であり、同期カウン
タ４６は、信号ＣＥが入力される度にクロック信号を計
数し、所定数を計数すると出力端子４７から信号（信号
ＦＬとする）ｒｌＪを出力する。同期カウンタ４６は、
カウントのプリセット数が更新されるまでその状態を保
持する。記憶装置４４の出力端子Ｄ１はマルチプレクサ
４８の入力端子４９に接続し、マルチプレフサ４８は、
出力端子Ｄｉから信号（信号Ｎｌとする）「ｌ」を受け
ると、レジスタ５０を選択し、し・ジスタ５０からカウ
ント設定数Ｎ（任意の１１三の整数）を同期カウンタ４
６に入力する（即ち、同期カウンタ４６をＮにプリセッ
トする）。

記憶装置４４の出力端子Ｄ２は、マルチプレクサ４８の
入力端ｆ５１及びラッチ回路５４に接続している。マル
チプレクサ４８は、出力端子Ｄ２から信号（信号ＤＬと
する）「ｌ」を受けると、レジスタ５２を選択し、レジ
スタ５２からカウント設定数Ｍ（任意の正の整数）を同
期カウンタ４６に入力し、同期カウンタ４６をＭにプリ
セットする。出力端子Ｄ２から信号ＤＬが発生すると、
ラッチ回路５４は「ｌ」を入力端子ＡＯに出力して（こ
の出力信号をＴＧとする）、その状態を保持する。尚、
レジスタ５０．５２は第１図のへス１８に接続されてお
り、ＣＰＵ２０及びキーボード２８を用いてＮ及びＭを
レジスタ５０及び５２にロードする。

次に、第８図を参照して、第７図のブロックの動作の一
例を説明する。尚、初期状態では、レジスタ５０の内容
が同期カウンタ４６にロードされ、そのカランＩ・設定
数はＮとする。また、記憶装置４４の各アドレスには第
６図に示すようなデータが記ｔｅされている。第８図（
１）に示すように、入力端イＡＯ−Ａ４に「０」が印加
されている場合には、出力端子ＤＯ〜Ｄ３の出力信号は
総て「０」である。今、信号Ａが入力端子Ａ４に印加さ
れると、出力端％ＤＯの力から、クロック信号に同期し
てｒｌＪ（ｌ８号ＣＥ）が出力して（第８１図（２））
、同期カウンタ４６はクロック（、′ｉ号を１個計数す
る。更に、信号Ａが（Ｎ−１）回発生すると（即ち、１
−述の１回と合せて信号Ａが計Ｎ回発生すると）、同期
カウンタ４６はクロック信１づを更に（Ｎ−１））個計
数して出力端子４７からｒｌＪ　（信号ＦＬ）を入力端
子ＡＩに印加し。

１、述したように、設定カウント数が更新されない限り
この状態を保持する（第８図（３）のＡｔの欄参照）。

即ち、同期カウンタ４６はイハ号ＡかＮ回発生したこと
を検出する。この状態で、信号Ｂか発生すると（第８図
（３））、出力端子Ｄ２のみから「ｌ」　（信号ＤＬ）
が発生する。したがって、マルチプレクサ４８は、レジ
スタ５２に記憶されているカウント設定数Ｍを同期カウ
ンタ４６に印加して、同期カウンタ４６をＭにプリセッ
トする。したがって、同期カウンタ４６の出力端子４７
からは「０」が入力端子Ａ１に印加され、一方、ラッチ
回路５４は、「１」　（信号ＴＧ）を出力してその状態
を保持する（第８図（４））。この状態になると、記憶
装置４４の出力端子ＤＯから常に信号ＣＥが発生し、同
期カウンタ４６はクロック信号を計数する。尚、第８図
において、入力信号の欄のＸ印は「０」或はｒｌＪの何
れの信号が入力してもよいことを示している。同期カウ
ンタ４６が、クロック信号をＭ回カウントすると、出力
端子４７から「ｌ」　（信号ＦＬ）が出力される。−ヒ
述したように、ラッチ回路５４は「ｌ」　（信号ＴＧ）
を出力しているので、同期カウンタ４６の出力端子４７
から入力端子ＡＩに「１」　（信号ＦＬ）が印加される
と、第８図（５）に示すように、出力端子Ｄ３から出力
端子５６に信号（信号ＬＴとする、この信号は第１図及
び第２図で説明した読込停止１−信号であり、第１図の
取込メモリ１４に取込制御回路１７を介して；Ｊ？込停
［１−イ菖りとして印加される）ｒｌＪが出力する。ま
た、入力端−ｆＡＯ及びＡｔか「０」のとき（第８図（
６））、ａＤひに入力端子−ＡＯ及びＡｔか夫々「０」
及び「１」のとき（第８１図（７））に、信号Ｃか発生
すると、入力端子Ａ３及びＡ４　　　′の（ｉ！号に関
係なく出力端（−Ｄｌのみから「１１（イ菖号ＮＩ）が
発生し、マルチプレクサ４８はレジスタ５０を選択して
同期カウンタ４６をＮにブリセラｉ・する。即ち、４％
’４ＡをＮ回計数後、信号Ｂが発生する以前に信号Ｃが
発生すると、第７図の回路はりセツＩ−即ち同期カウン
タ４６はＮに１与ひプリセットされて初期状態に戻り、
信号Ａを始めからＡ１数し直す。以後、１−述の動作か
繰り返される。よって、信号ＡかＮ回発生して、信号Ｂ
が発生した後、所定時間（クロック信号の周期のＭ倍）
経過後に記憶装置４４は出力端子５６に出力信号を発生
する。また、信号Ｃにより回路をリセットできる。した
がって、本発明を利用した第１図のロジック・アナライ
ザでは、複雑な所望条件を設定しても、入力信号がこの
複雑な条件に合致したときに、入力信号を取込メモリ１
４に記憶できるので、非常に有効な測定が可能である。

第８図の信号発生図を用いた上述の説明では、説明を簡
単にするため、信号ＡがＮ回が発生した直後に信号Ｂが
１回発生し、同期カウンタ４６がクロック信号をＭ回計
数してから信号Ｃが発生した場合を示した。第９図の信
号発生図では、記憶装置４４の種々の入力信号に対する
出力信号の発生状態を示している。第９図（１）乃至（
８）では、入力端子ＡＯ，Ａｌの双方に「０」が印加さ
れているので、同期カウンタ４６は信号ＡをＮ回計数す
る前の状態である。第９図（１）乃至（８）は、この状
態で信号Ａ、Ｂ、Ｃ（１個或は複数個）が入力された場
合の出力信号を示している。第９図（１）及び（２）は
第８図（１）及び９ （２）と夫々同一の場合なので説明を省略する。

第９図（３）では、信号Ｂが発生しているが、入力端子
ＡＯ，Ａｌには「０」が印加されているので（即ち、同
期カウンタ４６は未だ信号ＡをＮ回計数していないので
）、信号Ｂを無視して出力端子Ｉ）Ｏ−Ｄ２からの出力
信号を総て「０」にしている。第９図（４）では、信号
Ａ及びＢが同時に発生しているが、上述と同様に、同期
カウンタ４６は未だ信号ＡをＮ回計数していないので、
信号Ａの発生に従って出力端子Ｄｏから「ｌ」　（信号
ＣＥ）を発生させて信号Ａを計数している。第９図（５
）は第８図（６）と同様の場合であり、出力端子Ｄ１か
ら「１」　（信号ＮＩ）が出力し、第７図のシステムを
リセットする（即ち、マルチプレクサ４８はレジスタ５
０からＮを同期カウンタ４６に転送して同期カウンタ４
６をＮにプリセットする）。第９図（６）では、信号Ａ
とＣが同時に発生して出力端子Ｄｏから「１」　（信号
ＣＥ）が発生している。即ち、信号ＡとＣでは、Ａの方
に優先権を持たせているが、信号Ｃに優先権を与０ えるようにしてもよい。信号Ｃに優先権を持たせれば、
第９図（５）と同様の出力が発生する。第９図（７）で
は、信号Ｂ、！−Ｃが同１時に発生して出力端子Ｄ１か
ら「１」　（信号ＮＩ）が発生している。　即ち、同期
カウンタ４６は未だ信号ＡをＮ回計数していないので、
信号Ｃに優先権を持たせている。第９図（８）では、信
号Ａ、Ｂ、Ｃが同時に発生しているが、同期カウンタ４
６は未だ信号ＡをＮ回計数していないので、信号Ａが優
先権を有し、信号Ａを計数するために出力端子Ｄｏから
「１」　（信号ＣＥ）を出力している。第９図（９）乃
至（１６）では、総て、入力端子Ａ１に「１」　（信号
ＦＬ）が印加され且つ入力端子ＡＯには「０」が印加さ
れている。即ち、信号Ｂは入力されていないが、同期カ
ウンタ４６は信号Ａを既にＮ回計数し、同期カウンタ４
６の出力端子４７から「１」　（信号ＦＬ）が出力され
ている状態である。第９図（９）では、信号Ａ、Ｂ、Ｃ
は総て発生していないので、出力端子ＤＯ〜Ｄ２からの
出力信号は総て「０」である。第９図（１０）では、信
号Ａが入力されているが、同期カウンタ４６は信号Ａを
Ｎ回計数した後なので、信号Ａの発生は無視され、記憶
装置４４の出力信号は総て「０」となっている。第９図
（１１）は第８図（３）と同一の場合である。第９図（
１２）では、信号ＡとＢが入力されている。この場合、
信号Ｂ待の状態なので、出力端子Ｄ２から「１」（信号
ＤＬ）が出力する。第９図（１３）では信号Ｃが人力し
て、出力端子Ｄ１から「ｌ」　（信号ＮＩ）が出力して
いる。この場合、信号Ｃの発生を無視して、記憶装置４
４の出力信号の総てを「０」としてもよい。第９図（１
４）では、信号ＡとＣか同時に入力しているが、信号Ｃ
に優先権を持たせ、（１３）の場合と同様に出力端子Ｄ
ｉから「ｌ」　（信号ＮＩ）を出力している。第９図（
１５）では、信号ＢとＣが同時に入力しているか、上述
した様に、信号Ｂ待の状態なので、出力端子Ｄ２から「
１」　（信号ＤＬ）が出力している。第９図（１６）で
は、信号Ａ、Ｂ、Ｃが同時に入力しているが、（１５）
の場合と同様に、信号Ｂに優先権を持たせている。第９
図（１７）及び（１８）は夫々第８図（４）及び（５）
の場合と同一なので説明を省略する。以上、第９図を説
明したが、信号Ａ、Ｂ、Ｃの内２個以上が同時に発生し
た場合、どの信号に優先権を持たせるかは、予め操作者
が記憶装置４４の記憶内容を所望状態に設定しておけば
よい６ 第１０図は、本発明の他の実施例を示す回路図であり、
第１図のトリガ回路１６に対応する。

第１０図の実施例では、同期カウンタ４６、マルチプレ
クサ４８、レジスタ５０．５２から構成される回路６０
を処理速度の遅い素子で構成しているので、ＮＯＲゲー
ト６２、ＯＲゲート６４、Ｄフリップ・フロップ６６を
設けて回路６０の遅い動作を補償している。第１０図の
ワード・レコグナイザ４２、記憶装置４４、同期カウン
タ４６、マルチプレクサ４８、レジスタ５０．５２の動
作は、第７図の場合と同様であるが、第１０図では、第
７図の場合と異なり、出力端子ＤＯの出力信号ＣＥは反
転し、同期カウンタ４６は、（（設定３ カウント数）−１））を計数すると、信号ＦＬ（信号Ｆ
Ｌの反転信号）をＮＯＲゲート６２の入力端子りに印加
する（図面のＦＵＬＬ−１はこの意味である）。つまり
、同期カウンタ４６は、（（設定カウント数）−１））
を計数すると、出力信号をｒｌＪから「０」とする。第
１０図では、第７図の場合と同様に、記憶装置４４の出
力端子Ｄｏは同期カウンタ４６のカウント・イネーブル
端子ＣＥ（但し、反転信号が印加されるので横棒を上側
に引いである）に接続し、出力端子Ｄｉ、Ｄ２は夫々マ
ルチプレクサ４８の入力端子４９及び５１に接続してい
る。記憶装置４４の出力端子ＤＯ１Ｄ１．Ｄ２は、更に
、ＮＯＲゲート６２の入力端子Ｍ、Ｎ、Ｐに夫々接続し
、更に、出力端子Ｄ１、Ｄ２は夫々ＮＯＲゲート６８の
入力端子Ｍ、Ｌにも接続している。ＮＯＲＯＲゲート２
．６８の出力端子側はＯＲゲート６４を介してＤフリッ
プ・フロップ６６のＤ入力端子に接続している。Ｄスリ
ップ・フロップ６６のＱ出力端子は記憶装置４４の入力
端子Ａ１に接続し、Ｑ出力端子はＮ。

４ Ｒゲート６８の入力端子Ｎに接続している。記憶装置４
４の出力端子Ｄ２は、更に、ＮＯＲゲート７０の入力端
子りにも接続している。ＮＯＲゲート７０の出力端子は
Ｄフリップ・フロップ７２のＤ入力端子に接続し、Ｄフ
リップ・フロップ７２の６出力端子は記憶装置４４の入
力端子ＡＯ及びＮＯＲゲート７０の入力端子Ｍに接続し
ている。

Ｄフリップ拳フロップ６６のリセット端子Ｒ及びＤフリ
ップ・フロップ７２のセット端子Ｓは、端子７４を介し
てＣＰＵ２０から印加されるリセット信号によって夫々
リセット及びセットされる。

更に、Ｄフリップ・フロップ６６及び７２のクロック端
子には端子７６を介してクロック信号発生器３０（第１
図）からのクロック信号を受ける。

７８はＣＰＵ２０からのアドレス信号を、また８０のＤ
Ｉ及びＷ／Ｒは夫々ＣＰＵ２０からのデータ信号及び書
込み／読出し命令信号を記憶装置４４に印加する端子で
あり所望の信号発生順序を検出するパターンを記憶装置
４４に書き込む。

次に、第１０図の回路図の動作を、第７図の説明の場合
と同様に、信号ＡがＮ回が発生した後に信号Ｂか１回発
生し、同期カウンタ４６がクロック信号をＭ回計数して
から信号ＬＴが発生する場合について説明する。先ず、
初期条件として、端子７４にｒｌＪが加わりＤクリップ
・フロップ６６のＱ及びＱ出力端子からは夫々ｒＱＪｒ
１．Ｊが出力し、Ｄフリップ・フロップ７２の互出力端
子からは「０」が出力しているとする。即ち、記憶装置
４４の入力端子ＡＯ，Ａｔには共に「０」が印加されて
いる。同期カウンタ４６が、記憶装置４４の入力端子Ａ
４に印加される信号ＡをＮ回計数する前は、ＮＯＲゲー
ト６２の入力端子りには「ｌ」、入力端子Ｎ、Ｐには共
に「０」が印加されている。ＮＯＲゲート６２の入力端
子Ｍには、信号Ａが発生するごとに「０」が印加される
ので入力信号か「０」かｒｌＪかを特定できない。何れ
にしても、ＮＯＲゲート６２の入力端子りには「１」が
印加されているので、ＮＯＲゲート６２の出力は「０」
である。一方、Ｄフリップ・フロップ６６のＱ出力端子
からは「１」が出力されているので、ＮＯＲゲート６８
の入力端子り、Ｍ、Ｎには夫々「０」　「０」　「ｌ」
が印加されている。即ち、ＮＯＲゲート６８の出力は「
０」である。したがって、ＯＲケ−１・６４の出力は「
０」、即ち、Ｄフリップ・フロップ６６の入力端イＤに
はｒＱＪが印加されているので、Ｄフリップ・フロップ
６６の出力端子Ｑ、Ｑ夫々からの出カイ１１号ｒＱＪ　
　ｒｌＪはそのまま維持される。ＮＯＲケ−１・７０の
入力端子り、Ｍには「０」が印加されているので、ＮＯ
Ｒゲート７０の出力信号ハｒ　ｌ　Ｊであり、したがっ
て、Ｄフリップ・フロップ７２の出力端子Ｑからの「０
」はそのまま維持される。ところで、同期カウンタ４６
が、信号Ａを（Ｎ−１）回計数すると、信号ＦＬはｒｌ
Ｊから「０」となる。したかって、第Ｎ番目の信号Ａの
発生に応じて記憶装置４４の出力端子ＤＯからＮＯＲケ
−１・６２の入力端子Ｍに「０」が印加されると、ＮＯ
Ｒケ−１・６２はＯＲゲート６４を介してＤフリップ・
フロップ６６のＤ入力端子にｒｌＪを印加し、Ｄフリッ
プ・フロップ６６の出７ カ端子Ｑ、Ｑの出力信号を夫々「１」　「０」とする。

よって、記憶装置４４の入力端子ＡｌにはＮ回ｂｌのＡ
か発生したときにｒｌＪが加わるので、即ち、同期カウ
ンタ４６は（Ｎ−１）までしか計数しないので、その処
理速度が遅くても問題ない。ところで、信号ＡがＮ回発
生した後、信号Ｂが発生する前に、出力端（−Ｄｏから
「１」が出力されると、ＮＯＲケ−１・６２の出力は「
ｌ」から「０］に変化して不都合である。このため、Ｎ
ＯＲケ−１・６８を設け、このゲートの入力☆１＾１イ
ＮにＤクリップ・フロップ６６のＱ出力端子の「０」を
加えることによって、信号ＡかＮ回発生した後信弓Ｂが
発生するまで、Ｄフリップ・フロップ６６の出力（、”
＋号を保持している。イ菖号ＡがＮ回発生した後、４Ｍ
号Ｂが発生すると、記ｔｔ！装置ｕ４４の出力端子Ｄ２
からｒｌＪが発生するので、ＮＯＲゲート６８の出力は
「０」となり、Ｄフリップ・フロップ６６の出力信号−
は初期状態、即ち、出力端子Ｑ、Ｑから夫々「０」　「
ｌ」が出力し、−カ。

ＮＯＲゲート７０の出力はＤ２からのｒｌＪの発８ 生に応じて「ＯＪになるので、Ｄフリップ・フロップ７
２の出力☆１１シ子Ｑからは「１」が出力する。

したかつて、記憶装置４４の入力端子ＡＯ１Ａｌには夫
々「０」　「ＩＪか印加される。−力、同期カウンタ４
６はＭにプリセットされイ、１号ＦＬは［Ｏｊからｒｌ
Ｊになる。信号Ｂの発生によって、記ｔα装置４４は信
号ｎを「０」とし続け１−述したように、同期カウンタ
４６はクロック信号の膿数を開始し、（Ｍ−１）個を計
数すると、信−しＦＬは「１」から「０」に変化する。

同期カウンタ４６がクロック信号の計数を開始してから
、Ｍ個１」のクロック信号に同期した信号ＣＥ　ｒＱＪ
の発生により、Ｄフリップ・フロップ６６の出力端ｆＱ
、Ｑからの信号は夫々ｒｌＪ　　ｒＱＪとなる。１−述
した様に、Ｄクリップ舎フロップ７２の出カイ１１号は
ｒｌＪなので、記憶装置４４の入力端１−ＡＯ，Ａ１に
はｒｌＪか印加される。したがって、記ｔｔｉ装置４４
の出力端子Ｄ３からｒｌＪが発生する。この場合も、同
期カウンタ４６の処理速度が遅くても問題はない。尚、
信号Ｃか入力した場合は、第７図に示した如く、同期カ
ウンタ４６は初期状態に戻る。尚、信号ＬＴが１例えば
、Ｌ回発生してから出力信号を発生させたければ、出力
☆：Ａｆ　−’ｆ　８２の後段に設定カウンＩ−数りの
カウンタを設ければよい。

尚、１−述の説明では、説明の便宜１：、、入力信号を
３種類に限定したか、本発明は４種類以−１−の人力信
号に対しても応用できることは当然である。

以１−説明したように、本発明に係る信号発生順序検出
回路は、記ｔｅ装置とカウンタのみで構成するので回路
構成が簡単で従って製作費が安くなる。更に、信号発生
順序の変更は、単に記憶装置の記憶内容を変更するのみ
でよいので、検出パターンの変更が容易という特徴を有
する。また、カウンタの計数仙（プリセラＩ・内容）を
変更するのみで、検出する信号の発生回数を制御できる
。したかって、ロジックｅアナライザのように、複雑な
人力信号の組合せを検出するのに最適である。

以上、本発明の好適実施例について説明したが、当業者
は本実施例に基づいて本実施例の変形・変更を行うこと
は簡単である。例えば、Ｎビット・カウンタのＮが１の
場合、カウンタはＤ端子にｒｌＪが印加され、クロック
端子に記憶装置の出力信号が印加されるＤフリップ曝フ
ロップでもよい。また、記憶装置はＦＲＯＭ　（プログ
ラマブルＲＯＭ）でもよいし、カウンタは同期式でも非
同期式でもよい。更に、記憶装置の記憶内容のｒｌＪ及
び「０」を逆にすれば、信号Ａ、Ｂ及びｄの順序を検出
できる。

尚、第２図及び第５図に用いたラッチ機能を有するＮビ
ット舎カウンタは、例えば市販のＮビット・カウンタＩ
Ｃ（集積回路）とＤフリップ・フロップとで構成し、Ｎ
ビット・カウンタＩＣのキャリー・アウト（オバーフロ
ー）端子の出力をＤフリップ・フロップのクロック端子
に印加し、Ｄ入力端子には高レベル信号を印加しておけ
ばよい。更に、第５図のリセット可能なＮビット・カウ
ンタについては、リセット機能を有する市販の１ カウンタが種々あるので、適当なものを利用すればよい
。

【図面の簡単な説明】

第１図は本発明を利用するロジック・アナライザのブロ
ック図、第２図は本発明の詳細な説明するためのブロッ
ク図、第３図及び第４図は夫々第２図のブロック図を説
明するための信号発生図、第５図は本発明に係る他の実
施例を説明するためのブロック図、第６図は第５図のブ
ロック図を説明するための信号発生図、第７図は本発明
に係る更に他の実施例を説明するためのブロック図、第
８図及び第９図は夫々第６図のブロック図を説明するた
めの信号発生図、第１０図は本発明に係る更に他の実施
例を説明するだめのブロック図である。　　　　゛ ３４．３４．４４：　記憶装置 ３６．３６．３８，３８．４６： Ｎビットφカウンタ 特許出願人　ソニー・テクトロニクス株式会社代理人　
　弁理士　森崎俊明 ２ 第５図 第　３因 第４図 第６図 第８図 第９図 手続補正書印発） 昭和５７年７月６日 特許庁長官　島　１）春　樹　殿 １、事件の表示 昭和５６年　特許願第２０１７８４号 ２、発明の名称 信号発生順序検出回路 ３、補正をする者 事件との関係　特許出願人 住所　東京部品用区北品用５丁目９番３１号名称　ソニ
ー〇テクトロニクス株式会社代表者　前金　尚 ４、代理人　〒１０４　　（電話）０３−５４３−４６
０７「明細書の特許請求の範囲の欄」、［明細書の発明
の詳細な説明の欄」、「明細書の図面の簡単な説明の欄
」、及び［図１）「特許請求の範囲の欄」を別紙の如く
補正する。 ２）「発明の詳細な説明の欄」を次のように補正する。 第３頁１９行 「ワードが」を、「７−ドＡが」に変更する。 第５頁第７行、第１１頁第１行 「Ｎビット」を、「Ｎ進」に変更する。 第７頁第６行 「信号と」を、「信号を」に変更する。 第１０頁第１５行 「Ｄ２」を、「４０」に変更する。 第１８行 「Ｎビット参」を、「Ｎ進」に変更する。 第１４頁第４行 「に加える。」を、「に信号Ａ、Ｂ、Ｃを夫々加える。 」に変更する。 庇１１圧呈１士 「る。信号」を、「る。同期カウンタ４６はカウント数
（Ｎ）をプリセットできると共に出力信号をラッチする
Ｎ進カウンタである。信号」に変更する。 第１５頁第８行 「いる。マルチ」を、［いる。尚、ラッチ回路５４はＮ
＝１のＮ進カウンタとして作用する。マルチ」に変更す
る。 第１６頁第４行 「第６図」を、「第８図」に変更する。 第１６頁第１５行 ｒ（Ｎ−１））Ｊを、ｒ　（Ｎ−１）Ｊに変更する。 第１８頁第３行 「読込」を、「書込」に変更する。 第１９頁第１０行 「信号Ｃ」を、［信号ＬＴＪに変更する。 １］頁第１９行 ｒＤｏ−Ｄ２Ｊを、ｒＤｏ−Ｄ３Ｊに変更する。 第２９頁第５行及び第１０行 ｒＦＬ、１を、ｒＦＬＪに変更する。 第３２頁第２行 「よい」を、「よい。またカウンタにＮビット−カウン
タを用いてもよいが、この場合は２進カウンタになる。 」に変更する。 ３）「図面の簡単な説明の欄」を次のように補正する。 ４）第２図及び第５図を別紙の如く訂正する。 特許請求の範囲 所定パターンを記憶し複数の入力信号がアドレス端子に
供給される記憶装置と、該記憶装置のデータ出力信号に
より制御され出力端子を−１−記記憶装置のアドレス端
子に接続した少なくとも１個のＮ進カウンタ（Ｎは１以
上の整数）とを具え、上記所定パターンにより上記複数
の入力信号が所足順序で発生したことを検出する信号発
生順序検出回路。

Claims (1)

【特許請求の範囲】
1. 所定パターンを記憶し複数の入力信号がアドレス端子に
   供給される記憶装置と、該記憶装置のデータ出力信号に
   より制御され出力端子をヒ記記憶装置のアドレス端子に
   接続した少なくとも１個のＮビット・カウンタ（Ｎはｌ
   以１−の整数）とを具え、に配所定パターンにより−（
   二記複数の入力信号か所定順序で発生したことを検出す
   る信号発生順序検出回路。