JP2830280B2 - 可変長ストリング符合装置 - Google Patents

可変長ストリング符合装置

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JP2830280B2 JP2013453A JP1345390A JP2830280B2 JP 2830280 B2 JP2830280 B2 JP 2830280B2 JP 2013453 A JP2013453 A JP 2013453A JP 1345390 A JP1345390 A JP 1345390A JP 2830280 B2 JP2830280 B2 JP 2830280B2
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明はストリング符合（string matching）に関
する。
（従来の技術） ストリング符合は一つのデータ・ストリングの文字を
別のデータ・ストリングの文字に対して符合（match）
させるものであつて、統計的マルチプレクサ及びモデム
を使用するデータ通信システムにおけるような例えばデ
ータ圧縮アルゴリズムに有用である。
第１図を参照すると、データ圧縮技術を使用する古典
的なデータ通信システム10において、送信機12からのデ
ータは圧縮を受け、圧縮されたデータは通信チヤンネル
16（第１図ではエラーのない通信チヤンネルであるとす
る）を介して送信される。該チヤンネルの他端では、圧
縮されたデータはデコンプレス20され、元のデータ・ス
トリームが再生される。
高帯域通信ネツトワークにおいては、実時間データ圧
縮の実質的な利点は、圧縮及びデコンプレシヨンの過程
に関連した計算コストによつて相殺されがちである。
公知のデータ圧縮アルゴリズムの中にZiv−Lempel
′77アルゴリズム（ZL77）があり、これは、可変長入
力・固定長出力の部類（Ｖ−Ｆ類）のデータ圧縮アルゴ
リズムに属する。
ZL77アルゴリズムは、連続的なデータ・ストリームに
おいては、１度より多く発生するデータがあり、特に、
データ・ストリームの局部領域においては１度より多く
発生するという単純な観察に基づいている。例えば、テ
キスト・データのストリームにおいては、「the」とい
う語は頻繁に出現する傾向にある。データ源が最近送出
したデータの履歴を（いわゆる履歴バツフアに該データ
を記憶することによつて）監視するならば、送出すべき
現在のデータの連続的な要素を記憶された履歴データの
連続的な要素と比較することにより、データ源は一連の
データの余剰な発生を見出すことができる。圧縮過程は
可変長ストリング符合と呼ばれる。符合が見出される
と、送信機は、全部の冗長な列を再送出する代りに、履
歴バツフアでの冗長データ列の以前の発生の場所を指す
コードワードとして該列を符号化し、その長さに注目す
る。コードワードを表すのに必要なビツト数が冗長デー
タ列を表すのに必要なビツト数より少ないならば、デー
タ圧縮が達成される。チヤンネルの他端では、最近送出
したデータの履歴バツフアを同じように保持するデコー
ダは履歴バツフアでの特定された場所に注目することに
よつてコードワードを復号する。
第２図において、例えば、履歴バツフア11はデータ・
ストリームの文字が現われた順序を示すように番号が付
けられた16個のセル13（小さな番号のセルの方が最近の
データを保持する）を有する。送出を待つデータ文字は
履歴バツフアの右に示されている。送出されるべき次の
文字はSUPERBである。ZL77により、待つている文字の中
の最初の５文字SUPERが履歴バツフアの同様のストリン
グと冗長であり、インデツクスと長さとイノベーシヨン
文字フイールドとから成るコードワード15として符号化
することができると決定される。インデツクス17は、履
歴バツフアにおいて何個の文字を逆戻りすると符合した
ストリングが始まるかを示す値12を有し、長さ19は符合
した文字の長さを示す値５を有し、イノベーシヨン文字
21は、待つている入力ストリングの文字の中で履歴バツ
フアのストリングと符号しなかつた最初の文字である。
第３図を参照すると、コードワードの送信後、旧デー
タ23を有効に左ヘスライドさせ、最新の入力データを履
歴バツフアの右へ挿入させることによつて、データ源は
その履歴バツフアを更新する。そこで、データ源が次の
入力データを符号化する過程が開始される。
第４図を参照すると、データ受信機はそつくり同じ履
歴バツフア25を保持し、送信機がその履歴バツフアを更
新するのと同一のやり方で履歴バツフア25を更新する。
コードワードを受信すると、データ受信機はインデツク
ス・フイールドを使つて最長の符合の場所を見出し、長
さを使つて履歴バツフアから読み出すべき文字の個数を
決定し、更らに、当該コードワードに現われたときのイ
ノベーシヨン文字を取り出す。そこで、第５図に示すよ
うに、コードワードの復号が完了すると、履歴バツフア
の文字を有効に左ヘスライドさせ、復号された文字とイ
ノベーシヨン文字とを右から挿入することによつて、デ
ータ受信機はその履歴バツフアを更新する。
ストリング符合アルゴリズムを実行することができる
１つのハードウエア・アーキテクチヤはコンテント・ア
ドレサブル・メモリ（content addressable memory;CA
M）である。CAMは、データを記憶しその内容によつてア
クセスすることができる多数のセルから成る。読み出し
サイクル期間に、CAMはデータを取り込み、該データが
見出されるアドレスを出力する。
（発明が解決しようとする課題） 一つの特徴において、本発明は、データ要素の記憶さ
れた列内に、所与のデータ要素のデータ・ストリングと
符合する、記憶されたデータ要素の最長のストリングを
見出すステツプであつて、当該符合する列がデータ要素
の列を記憶することによつて見出されるステツプと、前
記データ・ストリングのデータ要素を前記列の対応する
要素と比較するステツプと、符合が見出されたときに信
号を発するステツプと、前記の比較を反復して行わせる
ステツプであつて、各々の反復が前記データ・ストリン
グデータの要素と記憶場所のデータ要素との比較を含む
ステツプと、反復が比較回路による符合信号の発出を結
果しないときに基づいて最長の符合したストリングを決
定するステツプとを特徴とする。
好ましい実施例は以下の特徴点を含む。記憶装置にお
い、各々の記憶場所は前記列のデータ要素の１つを保持
する。前記列の全てのデータ要素は前記データ・ストリ
ングの所与のデータ要素と比較される。比較の結果とし
て発生される信号は一時記憶され、その後、前記列のそ
の隣接するデータ要素を前記データ・ストリングの次の
所与のデータ要素と比較するのに利用される。符合信号
の発生は、隣接するデータ要素のために一時的に記憶さ
れた信号が符合を指示する場合を除いて禁止される。反
復回数が計数され、符合信号を結果として生じない反復
で終了する。符合する最長のストリングのデータ要素数
がこの計数に基づいて決定される。計数器が所定値に達
した後に反復は停止される。以上の構成は連想コンテン
ト・アドレサブル・メモリによつて実行される。データ
要素は８ビツト・バイトである。最長のストリングはコ
ードワードとして符号化され、その後に復号化されて最
長のストリングが再生される。
別の特徴において、本発明は、データ要素の記憶され
た列内で、データ要素の所与のストリングと符合するデ
ータ要素のストリングを識別し、符合するストリングが
絶対的アドレスによつて識別されることを特徴とする。
好ましい実施例は以下の特徴点を含む。データ列の全
ての記憶された要素は前記ストリングの所与のデータ要
素と比較され、符合を有する１個のアドレス可能な記憶
場所の絶対アドレスが比較過程の各反復において保持さ
れる。１個のアドレス可能な記憶場所は各反復に課され
る任意の規則によつて任意に選択される。符合する前記
ストリングのコードワードとしての符号化は絶対アドレ
スに基づく。コードワードは符合されたストリングの長
さと場所とを指示する値を含む。
本発明は迅速且つ有効な可変長ストリング符合操作、
符号化及び復号を可能にする。ストリング符合に必要と
されるステツプの数は、符合されるストリングの長さに
依存する。コンテント・アドレサブル・メモリ技術を用
い、VLSIチツプ上で実行可能である。
他の利点及び特徴は、以下の好ましい実施例の説明及
び特許請求の範囲から明確になろう。
（実 施 例） 構造及び動作 本発明において、ZL77アルゴリズムは、履歴バツフア
における符合するストリングの場所のインデツクスを与
えることにより修正される。第６図を参照すると、コー
ドワード32のインデツクス部30は、ここでは値４を有す
る。この値は最長の符合が始まる履歴バツフアでの絶対
場所を特定しており、古典的ZL77アルゴリズムにおける
ような、履歴バツフアにおける最も新らしい文字に対す
る場所を特定するものではない。長さ34は値５を有する
ので、送信機はコードワード4,5を送信する。受信機
は、相対的インデツクス操作に必要な減算をする必要が
なく、履歴バツフアに対するポインタとしてインデツク
スを使用する。
本発明においては、符合なし（即ち、長さ＝０）の場
合、送信機はデータ列の８ビツトの生まの文字（例え
ば、ASCII又はEBCIDICメツセージ）をインデツクス・フ
イールドに挿入し、長さフイールドに０を置く。長さ０
を検出すると、受信機は、履歴バツフアから読み出さず
に、及び、データをポインタと区別するためのフラグを
必要とすることなく、インデツクス・フイールドから生
まの文字を取り出す。本発明においては、イノベーシヨ
ン文字はコードワードの一部として符号化されない。む
しろ、第７図を参照するに、イノベーシヨン文字は符号
化されるべき次の入力ストリングの最初の文字36とな
る。
発明の別の特徴において、修正されたZL77アルゴリズ
ムは履歴バツフアを維持し探索するための機構として、
修正されたコンテスト・アドレサブル・メモリを使用す
る。第８図において、履歴バツフアは０〜７までの番号
が付けられた８個の単純なプロセツサ40の列38として形
成されている。各プロセツサは比較器とローカル・メモ
リ（図示せず）を有する。全部のプロセツサは文字スト
リームが出現する共通データ・バス（図示せず）への同
時アクセスを有する。
第８図において、送信を待つ現在のデータ・ストリン
グ（文字ストリーム）がabcdであるとする。プロセツサ
は同時に周期的に作動する。いわゆる比較（COMPARE）
サイクルでは、（１）プロセツサのメモリにおける文字
がデータ・バス上の現在の文字と符合し、（２）該プロ
セツサの左隣りのプロセツサが前の比較サイクルにヒツ
ト（hit）を宣言（assert）した場合、当該プロセツサ
はヒツトを宣言する。〔修正されたアルゴリズムは各プ
ロセツサにヒツトを宣言させることによつて前記列を初
期化する（初期化サイクル）。ヒツトは第８図ではプロ
セツサの下側の矢印で示されている。〕文字Fa」がデー
タ・バスを介して全部のプロセツサへ送られると（比較
「ａ」サイクル）、プロセツサ0,1,4,7はヒツト（矢
印）を示す。なぜなら、それらの内容は文字「ａ」と符
合し、それらの左隣りは前の（初期化）サイクルでヒツ
トを持つたからである。次いて、修正されたアルゴリズ
ムは符合長を監視する長さ計数器42を増分する。同時
に、ヒツトを持つセルの１つのインデツクス44が記録さ
れる。複数のセルがヒツトを持つことがあるので、規定
どおりに、修正されたアルゴリズムはヒツトを持つ最左
端のプロセツサのインデツクスを単に記録する。
第２の比較サイクルにおいて、「ｂ」が比較のために
データ・バスを介して送出され、プロセツサ２のみがヒ
ツトを持つ。再びアルゴリズムは長さ計数器を増分し、
ヒツトを持つ最左端のプロセツサ（２）のインデツクス
を記録する。
第３の比較サイクルにおいて、「ｃ」が比較のために
データ・バスを介して送出され、プロセツサ６が「ｃ」
を収容しているけれども、プロセツサ３のみがヒツトを
宣言する。これは、プロセツサ６の左隣りのプロセツサ
５が前の比較サイクルでヒツトを宣言しなかつたからで
ある。再び、アルゴリズムは長さ計数器を増分し、ヒツ
トした最左端のプロセツサのインデツクスを記録する。
第４の比較サイクルにおいて、「ｄ」が比較のために
データ・バスを介して送出される。ヒツトを宣言するプ
ロセツサはなく、これは最長の符合が見出されたことを
示すことになる。
この時点で、絶対インデツクス44は最後の符合した文
字がどこで見出されたかを示している。最初の符合した
文字は絶対インデツクスから符合長を差し引き、１を加
えることによつて見出される。この例においては、最長
の符合はインデツクス＝３−３＋１即ち１で始まる。し
たがつて、送信機は「abc」を1,3として符号化して送信
する。
所与のプロセツサでの符合に対する２つの規準を用い
ると、最長の符合である可能性を持つストリングが分離
される。有意義なことに、探索時間は履歴バツフアのサ
イズではなく符合長に依存する。例えば、Ｌが符合長で
あれば、最長の符合を見出すのに（Ｌ＋１）個の文字を
比較るれば足り、従来のハツシング（hashing）即ちツ
リー探索データ構造よりもずつと高速である。
同じく大きなスループツトを有するシストリツク・ア
レー・インプリメンテーシヨン（systolicarray implem
entation;M.E.ゴンザレス・スミス及びJ.A.ストーラー
著「データ圧縮のための並行アルゴリズム」コンピユー
タ機械協会誌、第32巻第２号、1985年４月、第344〜373
ページに記載されている）と比較して、このアルゴリズ
ムは著しく低い潜伏（latency）を持つ。全部のCAMセル
はそれらの内容を同一の入力文字と同時に比較するの
で、最長の符合が見出されると直ちにコードワードを生
成することができる。古典的なシストリツク・アレーに
おいては、潜伏（latency）は履歴バツフアのサイズに
常に比例するが、応用によつては受容不可能なほど長い
ことがある。
第９図は修正されたアルゴリズムのフローチヤートを
示している。
該アルゴリズムを実行することができる１つのハード
ウエア・アーキテクチヤはコンセント・アドレサブル・
メモリ（CAM）である。連想メモリとしても知られてい
るCAMは、データを記憶することができるセルであつ
て、（従来のメモリのようにアドレスではなく）その内
容によつてアクセスすることができ、データが見出され
たアドレスを伝えるセルを有する。
第10図を参照すると、古典的なCAM構造においては、
（第８図の単純なプロセツサの１つに対応する）各CAM
セル100はメモリ要素102と比較器104の両方を有する。
各セルにアドレスすることができる。CAMセルに接続さ
れたグローバル・データ・バス106はデータ（文字スト
リーム）を全てのセルへ運ぶ。CAMメモリ要素のデータ
がバスで送られたデータ108と整合すると、CAMセルは符
合を示すヒツト信号を宣言する。
第11図を参照すると、本発明においては、修正された
CAMセル122は、遅延されたヒツトを各セルがその右隣り
のセルへ伝えることができるようにする遅延回路124
（フリツプフロツプ）を含む。それぞれの比較器は論理
和で結合されついで遅延回路に結合される。各セルはラ
イン126により左隣りのセルから遅延された符合の結果
を受け取る。
ヒツト信号128は当該セルの内容の符合の結果と前の
サイクル（ｔ−１）での左隣りのセル（ｎ−１）のヒツ
ト信号との論理積130である。ヒツトｎ−1,t−１は前の
比較サイクルでの左隣りのセルの符合の結果であり、ヒ
ツトn,t−１は前の比較サイクルでのCAMセルｎの符合の
結果である。遅延回路124は１比較サイクル後にその入
力信号をその出力へ伝える。
第12図を参照すると、各CAMセルの遅延されたヒツト
信号126はその隣りのセルとのみ相互接続される。これ
らの修正は２つの基準を実施する。追加の制御論理は最
長の符合のアドレスを決定するのに必要とされる。
第13図を参照すると、第12図のCAM構造は可変長スト
リング符合器（variable length string matcher;VLS
M）130の一部を成す。
バイト連想CAMを用いる符号化・更新プロセスのため
には、４つの別個の動作、即ち「初期化」（INIT）、
「比較」（COMPARE）、「出力」（OUTPUT）及び「更
新」（UPDATE）が必要である。
「初期化」は、あるゆるCAMセルからのヒツトを最初
の比較サイクルに対して設定させるように符号化する各
ストリングに対して１度しか使用されない。「初期化」
はセルの内容をクリヤしない。比較サイクルにおいて、
入力ストリングの文字はチエツクのために全てのCAMセ
ルに対してデータ・バスに置かれる。少くとも１つの符
合が生じると、別の比較サイクルが入力ストリングの次
の文字で始まる。インデツクスと長さとの要素から成る
コードワードが出力サイクル期間に生成される。最後
に、各更新サイクルにより、１個の文字が履歴バツフア
に挿入される。全部の符合したストリングが履歴バツフ
アに書き込まれるまで、これらが反復される。
したがつて、VLSMは以下の入力と出力とを有する。即
ち、文字（バイト）のストリームを運ぶ８ビツトのデー
タ・バス「データ〔7:0〕」、（1024セル長の履歴バツ
フアであるとして）10ビツトのアドレス・バス「アドレ
ス〔9:0〕」、イネーブル線及び２本の選択線S1,S0。
「データ〔7:0〕」は比較又は更新されるべき文字を含
む。「アドレス〔9:0〕」は文字（バイト）が挿入され
る履歴バツフア場所を特定する。
イネーブルが宣言されると、２つの機能モード選択信
号S1,S0の組合せは、次の表に従つて４つの可能な命令
のうちの１つを実行するためにVLSMブロツク内で適切な
制御信号を発生させる。 表 Ｓ ０ Ｓ １ 機 能 ０ ０ INIT（初期化） ０ １ COMPARE（比較） １ ０ OUTPUT（出 力） １ １ UPDATE（更 新） 「インデツクス〔9:0〕」は整合は持つ１つのCAMワー
ドの絶対アドレスである。これは通常はVLSM内にラツチ
され、出力モードが選択されたときに出力イネーブルさ
れる。少くとも１つのCAMワードが符合を有するとき、C
AM−ヒツトがVLSMによつて断言される。この出力信号は
外部制御器132（有限状態マシンによつて実施される）
によつて監視され、比較サイクルが接続されるべきか否
かが決定される。
第13図を参照すると、VLSMの制御はまつすぐ（straig
htforward）である。最長の符合を見出すために、制御
器132は初期化命令を選択する。その次のサイクルにお
いて、入力ストリングの最初の文字はデータ・バスに乗
せられ、比較モードが選択される。「CAM−ヒツト」が
宣言されると、次の文字がデータ・バスに乗せられ、別
の比較命令が発せられる。比較サイクル後に「CAM−ヒ
ツト」が宣言されなくなるまで、制御器132は以上のス
テツプを反復する。また、「CAM−ヒツト」は長さ計数
器133をクロツクする。それまでに、CAMの最長の符合し
たストリングの最後の文字に対する「インデツクス」が
レデイになるので、制御器は「出力」を発して「インデ
ツクス」をフエツチする。履歴バツフアの１つの文字を
更新するために、制御器は「データ〔7:0〕」に文字を
乗せ、更新モードを選択する。更新サイクルを以下に詳
述する。
更新期間中、前の比較サイクルの組で符合された文字
は入力FIFOから除去され、場所５で始まる（第14図の例
における）履歴バツフアに挿入される。履歴バツフアの
変化は第14図の右下に太い文字で示される。場所０−７
の文字は入力ストリングabcのために空きを作る左ヘシ
フトされることはない。これは、こうした更らなるデー
タ転送は履歴バツフアへ最古の文字を書き込むことによ
つて回避されるからである。
第15図を参照すると、VLSM130は主要な要素としてバ
イト連想CAMワード・アレー134（第12図に対応）を内部
的に含む。アレー134は履歴バツフアとして動作し、並
列比較を実行する。アレー134には、行符号器136、行復
号器138、行符号器140、行復号器142が接続される。デ
ータ・バツフア144はアレーとデータ・バス146との間に
接続される。また、VLSM130はフリツプフロツプ（FFと
表示されている）、制御機能モード復号器148、マルチ
プレクサなどの支持論理部を含んでいる。
復号器148は「イネーブル」によつてイネーブルされ
ると、入力としてS1及びS2を取り、４つの線「初期
化」、「比較」、「書込み」、「読取りADDR」のうちの
１つを適宜宣言する。「初期化」はアレーの全てのCAM
ワードをスルーさせる。
比較サイクルでCOMPで宣言される。「比較」は行復号
器の出力側の「符号化」線を選択し、アドレス符号化の
目的で行を選択する。また、COMPは行復号器への入力を
「アドレス〔9:4〕」と行符号器の出力との間で切り換
える。「書込み」は更新サイクルで宣言される。「書込
み」は「選択」線とデータ書込みのために１個のCAMワ
ードのアドレスを指定する列復号器とをイネーブルす
る。最後に、「読出し−ADDR」は三状態装置154に対す
る出力イネーブルとして動作する。第15図には示されて
いないが、２つの重複しないクロツク信号phi1,phi2が
各CAMワードをスルーさせる。
「アドレス〔9:0〕」は列復号器へ行く４ビツト部分
と行復号器へ行く６ビツト部分とに分解される。イネー
ブルされると、行復号器は64本の線の１つを宣言する。
「書込み」が宣言されると、これらの線は、書込みサイ
クル中は行イネーブルとして動作する64本の「選択」線
に接続される。「比較」が宣言されると、64本の「符号
化」線は行復号器の出力を運ぶ。
CAMアレーは行符号器へ行く64本の水平「Ｈ−符合」
線と列符号器へ行く16本の垂直「Ｖ−符合」線を生成す
る。符号器はそれぞれ６本及び４本のアドレス線を生成
し、これらは結合されて10ビツトの「インデツクス」を
形成する。また、行符号器は「CAM−ヒツト」信号を発
生する。
第16図を参照すると、CAMアレー134には64×16（＝10
24）個のワード・セルがあり、そのうちの代表的な３×
３（＝９）個のワード・セルが図示されている。この２
次元的な配列は、特に多数のワード・セルに対する小型
なVLSIレイアウトにとつて望ましい。
図示されているように、「データ〔7:0〕」（８ビツ
ト・バイト・ストリーム）は全てのワード・セルに達し
ている。「選択」線は更新サイクル期間のみ使用され、
その他の期間は高インピーダンスである。「選択」線は
更新サイクル期間には行アドレス復号器の出力に接続さ
れ、データ書込みのために１つの行をイネーブルする。
「初期化」は復号器148の出力であり、全てのワード・
セルに供給される（第18図）。
各行に対する「Ｈ−符合」線と各列に対する「Ｖ−符
合」線は同一の行又は列上の他の全てのCAMワードとワ
イヤード・オアされ、phi1の期間はハイにプリチヤージ
される。各「Ｈ−符合」線は、当該行の少くとも１個の
CAMワードがphi2の期間に符合を持つならば、ローに下
げられる。
CAMワードからの「ヒツト」出力はその右隣りへの入
力である。更らに、最も大きい番号のワード・セルから
の「ヒツト」は最も小さい番号のワード・セルへの入力
である。例えば、ワード・セル８の「ヒツト」出力はワ
ード・セル０の「ヒツト」入力に接続される。一貫した
アドレス指定を維持するために、行の最後のワードから
の「ヒツト」は次の行の最初のワードへ送られなければ
ならない。大きなアレーの場合、線が極めて長いので、
不要な伝搬遅延が生じることがである。しかし、線の長
さはアレーを水平に“折り畳む”ことができるならば最
小としうる。
最も原始的なCAM構造は第18図に示されるCAMビツト・
セルである。このCAMビツト・セルは上部に標準的な６
個のトランジスタのスタテイツクRAMセル・トポロジを
有し、下半分に、等価論理機能を実行する３個の別のト
ランジスタを有する。
線Ｍはphi1の期間にはハイにプリチヤージされる。符
合サイクルの期間に、「ビツト」線上のデータがセルに
記憶されたビツト値と同一であるならば、Ｍはハイを維
持する。その他の場合、Ｍはローに下げられて非符合を
指示する。宣言されると、「選択」線は「ビツト」線及
び「ビツト＊」線上の値を記憶素子に書き込ませる。
８個のビツト・セルをグループ化し、第17図に示すCA
M符合セルを形成する。線Ｍは８ビツト構成においてワ
イヤ・アンドされる。したがつて、少くとも１個のビツ
ト・セルが非符合を検出すると、線Ｍはローとなる。
CAMアレーを作るCAMセル164はアセンブリの中で次に
高いレベルにある。第18図はCAMワード・セルの内部構
造を示している。CAM符合セルはワード・セルの最大の
要素である。残りのものはランダム論理部と制御線であ
る。
論理部が示すように、「ヒツトn,t」はphi2とＭと前
の比較サイクルでの左のワード・セルの符合結果である
「ヒツトｎ−1,t−１」との論理積である。正であれ
ば、「ヒツトn,t」は「Ｈ−符合」線を引下げ、このワ
ード・セルに対する符合を指示する。「ヒツ
トn,t−１」は１サイクル遅延された「ヒツトn,t」信号
である。最長の符合したストリングを見出す際、CAMワ
ード・セルの左隣りが前の比較サイクルで符合を有し、
該セルの内容がそのデータと同一である場合にのみ、現
在の符合が許容される。入力ストリングは一時に１個の
文字のみをデータ・バス上に生じさせる。バイト連想は
前の符合結果をセーブするフリツプフロツプ166の使用
に依存する。
しかしながら、入力ストリングの最初の文字の符合
は、比較サイクルが生じていないので、左隣りが符合を
持つたという規則に従う必要はない。これが、新しいス
トリングの検索が始まるときには常に初期化命令が最初
に発せられる理由である。第19図は、第18図の遅延ブロ
ツク166の内部を示している。「初期化」がハイに宣言
されると、ワード・セルの「ヒツトn,t」の値ではな
く、このハイの値がフリツプフロツプに供給される。要
するに、比較サイクルが生じる時までに、各ワード・セ
ルの「ヒツトn,t−１」線がハイにされ、その結果、符
合を持つ全てのワードはそのことを指示することができ
る。
データが見出される単一のアドレスを出力することが
CAMの特性の一つであるから、VISM及びCAMにとつてアド
レス優先符号化は必要である。デジタル的には、Ｎ個の
アドレスのうちの１つを特定するのにlog2N個のビツト
が必要である。もし１個より多くの入力が同時にアクテ
イブであると、２進符号化が行われる前に、まず衝突を
解決する必要がある。換言すれば、順位付け器（priori
tizer）が必要である。
まず、行アドレスが符号化されるので、以前と同様に
行アドレス０が求まる。いま、行０において生じる列符
合のみを列符号器に入れ、他の行の列符合を禁止する。
行０において、列2,3が符合を有し、列符号器はアドレ
ス２を発生しなければならない。行及び列のアドレスを
組合わせると、アドレス２が形成され、これは正しい。
上記の手順は、第16図及び第18図に見出される「符号
化」線の存在を説明する。第18図において、「Ｈ−符
合」線は比較サイクル期間に行符号器に入る。符号化さ
れた行アドレスは行復号器へ送られる。同じアイクルに
おいて、行復号器の出力は「符号化」線に接続され、そ
れにより、１個の「符号化」線のみが宣言される（即
ち、１つの行がイネーブルされる）。ワード・セルの
「Ｖ−符合」は、当該行に対する「符号化」線が宣言さ
れ、「ヒツトｎ」も宣言された場合にのみローになる。
この制限なしには、最も小さい番号のワード・セルの正
しいアドレスを符号化することはできない。第20図はア
ドレス符号化シーケンスを要約したものである。
それぞれの水平「Ｈ−符合」線はphi1の期間はハイに
プリチヤージされ、同一の行のワード・セルとワイヤー
ドオアされている。これは、それぞれの垂直「Ｖ−符
合」線についても同じである（ただし、同一の行のワー
ド・セルとワイヤードオアされている点で違いがあ
る）。
アドレスを精確且つ独自に符号化するために、行アド
レスの符号化が最初に行われなければならない。その結
果の行アドレスは行復号器へ送られる。行復号器の出力
は「符号化」線へ送られ、１つの行をイネーゴルしてそ
の垂直「Ｖ−符合」線を列アドレス符号器へ伝搬し、垂
直アドレスを符号化する。アドレス符号器は独特なアド
レスを符号化するために多重符合を解消する責任を有す
る。同時応答を仲裁する方法はいくつかある。設計上実
行される一つの方法は優先符号化、即ち、最低のアドレ
スを有するCAMワードを符号化することである。
そうした符号器170は、第21図に示されるように格子
状に構成される。その規則性はVLSMの実施に特に適して
いる。さらに、リツプル・チエイン（ripple chain）手
法よりも広い面積をとるが、かなり高速な回路である。
第21図の設計は、同一構造に優先順位付けと２進符号化
とを組合せたものである。
ADDR線は垂直に走り、phi1の期間はハイにプリチヤー
ジされる。２進表示の特質を利用するために、アドレス
の最上位ビツト（例えば、第21図のA3）が最初に符号化
される。次いで、ランダム論理は最上位のアドレス線の
値に依存するよう設計することができる。例えば、A0上
の論理「符合14」はA3,A2,A1、「符合14」に依存する。
さらに一般的な場合には、上側の８本の「符合」線（０
〜７までの２進アドレスを符号化し、４ビツト・アドレ
スの最上位ビツト即ちA3は０である）の任意の１つが宣
言されたならば、下側の８本の「符合」線はA3とアンド
されるためにターン・オフされる。論理の適切な配置に
より、符号器は多重応答の場合に最低アドレスを符号化
することができる。
CAMアレーからの「符合」線はインバータでバツフア
されてから評価される。これを行うのには２つの理由が
ある。まず、「符合」線はワイヤ・アンドされているの
で、その論理レベルを保持するためにバツフアを必要と
するからであり、次に、符号化論理を働かせるために
は、「符合」線は正論理をとるからである。しかし、CA
Mアレーにおいては、「符合」線は整合が生じるとロー
に下げられる。インバータを使うことにより、それを正
しい極性に戻すことができる。
第21図の左端の列は「CAM−ヒツト」信号の発生に責
任を持つ。この列も、phi1の期間ハイにプリチヤージさ
れるワイヤ・オアされた構造である。任意の１つの「符
合」線がハイであると、「CAM−ヒツト」はローに下げ
られる。この構造は行アドレス符号器にのみ備えられ
る。
コードワードが形成されると、ビツト・バツキング
（packing）及びアンパキング（unpacking）が必要とな
る。ビツト・パツキングは、通常はバイト・サイズでな
いコードワードをバイト又はワード量へ束ねることを意
味する。ビツト・アンパツキングはバイト列からコード
ワードを抽出するという逆の操作である。これらの操作
は最長の符合を見出す操作ほど複雑ではないが、ごく一
般的であるから、スピードアツプにより全体のスループ
ツトを改善することができる。
第22図を参照すると、符号器において、データは符合
化入力FIFO（フアースト・イン・フアースト・アウト）
242に入り、VLSM244、ビツト・パツカー（bit packer）
246を通つて、最終的に符号化出力FIFO248に至る。符号
器は符号器FSM250と呼ばれる有限状態機械によつて制御
される。
符号化入力FIFOは奥行256ワード、巾８ビツトであ
り、外部機器によつて書き込まれ、符号器によつて読み
出される。FIFOは外部機器によつて必要とされるメモリ
管理オーバーヘツド（memory management overhead）を
最小とするように設計され、FIFO読出し又は書込みが生
じるたび毎にFIFOアドレス・ポインタを更新するための
内部論理を収容している。更らに、内部論理は非同期ハ
ンドシエーク信号ばがりでなくFIFOの状態にも応答す
る。例えば、RD−RDY信号がFIFOによつて宣言された場
合にRD信号を宣言することにより、バイトを読み出すこ
とができる。同様に、WRが外部機器によつて宣言される
と、WR−RDYが正である期間にバイトがFIFOに書き込ま
れる。FIFOが空き又はほとんど空きの場合、「EI−空
き」信号が発生され、FIFOを使用する外部機器に警告を
与える。
符号器FSM（第23図）はVLSMへの制御信号の論理列を
発生し、最長の符合を暗黙のうちに見出させ、コードワ
ードを生成させる。
パツカー246（第22図）は14ビツトの分量を取り込ん
でバイトにバツクする。その出力は符号化出力FIFOに直
接に接続される。したがつて、ビツト・パツカーはFIFO
ともハンドシエークするよう設計されている。図示のよ
うに、４ビツトの「符合長」と10ビツトの「インデツク
ス」はビツト・パツカーへの入力としてハードワイヤー
ド（hard−wired）される。三状態レジスタの出力もビ
ツト・パツカーへ入力される。三状態レジスタはVLSMへ
与えられる入力文字を常にラツチする。全く整合がな
い、即ち「符合長」が０に等しいならば、当該文字はコ
ードワードのインデツクス部で保管さるる。この場合、
VLSMの「出力」命令は符号器FSMによつて発せられるこ
とはなく、その代りに、三状態レジスタの内容が「符合
長」（０である）の他にビツト・パツカーに供給され
る。
符号化出力FIFOは符号化入力FIFOと同様の構造を有す
るが、128バイトであり、ビツト・パツカーによつて書
き込まれ、外部機器によつて読み出される。ビツト・パ
ツカーは信号WRを発生し、FIFOへの書き込みを行わせ
る。「EO−充満」信号は該FIFOが充満又はほゞ充満の状
態のときに発生される。
長さ計数器252はアツプ及びダウンのカウントが可能
である。「CAM−ヒツト」は該計数器のアツプ・カウン
ト・クロツクであり、DECはダウン・カウント・クロツ
クとして働く。長さ計数器の４ビツト出力はビツト・パ
ツカー及びオア・ゲートへ入力される。出力が全部ゼロ
であれば、「終了＊」はローになり、符号器FSMへの入
力として用いられる。
本質的に、アドレス計数器は、新たな入力文字がVLSM
へ挿入されるべき次の位置を常に指示する履歴バツフア
・ポインタである。この10ビツトの２進計数器は、VLSM
に対する更新命令が実行されるときには常に１だけ増分
される。1023まで計数すると、該計数器は０へ戻り再ス
タートする。信号CLRが宣言されると、アドレス計数器
はリセツトされる。
文字バツフア258は16個の入力文字までをバツフアす
ることができる。これが必要とされるのは、コードワー
ドが発生された後に、それぞれの符号化された入力文字
はVLSMへ書き込まれなければならないからである。バツ
フア計数器256がクイヤされてから、新しい符号化サイ
クルが始まる。それぞれの入力文字が符号化入力FIFOか
ら読み出されると、VLSMへ与えられると共に文字バツフ
アに書き込まれ、バツフア計数器は次の位置を指示する
ように増分される。文字がVLSMへほぼ挿入されると、バ
ツフア計数器はリセツトされ、最初の文字を指示する。
更新サイクル期間において、各入力文字が文字バツフア
から読み出され、アドレス計数器によつて特定されたVL
SMの場所に書き込まれると、長さ計数器は減分される。
符号器FSMは「終了＊」信号を使つて、更新活動をいつ
終るべきかを決定する。
特別な状況も取り扱われなければならない。例えば、
比較サイクルは誤りが生じたとき、即ち、「CAM−ヒツ
ト」が宣言されないときに停止される。その時点におい
て、最長の符合の一部をなしていない最後の文字はまだ
三状態レジスタにある。FSMは、次の符号化サイクルに
おいて最初の文字が必ずFIFOからではなく三状態レジス
タから来るようにしなければならない。
また、入力された列の最後の文字の比較が完了する
と、最長の符合が見出されなくとも、コードワードが発
生されなければならない。換言すれば、符号器FSMはデ
ータの終了を認識し、出力命令を出させてインデツクス
を求めることにより、通常のVLSM動作サイクルを破る。
長さ計数器の内容と共に、コードワードがビツト・パツ
カーに供給される。ビツト・パツカーFSMはこうした状
態に応答する。即ち、もし信号「EN−停止」（ビツト・
パツカーへの入力）が宣言されるならば、ビツト・パツ
カーは８ビツトで満たされていなくとも、バイト・テン
プレート（byyte template）を出力する。
最後に、符号器はリセット可能でなければならない。
その場合、全ての計数器はクリアされ、FSMはスタンバ
イ（standby）モードになる。
第23図を参照すると、符号器（FSM）の主要な活動が
状態図の形で示されている。
上記の符号図の設計は、入力文字を文字バツフアにバ
ツフアし、次いで読み出してVLSMを更新することを必要
とする。代りの手法は、入力文字を比較サイクルの直後
にVLSMに挿入し、どこかにセーブする必要をなくすもの
である。
VLSMに対して発される命令の列は、そのときには異な
ることになろう。前述の手法においては、２の符合長に
対して次の命令を必要とする： 初期化（INIT）、比較（COMPARE）、比較、比較、出
力（OUTPUT）、更新（UPDATE）、更新。
この代りの手法においては、命令の列は以下のとおり
である： 初期化、比較、更新、比較、更新 次の比較サイクルはすぐ次のサイクルではなく１サイ
クル後に到来するので、符合結果をもう１サイクル遅延
させるために、各VLSMワード・セルにもう１つのフリツ
プフロツプが必要となる。
修正されたVLSM設計によつて可能とされた代替の符号
器アーキテクチヤは、文字バツフアとバツフア計数器と
が除去されるため、一層すつきりしたものになる。その
うえ、現在の符号化プロセスの出力サイクルと次の符号
化プロセスの初期化サイクルとが組み合わされることを
見るのが容易になる。
他の実施例は特許請求の範囲内にある。可変長ストリ
ング符合はデータ圧縮ではない応用、例えば、所望の文
字ストリングを見出すためのテキスト文字ストリングの
探索に使用することができる。VLSM機器は、単一のVLSM
機器によつて与えられるよりも長い履歴バツフアを持つ
が望ましい場合に連結されうる。
【図面の簡単な説明】
第１図はデータ圧縮を使用するデータ伝送システムのブ
ロツク図、第２図〜第５図はZL77アルゴリズムにおける
データ圧縮・圧縮解除手順を説明するための図、第６図
は修正ZL77アルゴリズムの図、第７図は更新後の修正ZL
77アルゴリズムの図、第８図はシストリツク・アレーを
用いて実行される修正ZL77アルゴリズムの図、第９図は
修正アルゴリズムのフローチヤート、第10図は古典的な
CAMセル構造のブロツク図、第11図は修正されたCAMセル
構造の図、第12図は修正された完全並列CAM構造の図、
第13図はVLSMハードウエアの機能ブロツク図、第14図は
VLSM符号化アルゴリズムの図、第15図はVLSMハードウエ
アの機能ブロツク図の詳細図、第16図はCAMワード・ア
レーのブロツク図、第17図はCAMワード・セルのブロツ
ク図、第18図はCAM符合セルのブロツク図、第19図は遅
延構造のブロツク図、第20図は優先アドレス符号化アル
ゴリズムのブロツク図、第21図は優先アドレス符号化ハ
ードウエアの図、第22図は符号器のブロツク図、第23図
は符号器の状態図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・エイ・パスコ―アンダーソ ン アメリカ合衆国マサチューセッツ州 02149，ニーダム，ハイランド・アベニ ュー 1061 (72)発明者 マイケル・ガットマン アメリカ合衆国マサチューセッツ州 02159，ニュートン，カーライル・プレ ース 11 (56)参考文献 特開 昭60−116228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 7/40

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】記憶された第１データ要素列内に、所与の
    第２データ要素列のデータ・ストリングと符合する、記
    憶されたデータ要素の最長のストリングを見出すための
    装置において、 前記第１データ要素の列を記憶するための記憶装置； 第１データ要素列の多重データ要素を前記第２データ要
    素列の単一データ要素と比較し、符合が見出されたとき
    に信号を発する比較回路；および 前記データ・ストリングのデータ要素と記憶場所におけ
    るデータ要素との比較を含む反復動作を前記比較回路に
    反復的に行わせ、前記比較回路による符号信号の発生を
    結果的に生じないのはいつかに基づいて最長の符合した
    ストリングを決めるための制御回路（124,130）； 少なくとも前記記憶装置および前記比較回路を含む複数
    のセル（122）のそれぞれにおいて、近接セル間の信号
    によって関係される前記セル，比較のため前記第２デー
    タ要素列の前記データ要素それぞれの反復を提供する前
    記セルおよびそれぞれの位置に前記第１データ要素列の
    前記データ要素の１つを保持するように構成される前記
    記憶装置； 前記比較回路であって、直列の比較器がそれぞれに異な
    った前記セルの１つによって構成され、前記比較器は前
    記第１データ要素列の前記データ要素の１つを所与の前
    記第２列と比較し、符合を見つけた場合に符合信号を発
    行する、比較器；および 前記比較器によって発行された前記符合信号を一時的に
    記憶するための遅延回路であって、異なる前記セルのそ
    れぞれ１つが前記第２データ要素列内の次のデータ要素
    上で次の反復を行うために使用し、前記記憶装置および
    前記比較回路はアドレッサブル・メモリの内容の組合せ
    によって構成され、コードワードの場合前記最長列を符
    号化するために充てられる符号回路および前記最長列を
    回復し前記コードワードを復号するために充てられる符
    号器によって更に構成され、最長符合列の長さの表示値
    を含むコードワードの場合、前記最長列の符号化するた
    めに充てられる前記符号回路によって構成される、遅延
    回路； を具備する装置。
  2. 【請求項２】前記制御回路が、前記反復動作の回数を計
    数し、所定の反復動作回数後に比較を終了するための手
    段を含む請求項１記載の装置。
  3. 【請求項３】前記記憶装置が前記第１データ要素の列の
    前記データ要素の１つをそれぞれ保持するための記憶場
    所を有し、 前記比較回路が、前記第１データ要素の列の１つと前記
    第２データ要素の列の所与のデータ要素とを比較し、符
    合が見出されたときに符合信号を発行する比較器の列に
    よって構成される、前記比較回路；および 遅延回路が、前記比較器によって発行された前記信号を
    一時的に記憶し、その後で前記列の隣接する比較器と結
    合し、前記第２のデータ要素列の次のデータ要素の比較
    において前記隣接する比較器が使用するように結合す
    る、遅延回路；によって構成されることを特徴とする請
    求項１記載の装置。
  4. 【請求項４】前記比較回路が、前記隣接する比較器から
    の前記遅延回路によって利用可能とされる遅延された信
    号が符合を指示する場合の除いて、前記符合信号の発出
    を禁止する論理部を含む請求項３記載の装置。
  5. 【請求項５】最初の反復動作で始まり、符合信号を生じ
    ない反復動作で終わる反復動作回数を計数し、この計数
    された回数に基づいて、前記最長の符合したストリング
    におけるデータ要素の数を決定する計数回路をさらに備
    える請求項３記載の装置。
  6. 【請求項６】計数回路であって、第１反復に始まり、符
    合信号で終わらない反復で終了するまで前記反復回数の
    計数をするために充てられ、計数された数に基づいて前
    記最長符合列の中の前記データ要素の数を判断する、計
    数回路によって更に構成される請求項３記載の装置。
  7. 【請求項７】前記計数回路であって、前記数が予め決め
    られる反復回数に達した場合前記反復を終了する信号を
    発行する、計数回路によって構成されることを特徴とす
    る請求項４記載の装置。
  8. 【請求項８】記憶された第１データ要素列内に、所与の
    第２データ要素列のデータ・ストリングと符合する、記
    憶されたデータ要素の最長のストリングを見出すための
    方法であって、 前記第１データ要素の列を記憶する段階； 第１データ要素列の多重データ要素を前記第２データ要
    素列の単一データ要素と比較する段階； 符合が見出されたときに信号を発行する段階； 前記比較する段階を反復して実行する段階であって、そ
    れぞれ反復が前記第２列のデータ要素と前記記憶された
    第１列の多重データ要素と比較を行なう、実行する段
    階；および、 前記第２データ要素列と符合が発生すると前記記憶され
    たデータ要素の最長ストリングを決定する段階であっ
    て、符合信号の発生を結果的に生じないのはいつかに基
    づいて最長の符合したストリングを決める、決定段階； 前記記憶する段階，前記比較する段階及び前記比較を実
    行する段階は、個々のセルで実行され、信号は関連する
    隣接セルに利用され、前記セルは比較のために前記第２
    データ要素列をそれぞれ反復して並列に提供し、記憶す
    る段階は前記第１データ要素列の前記データ要素の１つ
    を保持する記憶位置を含んで記憶する段階であって： 直列の比較器がそれぞれに異なった前記セルの１つによ
    って構成され、前記比較器は前記第１データ要素列の前
    記データ要素の１つを所与の前記第２列と比較し、符合
    を見つけた場合に符合信号を発行する、比較段階；およ
    び 前記比較段階によって発行された前記符合信号を一時的
    に記憶する段階を含んで構成される比較段階を実行する
    段階において、各符合信号が前記第２データ要素列内の
    次のデータ要素上で次の反復を行うために前記セルの異
    なる一つを使用する実行段階； によって構成されることを特徴とする方法。
  9. 【請求項９】データ要素の記憶された列内において、デ
    ータ要素の所与のデータ・ストリングと符合するデータ
    要素のストリングを識別するための装置において、 前記列の前記データ要素を保持し、絶対アドレスによっ
    てアドレスを指定することができる記憶場所と、 記憶されたデータ要素の前記ストリングの符合をどの記
    憶場所が保持するかを決定し、絶対アドレスによって該
    記憶場所を識別するための回路とを具備する請求項１記
    載の装置。
  10. 【請求項１０】前記の決定するための回路が、アドレス
    可能な記憶場所に保持されている前記列の前記データ要
    素の各々を前記データ・ストリングの所与のデータ要素
    を比較する比較器と、符合を指示する少なくとも１つの
    前記アドレス可能な記憶場所の絶対アドレスを決定し且
    つ監視するアドレス回路とを備える請求項９記載の装
    置。
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