JPH09180469A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPH09180469A JPH09180469A JP7334744A JP33474495A JPH09180469A JP H09180469 A JPH09180469 A JP H09180469A JP 7334744 A JP7334744 A JP 7334744A JP 33474495 A JP33474495 A JP 33474495A JP H09180469 A JPH09180469 A JP H09180469A
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】
【課題】大容量の連想記憶装置を高速検索を可能としな
がら低消費電力とする。 【解決手段】ワード単位のメモリセルＭＣ1 〜ＭＣm を
有するワードデータ記憶部ＷＭ1 〜ＷＭn に例えばデー
タ圧縮アルゴリズムによって構築される動的辞書を表す
ストリングテーブルを検索対象データとしてワード単位
で格納し、このストリングテーブルをΩレジスタ３ａ及
びＫレジスタ３ｂに保持された検索データをもとに参照
して、検索データと検索対象データとの一致を一致検出
回路ＣＣ1〜ＣＣn でワード毎に独立に検出する。この
とき、検索対象データ絞り込み回路ＤＳ1 〜ＤＳn でΩ
レジスタ３ａの検索データにおける例えば最下位の１ビ
ットデータとこれに該当するメモリセルＭＣK のビット
データとを比較し、両者が一致するワードデータ記憶部
に対応する一致検出回路のみをアクティブ状態に制御す
る。
がら低消費電力とする。 【解決手段】ワード単位のメモリセルＭＣ1 〜ＭＣm を
有するワードデータ記憶部ＷＭ1 〜ＷＭn に例えばデー
タ圧縮アルゴリズムによって構築される動的辞書を表す
ストリングテーブルを検索対象データとしてワード単位
で格納し、このストリングテーブルをΩレジスタ３ａ及
びＫレジスタ３ｂに保持された検索データをもとに参照
して、検索データと検索対象データとの一致を一致検出
回路ＣＣ1〜ＣＣn でワード毎に独立に検出する。この
とき、検索対象データ絞り込み回路ＤＳ1 〜ＤＳn でΩ
レジスタ３ａの検索データにおける例えば最下位の１ビ
ットデータとこれに該当するメモリセルＭＣK のビット
データとを比較し、両者が一致するワードデータ記憶部
に対応する一致検出回路のみをアクティブ状態に制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された検索デ
ータに基づいて多数の検索対象データを検索して同一又
は類似のデータの有無を出力する連想記憶装置に係り、
特に検索データに基づいて検索対象データを絞り込むこ
とができる連想記憶装置に関する。
ータに基づいて多数の検索対象データを検索して同一又
は類似のデータの有無を出力する連想記憶装置に係り、
特に検索データに基づいて検索対象データを絞り込むこ
とができる連想記憶装置に関する。
【０００２】
【従来の技術】従来のデータ検索機能を有する連想記憶
装置（ＣＡＭ：Content AddressableMemory）として
は、例えば図９に示す構成のものが提案されている。こ
の従来例は、所定ビット数ｍ（例えばｍ＝３２）のワー
ドデータでなる検索対象データを記憶する所定数ｎ（例
えばｎ＝１２８）のワードデータ記憶部ＷＭ 1 〜ＷＭn
が並列に設けられ、各ワードデータ記憶部ＷＭ1 〜ＷＭ
n にはワードデータを記憶する所定ビット数に対応する
数のメモリセルＭＣ1 〜ＭＣm を有し、これら各メモリ
セルＭＣ1 〜ＭＣm はワード線Ｗ1 〜Ｗn によって活性
化されると共に、記憶データが検索データに対応するワ
ードを表すビット線Ｂ1 〜Ｂmによって読出される。
装置（ＣＡＭ：Content AddressableMemory）として
は、例えば図９に示す構成のものが提案されている。こ
の従来例は、所定ビット数ｍ（例えばｍ＝３２）のワー
ドデータでなる検索対象データを記憶する所定数ｎ（例
えばｎ＝１２８）のワードデータ記憶部ＷＭ 1 〜ＷＭn
が並列に設けられ、各ワードデータ記憶部ＷＭ1 〜ＷＭ
n にはワードデータを記憶する所定ビット数に対応する
数のメモリセルＭＣ1 〜ＭＣm を有し、これら各メモリ
セルＭＣ1 〜ＭＣm はワード線Ｗ1 〜Ｗn によって活性
化されると共に、記憶データが検索データに対応するワ
ードを表すビット線Ｂ1 〜Ｂmによって読出される。
【０００３】そして、各ビット線Ｂ1 〜Ｂm 及び各ワー
ドデータ記憶部ＷＭ1 〜ＷＭn のメモリセルＭＣ1 〜Ｍ
Ｃm から読出されたビットデータが一致検出回路ＣＣ1
〜ＣＣn に供給されて一致判断が行われる。これら一致
検出回路ＣＣ1 〜ＣＣn は、入力される共通の回路動作
信号線ＳC がアクティブであるときに各ビット線Ｂ1〜
Ｂm 及びメモリセルＭＣ1 〜ＭＣm の一致検出を行い、
ワード内の全てのビット線Ｂ1 〜Ｂm 及びメモリセルＭ
Ｃ1 〜ＭＣm のビットデータが一致したときに一致信号
線Ｃ1 〜Ｃn がアクティブとなる。
ドデータ記憶部ＷＭ1 〜ＷＭn のメモリセルＭＣ1 〜Ｍ
Ｃm から読出されたビットデータが一致検出回路ＣＣ1
〜ＣＣn に供給されて一致判断が行われる。これら一致
検出回路ＣＣ1 〜ＣＣn は、入力される共通の回路動作
信号線ＳC がアクティブであるときに各ビット線Ｂ1〜
Ｂm 及びメモリセルＭＣ1 〜ＭＣm の一致検出を行い、
ワード内の全てのビット線Ｂ1 〜Ｂm 及びメモリセルＭ
Ｃ1 〜ＭＣm のビットデータが一致したときに一致信号
線Ｃ1 〜Ｃn がアクティブとなる。
【０００４】この構成によれば、予め各ワードデータ記
憶部ＷＭ1 〜ＷＭn に検索対象データを格納しておき、
この状態で、検索を行う場合には、先ず各ワード線Ｗ1
〜Ｗ n をアクティブ状態とすると共に、ビット信号線Ｂ
1 〜Ｂm に検索データの各ビットを設定した状態で、回
路動作信号線ＳC をアクティブ状態とすることにより、
検索データとワードデータ記憶部ＷＭ1 〜ＷＭn に格納
されている検索対象データとが一致した一致検出回路Ｃ
Ｃi （ｉ＝１，２……ｎ）がアクティブ状態となって、
検索対象データから検索データと一致するデータを抽出
することができる。
憶部ＷＭ1 〜ＷＭn に検索対象データを格納しておき、
この状態で、検索を行う場合には、先ず各ワード線Ｗ1
〜Ｗ n をアクティブ状態とすると共に、ビット信号線Ｂ
1 〜Ｂm に検索データの各ビットを設定した状態で、回
路動作信号線ＳC をアクティブ状態とすることにより、
検索データとワードデータ記憶部ＷＭ1 〜ＷＭn に格納
されている検索対象データとが一致した一致検出回路Ｃ
Ｃi （ｉ＝１，２……ｎ）がアクティブ状態となって、
検索対象データから検索データと一致するデータを抽出
することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の連想記憶装置にあっては、各ワードデータ記憶部Ｗ
Ｍ1 〜ＷＭn 毎に一致検出回路ＣＣ1 〜ＣＣn を有する
ので、一度の検索で検索対象データの全ワードを同時に
一致検出することができ、高速検索が可能であるが、全
ての一致検出回路ＣＣ1 〜ＣＣn が同時に動作状態とな
るため、大容量の連想記憶装置においては消費電流が非
常に大きなものとなってしまうという未解決の課題があ
る。
来の連想記憶装置にあっては、各ワードデータ記憶部Ｗ
Ｍ1 〜ＷＭn 毎に一致検出回路ＣＣ1 〜ＣＣn を有する
ので、一度の検索で検索対象データの全ワードを同時に
一致検出することができ、高速検索が可能であるが、全
ての一致検出回路ＣＣ1 〜ＣＣn が同時に動作状態とな
るため、大容量の連想記憶装置においては消費電流が非
常に大きなものとなってしまうという未解決の課題があ
る。
【０００６】そこで、本発明は、上記従来例の未解決の
課題に着目してなされたものであり、高速検索を可能と
しながら低消費電力とすることができる大容量の連想記
憶装置を提供することを目的としている。
課題に着目してなされたものであり、高速検索を可能と
しながら低消費電力とすることができる大容量の連想記
憶装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る連想記憶装置は、入力された検索デ
ータに基づいてメモリセルアレイに格納された多数の検
索対象データを検索して同一又は類似のデータの有無を
出力する連想記憶装置において、前記検索データの一部
と検索対象データの一部とを比較して検索すべき検索対
象データを絞り込む検索対象絞り込み手段と、該検索対
象絞り込み手段で絞り込んだ前記検索対象データを検索
するデータ検索手段とを備えたことを特徴としている。
に、請求項１に係る連想記憶装置は、入力された検索デ
ータに基づいてメモリセルアレイに格納された多数の検
索対象データを検索して同一又は類似のデータの有無を
出力する連想記憶装置において、前記検索データの一部
と検索対象データの一部とを比較して検索すべき検索対
象データを絞り込む検索対象絞り込み手段と、該検索対
象絞り込み手段で絞り込んだ前記検索対象データを検索
するデータ検索手段とを備えたことを特徴としている。
【０００８】この請求項１の発明においては、検索対象
データ絞り込み手段で予め検索データの一部と検索対象
データの一部とを比較して検索すべき検索対象データを
絞り込み、この絞り込まれた検索対象データについての
みデータ検索手段で検索することにより、データ検索手
段に含まれる一致検出回路の動作数を限定して省電力化
を図る。
データ絞り込み手段で予め検索データの一部と検索対象
データの一部とを比較して検索すべき検索対象データを
絞り込み、この絞り込まれた検索対象データについての
みデータ検索手段で検索することにより、データ検索手
段に含まれる一致検出回路の動作数を限定して省電力化
を図る。
【０００９】また、請求項２に係る連想記憶装置は、請
求項１の発明において、前記メモリセルアレイには、デ
ータ圧縮アルゴリズムによって検索データに対して過去
の文字列に専用のアドレスを割当てて辞書形式で登録さ
れる動的辞書が格納されていることを特徴としている。
この請求項２の発明においては、データ圧縮アルゴリズ
ムによってメモリセルアレイに構築される動的辞書の検
索範囲の絞り込みを簡単な構成で正確に行うことができ
る。
求項１の発明において、前記メモリセルアレイには、デ
ータ圧縮アルゴリズムによって検索データに対して過去
の文字列に専用のアドレスを割当てて辞書形式で登録さ
れる動的辞書が格納されていることを特徴としている。
この請求項２の発明においては、データ圧縮アルゴリズ
ムによってメモリセルアレイに構築される動的辞書の検
索範囲の絞り込みを簡単な構成で正確に行うことができ
る。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の一実施形態を示すブ
ロック図である。図中、１は連想記憶装置であって、所
定ビット数ｍ（例えばｍ＝３２）のワードデータでなる
検索対象データを記憶する所定数ｎ（例えばｎ＝１２
８）のワードデータ記憶部ＷＭ1 〜ＷＭn が並列に設け
られてメモリセルアレイが構成され、各ワードデータ記
憶部ＷＭ1 〜ＷＭn にはワードデータを記憶する所定ビ
ット数に対応する数のメモリセルＭＣ1 〜ＭＣm を有
し、これら各メモリセルＭＣ1 〜ＭＣm はワード線Ｗ1
〜Ｗn によって活性化されると共に、記憶データが検索
データに対応するワードを表すビット線Ｂ1 〜Ｂm によ
って読出される。
基づいて説明する。図１は本発明の一実施形態を示すブ
ロック図である。図中、１は連想記憶装置であって、所
定ビット数ｍ（例えばｍ＝３２）のワードデータでなる
検索対象データを記憶する所定数ｎ（例えばｎ＝１２
８）のワードデータ記憶部ＷＭ1 〜ＷＭn が並列に設け
られてメモリセルアレイが構成され、各ワードデータ記
憶部ＷＭ1 〜ＷＭn にはワードデータを記憶する所定ビ
ット数に対応する数のメモリセルＭＣ1 〜ＭＣm を有
し、これら各メモリセルＭＣ1 〜ＭＣm はワード線Ｗ1
〜Ｗn によって活性化されると共に、記憶データが検索
データに対応するワードを表すビット線Ｂ1 〜Ｂm によ
って読出される。
【００１１】ここで、ワードデータ記憶部ＷＭ1 〜ＷＭ
n のメモリセルＭＣ1 〜ＭＣm は、後述するデータ圧縮
アルゴリズムにおけるストリングテーブルに対応してお
り、メモリセルＭＣ1 〜ＭＣK （例えばｋ＝１６）でΩ
データを格納し、ＭＣK+1 〜ＭＣm でＫデータを格納す
るように構成されている。また、ビット線Ｂ1 〜ＢK は
Ωレジスタ３ａに接続され、ビット線ＢK+1 〜Ｂ m はＫ
レジスタ３ｂに接続されている。
n のメモリセルＭＣ1 〜ＭＣm は、後述するデータ圧縮
アルゴリズムにおけるストリングテーブルに対応してお
り、メモリセルＭＣ1 〜ＭＣK （例えばｋ＝１６）でΩ
データを格納し、ＭＣK+1 〜ＭＣm でＫデータを格納す
るように構成されている。また、ビット線Ｂ1 〜ＢK は
Ωレジスタ３ａに接続され、ビット線ＢK+1 〜Ｂ m はＫ
レジスタ３ｂに接続されている。
【００１２】さらに、ワード線Ｗ1 〜Ｗn はワード線選
択回路４に接続されており、このワード線選択回路４で
ワードデータ記憶部ＷＭ1 〜ＷＭn へのデータの格納時
にはテーブルポインタＴP で指定される１つのワード線
Ｗi （ｉ＝１，２，……ｎ）が選択されてアクティブ状
態となると共に、データの読出時には各ワード線Ｗ1〜
Ｗn の全てが選択されてアクティブ状態となる。
択回路４に接続されており、このワード線選択回路４で
ワードデータ記憶部ＷＭ1 〜ＷＭn へのデータの格納時
にはテーブルポインタＴP で指定される１つのワード線
Ｗi （ｉ＝１，２，……ｎ）が選択されてアクティブ状
態となると共に、データの読出時には各ワード線Ｗ1〜
Ｗn の全てが選択されてアクティブ状態となる。
【００１３】そして、各ビット線Ｂ1 〜Ｂm 及び各ワー
ドデータ記憶部ＷＭ1 〜ＷＭn のメモリセルＭＣ1 〜Ｍ
Ｃm から読出されたビットデータがデータ検索手段とし
ての一致検出回路ＣＣ1 〜ＣＣn に供給されて一致判断
が行われる。これら一致検出回路ＣＣ1 〜ＣＣn は、入
力される回路動作信号線ＳC1〜ＳCnがアクティブである
ときに各ビット線Ｂ1 〜Ｂm 及びメモリセルＭＣ1 〜Ｍ
Ｃm の一致検出を行い、ワード内の全てのビット線Ｂ1
〜Ｂm 及びメモリセルＭＣ1 〜ＭＣm のビットデータが
一致したときに一致信号線Ｃ1 〜Ｃn がアクティブとな
る。
ドデータ記憶部ＷＭ1 〜ＷＭn のメモリセルＭＣ1 〜Ｍ
Ｃm から読出されたビットデータがデータ検索手段とし
ての一致検出回路ＣＣ1 〜ＣＣn に供給されて一致判断
が行われる。これら一致検出回路ＣＣ1 〜ＣＣn は、入
力される回路動作信号線ＳC1〜ＳCnがアクティブである
ときに各ビット線Ｂ1 〜Ｂm 及びメモリセルＭＣ1 〜Ｍ
Ｃm の一致検出を行い、ワード内の全てのビット線Ｂ1
〜Ｂm 及びメモリセルＭＣ1 〜ＭＣm のビットデータが
一致したときに一致信号線Ｃ1 〜Ｃn がアクティブとな
る。
【００１４】一方、一致検出回路ＣＣ1 〜ＣＣn に入力
される回路動作信号線ＳC1〜ＳCnは、検索対象データ絞
り込み手段としての検索対象データ絞り込み回路ＤＳ1
〜ＤＳn に接続されている。この検索対象データ絞り込
み回路ＤＳ1 〜ＤＳn の夫々は、出力側が回路動作信号
線ＳC1〜ＳCnに接続され且つ一方の入力側に共通の検出
回路動作信号線ＳCCが接続されたアンド回路ＡＮＤと、
このアンド回路ＡＮＤの他方の入力側に接続された反転
出力端子を有する排他的論理和回路ＥＸＯとを備えてい
る。排他的論理和回路ＥＸＯの一方の入力側にはΩレジ
スタ３ａの最下位の１ビットデータがビット線ＢX を介
して入力され、他方の入力側にΩレジスタ３ａの最下位
の１ビットに対応するワードデータ記憶部ＷＭ1 〜ＷＭ
n のメモリセルＭＣK のビットデータがデータ線ＤX1〜
ＤXnを介して入力されている。
される回路動作信号線ＳC1〜ＳCnは、検索対象データ絞
り込み手段としての検索対象データ絞り込み回路ＤＳ1
〜ＤＳn に接続されている。この検索対象データ絞り込
み回路ＤＳ1 〜ＤＳn の夫々は、出力側が回路動作信号
線ＳC1〜ＳCnに接続され且つ一方の入力側に共通の検出
回路動作信号線ＳCCが接続されたアンド回路ＡＮＤと、
このアンド回路ＡＮＤの他方の入力側に接続された反転
出力端子を有する排他的論理和回路ＥＸＯとを備えてい
る。排他的論理和回路ＥＸＯの一方の入力側にはΩレジ
スタ３ａの最下位の１ビットデータがビット線ＢX を介
して入力され、他方の入力側にΩレジスタ３ａの最下位
の１ビットに対応するワードデータ記憶部ＷＭ1 〜ＷＭ
n のメモリセルＭＣK のビットデータがデータ線ＤX1〜
ＤXnを介して入力されている。
【００１５】次に、上記連想記憶装置１を使用するデー
タ圧縮アルゴリズムの１つであるＤＣＬＺ（Data Compr
ession Limpel Ziv ）アルゴリズム処理を図２を伴って
説明する。このＤＣＬＺアルゴリズムでは、検索データ
に対して過去の文字列に専用のコードを割当てて辞書形
式で登録する動的辞書を作成するようにしている。この
処理は、先ずステップＳ１で、ストリングテーブルの初
期化を行う。この初期化は、入力される全てのシングル
バイトストリング（非圧縮データバイト）をメモリに記
憶する。このとき、各データが記憶されているアドレス
をエントリーアドレスＡＤＤと称す。
タ圧縮アルゴリズムの１つであるＤＣＬＺ（Data Compr
ession Limpel Ziv ）アルゴリズム処理を図２を伴って
説明する。このＤＣＬＺアルゴリズムでは、検索データ
に対して過去の文字列に専用のコードを割当てて辞書形
式で登録する動的辞書を作成するようにしている。この
処理は、先ずステップＳ１で、ストリングテーブルの初
期化を行う。この初期化は、入力される全てのシングル
バイトストリング（非圧縮データバイト）をメモリに記
憶する。このとき、各データが記憶されているアドレス
をエントリーアドレスＡＤＤと称す。
【００１６】次いで、ステップＳ２に移行して、非圧縮
データの最初の入力バイトのエントリーアドレスＡＤＤ
をΩレジスタ３ａに格納する。次いで、ステップＳ３に
移行して、現在の非圧縮データの入力バイトに続く入力
バイトが存在するか否かを判定する。ここで、続く入力
バイトが存在しないときには、ステップＳ４に移行して
最終ストリングを表すコードを出力して処理を終了し、
続く入力バイトが存在する場合には、ステップＳ５に移
行する。
データの最初の入力バイトのエントリーアドレスＡＤＤ
をΩレジスタ３ａに格納する。次いで、ステップＳ３に
移行して、現在の非圧縮データの入力バイトに続く入力
バイトが存在するか否かを判定する。ここで、続く入力
バイトが存在しないときには、ステップＳ４に移行して
最終ストリングを表すコードを出力して処理を終了し、
続く入力バイトが存在する場合には、ステップＳ５に移
行する。
【００１７】このステップＳ５では、続く入力バイトを
Ｋレジスタ３ｂに格納してからステップＳ６に移行し、
ストリングΩＫがストリングテーブルに存在するか否か
を判定する。この判定は、検索データΩＫと検索対象デ
ータとの一致検出を行うもので、一致するデータが存在
しない場合は、ステップＳ７に移行してΩレジスタ３ａ
に格納されているエントリーアドレスＡＤＤを出力し、
次いでステップＳ８に移行して新たにストリングΩＫを
ストリングテーブルに追加する。つまり、ストリングΩ
Ｋが新たな記憶データとなる。また、このとき出力され
るエントリーアドレスＡＤＤが、圧縮データとなる。
Ｋレジスタ３ｂに格納してからステップＳ６に移行し、
ストリングΩＫがストリングテーブルに存在するか否か
を判定する。この判定は、検索データΩＫと検索対象デ
ータとの一致検出を行うもので、一致するデータが存在
しない場合は、ステップＳ７に移行してΩレジスタ３ａ
に格納されているエントリーアドレスＡＤＤを出力し、
次いでステップＳ８に移行して新たにストリングΩＫを
ストリングテーブルに追加する。つまり、ストリングΩ
Ｋが新たな記憶データとなる。また、このとき出力され
るエントリーアドレスＡＤＤが、圧縮データとなる。
【００１８】次いで、ステップＳ９に移行して、Ｋレジ
スタ３ｂに格納されている入力バイトのエントリーアド
レスＡＤＤをΩレジスタ３ａに入力してからステップＳ
３に戻る。一方、ステップＳ６の判定結果が、ストリン
グΩＫと一致するデータが存在するものであるときに
は、ステップＳ１０に移行して、ストリングΩＫのエン
トリーアドレスＡＤＤをΩレジスタ３ａに格納してから
前記ステップＳ３に戻る。
スタ３ｂに格納されている入力バイトのエントリーアド
レスＡＤＤをΩレジスタ３ａに入力してからステップＳ
３に戻る。一方、ステップＳ６の判定結果が、ストリン
グΩＫと一致するデータが存在するものであるときに
は、ステップＳ１０に移行して、ストリングΩＫのエン
トリーアドレスＡＤＤをΩレジスタ３ａに格納してから
前記ステップＳ３に戻る。
【００１９】以上のようなＤＣＬＺアルゴリズム処理を
使用して文字データの圧縮を行う場合を図３について説
明する。この図３では、ａ，ｂ，ｃの３文字で構成され
た文字列「ａｂｃａｂｃａｃａｃｂ」をデータ圧縮する
場合を説明する。ここで、図３（ａ）は、入力バイト、
Ｋレジスタ及びΩレジスタ、出力コードの内容を夫々表
し、図３（ｂ）はメモリセルアレイ２に構築される辞書
の内容がアドレスに対してＫレジスタの内容及びΩレジ
スタの内容とが対応付けられて表されている。
使用して文字データの圧縮を行う場合を図３について説
明する。この図３では、ａ，ｂ，ｃの３文字で構成され
た文字列「ａｂｃａｂｃａｃａｃｂ」をデータ圧縮する
場合を説明する。ここで、図３（ａ）は、入力バイト、
Ｋレジスタ及びΩレジスタ、出力コードの内容を夫々表
し、図３（ｂ）はメモリセルアレイ２に構築される辞書
の内容がアドレスに対してＫレジスタの内容及びΩレジ
スタの内容とが対応付けられて表されている。
【００２０】先ず、図２の処理が実行開始されると、先
ずステップＳ１で辞書の初期化が行われ、図３（ｂ）に
示すように、アドレス“１”に対応するＫ記憶領域に
「ａ」、アドレス“２”に対応するＫ記憶領域に「ｂ」
及びアドレス“３”に対応するＫ記憶領域に「ｃ」が夫
々格納され、Ω記憶領域にはなにも格納されない。次い
でステップＳ２に移行して、先頭の入力バイト「ａ」に
対応する辞書のアドレス“１”がΩレジスタに書込まれ
る。
ずステップＳ１で辞書の初期化が行われ、図３（ｂ）に
示すように、アドレス“１”に対応するＫ記憶領域に
「ａ」、アドレス“２”に対応するＫ記憶領域に「ｂ」
及びアドレス“３”に対応するＫ記憶領域に「ｃ」が夫
々格納され、Ω記憶領域にはなにも格納されない。次い
でステップＳ２に移行して、先頭の入力バイト「ａ」に
対応する辞書のアドレス“１”がΩレジスタに書込まれ
る。
【００２１】次いで、続く入力バイト「ｂ」が存在する
ので、ステップＳ３からステップＳ５に移行して、入力
バイト「ｂ」をＫレジスタに書込み、次いでステップＳ
６に移行して両レジスタに書込まれたデータ「ｂ，１」
が辞書内にあるか否かを判定し、辞書内に存在しないの
で、ステップＳ７に移行して、Ωレジスタのアドレスデ
ータ「１」を出力コードとして出力し、次いでステップ
Ｓ８で辞書の終端即ちアドレス“４”に対応するＫ記憶
領域に「ｂ」をΩ記憶領域に「１」を夫々格納し、次い
でステップＳ９でＫレジスタの内容「ｂ」に対応する辞
書のアドレス“２”をΩレジスタ３ａに格納してからス
テップＳ３に戻る。
ので、ステップＳ３からステップＳ５に移行して、入力
バイト「ｂ」をＫレジスタに書込み、次いでステップＳ
６に移行して両レジスタに書込まれたデータ「ｂ，１」
が辞書内にあるか否かを判定し、辞書内に存在しないの
で、ステップＳ７に移行して、Ωレジスタのアドレスデ
ータ「１」を出力コードとして出力し、次いでステップ
Ｓ８で辞書の終端即ちアドレス“４”に対応するＫ記憶
領域に「ｂ」をΩ記憶領域に「１」を夫々格納し、次い
でステップＳ９でＫレジスタの内容「ｂ」に対応する辞
書のアドレス“２”をΩレジスタ３ａに格納してからス
テップＳ３に戻る。
【００２２】ここで、続く入力バイト「ｃ」が存在する
ことにより、前記と同様にステップＳ５に移行して、入
力バイト「ｃ」をＫレジスタに書込み、次いでステップ
Ｓ６に移行して、両レジスタに書込まれている「ｃ，
２」が辞書内に存在するか否かを判定し、この場合も辞
書内に「ｃ，２」が存在しないので、ステップＳ７に移
行して、Ωレジスタの内容“２”を出力コードとして出
力し、次いでステップＳ８に移行して辞書のアドレス
“５”に対応するＫ記憶領域に「ｃ」を、Ω記憶領域に
「２」を夫々記憶し、次いでステップＳ９に移行してＫ
レジスタの内容「ｃ」に対応する辞書のアドレス“３”
をΩレジスタに格納してから前記ステップＳ３に戻る。
ことにより、前記と同様にステップＳ５に移行して、入
力バイト「ｃ」をＫレジスタに書込み、次いでステップ
Ｓ６に移行して、両レジスタに書込まれている「ｃ，
２」が辞書内に存在するか否かを判定し、この場合も辞
書内に「ｃ，２」が存在しないので、ステップＳ７に移
行して、Ωレジスタの内容“２”を出力コードとして出
力し、次いでステップＳ８に移行して辞書のアドレス
“５”に対応するＫ記憶領域に「ｃ」を、Ω記憶領域に
「２」を夫々記憶し、次いでステップＳ９に移行してＫ
レジスタの内容「ｃ」に対応する辞書のアドレス“３”
をΩレジスタに格納してから前記ステップＳ３に戻る。
【００２３】このステップＳ３でも、続く入力バイト
「ａ」が存在することにより、これをＫレジスタに格納
し、且つ「ａ，３」が辞書に存在しないことにより、こ
れを辞書のアドレス“６”に格納し、“３”を出力コー
ドとして出力し、Ｋレジスタに格納されている「ａ」に
対応する辞書のアドレス“１”をΩレジスタに格納して
からステップＳ３に戻る。
「ａ」が存在することにより、これをＫレジスタに格納
し、且つ「ａ，３」が辞書に存在しないことにより、こ
れを辞書のアドレス“６”に格納し、“３”を出力コー
ドとして出力し、Ｋレジスタに格納されている「ａ」に
対応する辞書のアドレス“１”をΩレジスタに格納して
からステップＳ３に戻る。
【００２４】この場合も続く入力バイト「ｂ」が存在す
ることから、これをＫレジスタに格納し、「ｂ，１」が
辞書に格納されているか否かを判定する。この場合に
は、辞書のアドレス“４”に「ｂ，１」が格納されてい
るので、ステップＳ１０に移行して、アドレス“４”を
Ωレジスタに格納してからステップＳ３に戻る。ここで
も、続く入力バイト「ｃ」が存在するので、これをＫレ
ジスタに格納すると共に、「ｃ，４」が辞書にないの
で、“４”を出力コードとして出力すると共に、辞書の
アドレス“７”に「ｃ，４」を格納し、且つＫレジスタ
の内容「ｃ」に対応するアドレス“３”をΩレジスタに
格納してからステップＳ３に戻る。
ることから、これをＫレジスタに格納し、「ｂ，１」が
辞書に格納されているか否かを判定する。この場合に
は、辞書のアドレス“４”に「ｂ，１」が格納されてい
るので、ステップＳ１０に移行して、アドレス“４”を
Ωレジスタに格納してからステップＳ３に戻る。ここで
も、続く入力バイト「ｃ」が存在するので、これをＫレ
ジスタに格納すると共に、「ｃ，４」が辞書にないの
で、“４”を出力コードとして出力すると共に、辞書の
アドレス“７”に「ｃ，４」を格納し、且つＫレジスタ
の内容「ｃ」に対応するアドレス“３”をΩレジスタに
格納してからステップＳ３に戻る。
【００２５】このように順次図２の処理を繰り返すこと
により、図３（ａ）に示すように出力コードが出力され
ると共に、図３（ｂ）に示すように辞書が構築される。
次に、上記ＤＣＬＺアルゴリズム処理を行う実施形態の
動作を図４〜図６を用いて簡単に説明する。これらの図
４〜図６では、Ωレジスタ３ａ及びＫレジスタ３ｂに検
索データを保持すると共に、ストリングテーブルＳＴに
検索対象データを配置し、Ωレジスタ３ａ及びＫレジス
タ３ｂに保持された検索データと完全に一致するものが
ストリングテーブルＳＴ中に存在するか否かを調べるこ
とを検索という。
により、図３（ａ）に示すように出力コードが出力され
ると共に、図３（ｂ）に示すように辞書が構築される。
次に、上記ＤＣＬＺアルゴリズム処理を行う実施形態の
動作を図４〜図６を用いて簡単に説明する。これらの図
４〜図６では、Ωレジスタ３ａ及びＫレジスタ３ｂに検
索データを保持すると共に、ストリングテーブルＳＴに
検索対象データを配置し、Ωレジスタ３ａ及びＫレジス
タ３ｂに保持された検索データと完全に一致するものが
ストリングテーブルＳＴ中に存在するか否かを調べるこ
とを検索という。
【００２６】図４〜図６の例では、ワードデータ記憶部
ＷＭ1 〜ＷＭn には、アドレスとして“０”からＡＤＤ
MAX までが設定され、テーブルポインタ（Table Ptr)は
ストリングテーブルの構築範囲の次の書込アドレスＡW
又はＡW+1 即ち未構築範囲の先頭アドレスを常に示して
おり、さらにワードデータ記憶部ＷＭ1 〜ＷＭn のスト
リングテーブル構築範囲内におけるアドレスＡＤＤ1 に
はデータΩ1 及びＫ1が既に書込まれているものとす
る。
ＷＭ1 〜ＷＭn には、アドレスとして“０”からＡＤＤ
MAX までが設定され、テーブルポインタ（Table Ptr)は
ストリングテーブルの構築範囲の次の書込アドレスＡW
又はＡW+1 即ち未構築範囲の先頭アドレスを常に示して
おり、さらにワードデータ記憶部ＷＭ1 〜ＷＭn のスト
リングテーブル構築範囲内におけるアドレスＡＤＤ1 に
はデータΩ1 及びＫ1が既に書込まれているものとす
る。
【００２７】そして、先ず図４に示すように、Ωレジス
タ３ａにデータΩ1 が設定され、Ｋレジスタ３ｂにデー
タＫ1 が設定されると、これらデータΩ1 及びＫ1 の組
をストリングテーブルＳＴ上で検索する（ステップＳ
６）。このとき、ワード線選択回路４で全てのワード線
Ｗ1 〜Ｗn をアクティブ状態とすると共に、共通の検出
回路動作信号線ＳCCをアクティブ状態とする。
タ３ａにデータΩ1 が設定され、Ｋレジスタ３ｂにデー
タＫ1 が設定されると、これらデータΩ1 及びＫ1 の組
をストリングテーブルＳＴ上で検索する（ステップＳ
６）。このとき、ワード線選択回路４で全てのワード線
Ｗ1 〜Ｗn をアクティブ状態とすると共に、共通の検出
回路動作信号線ＳCCをアクティブ状態とする。
【００２８】このため、検索対象データ絞り込み回路Ｄ
Ｓ1 〜ＤＳn では、Ωレジスタに設定されているデータ
Ω1 の最下位の１ビットがビット線ＢX を介して排他的
論理和回路ＥＸＯに入力されていることにより、このデ
ータΩ1 の最下位ビットデータと等しいビットデータを
記憶しているメモリセルＭＣK を有するワードデータ記
憶部ＷＭ1 〜ＷＭn に対応する検索対象データ絞り込み
回路ＤＳ1 〜ＤＳn の排他的論理和回路ＥＸＯの出力の
みがアクティブ状態となり、これに応じて対応するアン
ド回路ＡＮＤの出力がアクティブ状態となることによ
り、対応する回路動作信号線ＳC1〜ＳCnがアクティブ状
態となって、一致検出回路ＣＣ1 〜ＣＣnの絞り込みが
行われる。
Ｓ1 〜ＤＳn では、Ωレジスタに設定されているデータ
Ω1 の最下位の１ビットがビット線ＢX を介して排他的
論理和回路ＥＸＯに入力されていることにより、このデ
ータΩ1 の最下位ビットデータと等しいビットデータを
記憶しているメモリセルＭＣK を有するワードデータ記
憶部ＷＭ1 〜ＷＭn に対応する検索対象データ絞り込み
回路ＤＳ1 〜ＤＳn の排他的論理和回路ＥＸＯの出力の
みがアクティブ状態となり、これに応じて対応するアン
ド回路ＡＮＤの出力がアクティブ状態となることによ
り、対応する回路動作信号線ＳC1〜ＳCnがアクティブ状
態となって、一致検出回路ＣＣ1 〜ＣＣnの絞り込みが
行われる。
【００２９】したがって、図４で例えばアドレスＡＤＤ
1 にはデータΩ1 が格納されているので、このアドレス
ＡＤＤ1 に対応するワードデータ記憶部ＷＭj （ｊ＝
１，２……ｎ）に対応する一致検出回路ＣＣj が動作状
態となると共に、他のデータΩ 1 の最下位ビットに一致
するビットデータを格納している一致検出回路ＣＣ1 〜
ＣＣn も動作状態となる。
1 にはデータΩ1 が格納されているので、このアドレス
ＡＤＤ1 に対応するワードデータ記憶部ＷＭj （ｊ＝
１，２……ｎ）に対応する一致検出回路ＣＣj が動作状
態となると共に、他のデータΩ 1 の最下位ビットに一致
するビットデータを格納している一致検出回路ＣＣ1 〜
ＣＣn も動作状態となる。
【００３０】この結果、ワードデータ記憶部ＷＭ1 〜Ｗ
Ｍn の内検索データΩ1 の最下位ビットと一致するデー
タを格納しているワードデータ記憶部に対応する一致検
出回路ＣＣ1 〜ＣＣn のみが動作状態となり、他の一致
検出回路は非動作状態を維持することになるので、消費
電流を大幅に減少させることができる。この検索によっ
て、ストリングテーブルＳＴのアドレスＡＤＤ1 に既に
データΩ1 及びＫ1 の組が書込まれているので、一致検
出回路ＣＣj から検索データと検索対象データの一致を
表す一致信号線Ｃj がアクティブ状態となって、一致デ
ータを検出することができる。
Ｍn の内検索データΩ1 の最下位ビットと一致するデー
タを格納しているワードデータ記憶部に対応する一致検
出回路ＣＣ1 〜ＣＣn のみが動作状態となり、他の一致
検出回路は非動作状態を維持することになるので、消費
電流を大幅に減少させることができる。この検索によっ
て、ストリングテーブルＳＴのアドレスＡＤＤ1 に既に
データΩ1 及びＫ1 の組が書込まれているので、一致検
出回路ＣＣj から検索データと検索対象データの一致を
表す一致信号線Ｃj がアクティブ状態となって、一致デ
ータを検出することができる。
【００３１】このように一致が検出されたときには、ス
トリングテーブルＳＴに新たなデータは追加されないの
で、テーブルポインタＴP の指すアドレスは変化せずそ
のまま維持される。そして、検索データに一致する検索
対象データが検出されると、図５に示すように、該当す
る検索対象データのアドレスＡＤＤ1 がΩレジスタ３ａ
に設定され（ステップＳ１０）、次いで後続の入力デー
タがあるか否かを判定し、後続入力データとしてデータ
Ｋ2 があるときには、このデータＫ2 がＫレジスタ３ｂ
に設定される（ステップＳ５）。
トリングテーブルＳＴに新たなデータは追加されないの
で、テーブルポインタＴP の指すアドレスは変化せずそ
のまま維持される。そして、検索データに一致する検索
対象データが検出されると、図５に示すように、該当す
る検索対象データのアドレスＡＤＤ1 がΩレジスタ３ａ
に設定され（ステップＳ１０）、次いで後続の入力デー
タがあるか否かを判定し、後続入力データとしてデータ
Ｋ2 があるときには、このデータＫ2 がＫレジスタ３ｂ
に設定される（ステップＳ５）。
【００３２】そして、Ωレジスタ３ａ及びＫレジスタ３
ｂに設定されたアドレスＡＤＤ1 及びデータＫ2 の組を
ストリングテーブルＳＴ上で検索するが、このデータＡ
ＤＤ 1 及びＫ2 の組はストリングテーブルＳＴ上に存在
しない。そこで、図６に示すように、ストリングテーブ
ルＳＴに新たなデータを追加する。具体的には、ワード
線選択回路４でテーブルポインタＴP の指すストリング
テーブルの未構築領域の先頭アドレスＡW に対応ワード
データ記憶部ＷＭW のワード線ＷW をアクティブ状態と
することにより、ワードデータ記憶部ＷＭW の各メモリ
セルＭＣ1 〜ＭＣK 及びＭＣK+1 〜ＭＣm にデータＡＤ
Ｄ1 及びＫ2 を書込み、テーブルポインタＴP の指すア
ドレスを１つ増加させてアドレスＡW ＋１に更新する
（ステップＳ８）。次いで、Ｋレジスタ３ｂに格納され
ているデータＫ2 のエントリーアドレスＡＤＤ2 をΩレ
ジスタ３ａに設定し、次の入力データＫ3 をＫレジスタ
３ｂに設定する。
ｂに設定されたアドレスＡＤＤ1 及びデータＫ2 の組を
ストリングテーブルＳＴ上で検索するが、このデータＡ
ＤＤ 1 及びＫ2 の組はストリングテーブルＳＴ上に存在
しない。そこで、図６に示すように、ストリングテーブ
ルＳＴに新たなデータを追加する。具体的には、ワード
線選択回路４でテーブルポインタＴP の指すストリング
テーブルの未構築領域の先頭アドレスＡW に対応ワード
データ記憶部ＷＭW のワード線ＷW をアクティブ状態と
することにより、ワードデータ記憶部ＷＭW の各メモリ
セルＭＣ1 〜ＭＣK 及びＭＣK+1 〜ＭＣm にデータＡＤ
Ｄ1 及びＫ2 を書込み、テーブルポインタＴP の指すア
ドレスを１つ増加させてアドレスＡW ＋１に更新する
（ステップＳ８）。次いで、Ｋレジスタ３ｂに格納され
ているデータＫ2 のエントリーアドレスＡＤＤ2 をΩレ
ジスタ３ａに設定し、次の入力データＫ3 をＫレジスタ
３ｂに設定する。
【００３３】以上のようにΩレジスタ３ａ及びＫレジス
タにデータが設定される毎にストリングテーブルを検索
して一致の検出を繰り返す。そして、例えばデータＡＤ
Ｄ1 及びＫ2 をストリングテーブルＳＴ内で検索したと
きに一致するデータが存在しない場合には、図６のよう
にアドレスＡＤＤ1以降にデータＡＤＤ1 及びＫ2 が書
込まれる。
タにデータが設定される毎にストリングテーブルを検索
して一致の検出を繰り返す。そして、例えばデータＡＤ
Ｄ1 及びＫ2 をストリングテーブルＳＴ内で検索したと
きに一致するデータが存在しない場合には、図６のよう
にアドレスＡＤＤ1以降にデータＡＤＤ1 及びＫ2 が書
込まれる。
【００３４】このように、上記実施形態によると、デー
タΩを検索する場合に、検索対象データ絞り込み回路Ｄ
Ｓ1 〜ＤＳn によって検索対象データを絞り込んで、動
作させる一致検出回路を絞り込むようにしているので、
消費電流を大幅に低減することができ、しかも検索対象
データの絞り込みを検索対象データ絞り込み回路ＤＳ 1
〜ＤＳn によってハードウェア的に行っているので、絞
り込みを時間を掛けることなく瞬時に行うことができる
という利点がある。
タΩを検索する場合に、検索対象データ絞り込み回路Ｄ
Ｓ1 〜ＤＳn によって検索対象データを絞り込んで、動
作させる一致検出回路を絞り込むようにしているので、
消費電流を大幅に低減することができ、しかも検索対象
データの絞り込みを検索対象データ絞り込み回路ＤＳ 1
〜ＤＳn によってハードウェア的に行っているので、絞
り込みを時間を掛けることなく瞬時に行うことができる
という利点がある。
【００３５】なお、ワードデータ記憶部ＷＭ1 〜ＷＭn
上でストリングテーブルが構築されていない部分は、デ
ータ検索の対象とする必要がないことは明らかであり、
この部分はデータの検索対象から外すことができ、これ
によってさらに検索対象データの絞り込みを行うことが
でき、消費電流をより減少させることができる。なお、
上記実施形態においては、検索対象データ絞り込み回路
ＤＳ1 〜ＤＳnでΩデータの最下位の１ビットデータと
これに対応するワードデータ記憶部ＷＭ 1 〜ＷＭn のメ
モリセルＭＣK のビットデータとを比較する場合につい
て説明したが、これに限定されるものではなく、他の任
意の１ビットデータ同士を比較するようにしてもよく、
さらには任意の２つ以上のビット同士を比較するように
してもよく、この場合には絞り込み範囲をより狭くする
ことができる。
上でストリングテーブルが構築されていない部分は、デ
ータ検索の対象とする必要がないことは明らかであり、
この部分はデータの検索対象から外すことができ、これ
によってさらに検索対象データの絞り込みを行うことが
でき、消費電流をより減少させることができる。なお、
上記実施形態においては、検索対象データ絞り込み回路
ＤＳ1 〜ＤＳnでΩデータの最下位の１ビットデータと
これに対応するワードデータ記憶部ＷＭ 1 〜ＷＭn のメ
モリセルＭＣK のビットデータとを比較する場合につい
て説明したが、これに限定されるものではなく、他の任
意の１ビットデータ同士を比較するようにしてもよく、
さらには任意の２つ以上のビット同士を比較するように
してもよく、この場合には絞り込み範囲をより狭くする
ことができる。
【００３６】また、上記実施形態における図２のデータ
圧縮を行うＤＣＬＺアルゴリズムによって圧縮された圧
縮データを伸張するには、図７に示すようなデータ伸張
アルゴリズムを適用することが好ましい。このデータ伸
張アルゴリズムは、先ずステップＳ２１でストリングテ
ーブルの初期化を行って、アドレス“１”，“２”及び
“３”のＫ格納領域に夫々データ“ａ”，“ｂ”及び
“ｃ”を格納すると共に、テーブルポインタをアドレス
“４”に設定し、次いでステップＳ２２に移行して、最
初の入力コードをＯＬＤＣＯＤＥレジスタに格納する。
圧縮を行うＤＣＬＺアルゴリズムによって圧縮された圧
縮データを伸張するには、図７に示すようなデータ伸張
アルゴリズムを適用することが好ましい。このデータ伸
張アルゴリズムは、先ずステップＳ２１でストリングテ
ーブルの初期化を行って、アドレス“１”，“２”及び
“３”のＫ格納領域に夫々データ“ａ”，“ｂ”及び
“ｃ”を格納すると共に、テーブルポインタをアドレス
“４”に設定し、次いでステップＳ２２に移行して、最
初の入力コードをＯＬＤＣＯＤＥレジスタに格納する。
【００３７】次いでステップＳ２３に移行してストリン
グテーブルのＯＬＤＣＯＤＥレジスタに格納されている
コードに対応するアドレスのＫ格納領域のデータをＫレ
ジスタ及びストリングテーブルのＣＯＤＥレジスタに格
納されているコードに対応するアドレスにおけるΩ格納
領域及びＫ格納領域にデータが格納されていないときの
先頭シンボルデータを表すＦレジスタに格納する。
グテーブルのＯＬＤＣＯＤＥレジスタに格納されている
コードに対応するアドレスのＫ格納領域のデータをＫレ
ジスタ及びストリングテーブルのＣＯＤＥレジスタに格
納されているコードに対応するアドレスにおけるΩ格納
領域及びＫ格納領域にデータが格納されていないときの
先頭シンボルデータを表すＦレジスタに格納する。
【００３８】次いで、ステップＳ２４に移行して、Ｋレ
ジスタの値を出力してからステップＳ２５に移行する。
このステップＳ２５では、後続する有為な入力コードが
存在するか否かを判定し、後続する入力コードがない場
合にはデータ伸張処理を終了し、後続する入力コードが
ある場合には、ステップＳ２６に移行する。
ジスタの値を出力してからステップＳ２５に移行する。
このステップＳ２５では、後続する有為な入力コードが
存在するか否かを判定し、後続する入力コードがない場
合にはデータ伸張処理を終了し、後続する入力コードが
ある場合には、ステップＳ２６に移行する。
【００３９】このステップＳ２６では、入力コードをＣ
ＯＤＥレジスタ及びＩＮＣＯＤＥレジスタに格納し、次
いでステップＳ２７に移行して、ストリングテーブルの
ＣＯＤＥレジスタに格納されているコードに対応するア
ドレスにおけるΩ格納領域及びＫ格納領域にデータが格
納されているか否かを判定し、該当するデータが格納さ
れていないときには、ステップＳ２８に移行して、Ｆレ
ジスタに格納されているデータをＬＩＦＯ(Last-in,Fir
st-out) メモリに格納し、次いでステップＳ２９に移行
してＯＬＤＣＯＤＥレジスタに格納されているコードを
ＣＯＤＥレジスタに格納してからステップＳ３０に移行
する。
ＯＤＥレジスタ及びＩＮＣＯＤＥレジスタに格納し、次
いでステップＳ２７に移行して、ストリングテーブルの
ＣＯＤＥレジスタに格納されているコードに対応するア
ドレスにおけるΩ格納領域及びＫ格納領域にデータが格
納されているか否かを判定し、該当するデータが格納さ
れていないときには、ステップＳ２８に移行して、Ｆレ
ジスタに格納されているデータをＬＩＦＯ(Last-in,Fir
st-out) メモリに格納し、次いでステップＳ２９に移行
してＯＬＤＣＯＤＥレジスタに格納されているコードを
ＣＯＤＥレジスタに格納してからステップＳ３０に移行
する。
【００４０】ステップＳ３０では、ストリングテーブル
のＣＯＤＥレジスタに格納されているコードに対応する
アドレスのΩ格納領域が空状態ではないか即ちデータが
格納されているか否かを判定し、データが格納されてい
るときにはステップＳ３１に移行する。このステップＳ
３１では、ストリングテーブルのＣＯＤＥレジスタに格
納されているコードに対応するアドレスのＫ格納領域の
値をＫレジスタに格納し、次いでステップＳ３２に移行
して、Ｋレジスタの値を前記ＬＩＦＯメモリに格納し、
次いでステップＳ３３に移行して、ストリングテーブル
のＣＯＤＥレジスタに格納されているコードに対応する
Ω格納領域の値をＣＯＤＥレジスタに格納してから前記
ステップＳ３０に戻る。
のＣＯＤＥレジスタに格納されているコードに対応する
アドレスのΩ格納領域が空状態ではないか即ちデータが
格納されているか否かを判定し、データが格納されてい
るときにはステップＳ３１に移行する。このステップＳ
３１では、ストリングテーブルのＣＯＤＥレジスタに格
納されているコードに対応するアドレスのＫ格納領域の
値をＫレジスタに格納し、次いでステップＳ３２に移行
して、Ｋレジスタの値を前記ＬＩＦＯメモリに格納し、
次いでステップＳ３３に移行して、ストリングテーブル
のＣＯＤＥレジスタに格納されているコードに対応する
Ω格納領域の値をＣＯＤＥレジスタに格納してから前記
ステップＳ３０に戻る。
【００４１】一方、ステップＳ３０の判定結果が、スト
リングテーブルのＣＯＤＥレジスタに格納されているコ
ードに対応するアドレスのΩ格納領域が空き状態である
ときには、ステップＳ３４に移行して、ストリングテー
ブルのＣＯＤＥレジスタに格納されているコードに対応
するアドレスのＫ格納領域の値をＫレジスタに格納し、
次いでステップＳ３５に移行して、Ｋレジスタの値をＬ
ＩＦＯメモリに格納し、次いでステップＳ３６に移行し
て、Ｋレジスタの値をＦレジスタに格納してからステッ
プＳ３７に移行する。
リングテーブルのＣＯＤＥレジスタに格納されているコ
ードに対応するアドレスのΩ格納領域が空き状態である
ときには、ステップＳ３４に移行して、ストリングテー
ブルのＣＯＤＥレジスタに格納されているコードに対応
するアドレスのＫ格納領域の値をＫレジスタに格納し、
次いでステップＳ３５に移行して、Ｋレジスタの値をＬ
ＩＦＯメモリに格納し、次いでステップＳ３６に移行し
て、Ｋレジスタの値をＦレジスタに格納してからステッ
プＳ３７に移行する。
【００４２】このステップＳ３７では、ＬＩＦＯメモリ
に格納されているデータがあるか否かを判定し、格納デ
ータがあるときには、ステップＳ３８に移行して、最新
の格納データを読出して出力してからステップＳ３７に
戻り、ＬＩＦＯメモリに格納されているデータが無いと
きにはステップＳ３９に移行する。このステップＳ３９
では、ＯＬＤＣＯＤＥレジスタに格納されているコード
及びＫレジスタに格納されているデータを夫々ストリン
グテーブルにおけるテーブルポインタで指示されている
アドレスのΩ格納領域及びＫ格納領域に夫々登録した後
テーブルポインタを１つ歩進させ、次いでステップＳ４
０に移行してＩＮＣＯＤＥレジスタの値をＯＬＤＣＯＤ
Ｅレジスタに格納してから前記ステップＳ２５に戻る。
に格納されているデータがあるか否かを判定し、格納デ
ータがあるときには、ステップＳ３８に移行して、最新
の格納データを読出して出力してからステップＳ３７に
戻り、ＬＩＦＯメモリに格納されているデータが無いと
きにはステップＳ３９に移行する。このステップＳ３９
では、ＯＬＤＣＯＤＥレジスタに格納されているコード
及びＫレジスタに格納されているデータを夫々ストリン
グテーブルにおけるテーブルポインタで指示されている
アドレスのΩ格納領域及びＫ格納領域に夫々登録した後
テーブルポインタを１つ歩進させ、次いでステップＳ４
０に移行してＩＮＣＯＤＥレジスタの値をＯＬＤＣＯＤ
Ｅレジスタに格納してから前記ステップＳ２５に戻る。
【００４３】このデータ伸張アルゴリズムを使用して前
述したデータ圧縮アルゴリズムで圧縮したデータ「１，
２，３，４，６，８」を伸張する場合を図８を伴って説
明する。ここで、図８（ａ）は入力コードに対する内部
レジスタ及び出力バイトの関係を示しており、図８
（ｂ）はメモリセルアレイ２に構築される動的辞書であ
るストリングテーブルのアドレスに対するΩ格納領域及
びＫ格納領域の内容の関係を示している。
述したデータ圧縮アルゴリズムで圧縮したデータ「１，
２，３，４，６，８」を伸張する場合を図８を伴って説
明する。ここで、図８（ａ）は入力コードに対する内部
レジスタ及び出力バイトの関係を示しており、図８
（ｂ）はメモリセルアレイ２に構築される動的辞書であ
るストリングテーブルのアドレスに対するΩ格納領域及
びＫ格納領域の内容の関係を示している。
【００４４】先ず初期化によってストリングテーブルに
図８（ｂ）に示すようにアドレス１〜３に対応するＫ格
納領域に夫々“ａ”〜“ｃ”を書込むと共に、Ω格納領
域は空き状態(null)とし、さらにテーブルポインタをア
ドレス“４”に設定する（ステップＳ２１）。次いで、
最初の入力コード“１”を、図８（ａ）に示すように、
ＯＬＤＣＯＤＥレジスタに格納すると共に、ストリング
テーブルのＯＬＤＣＯＤＥレジスタに格納された入力コ
ードに対応するアドレス“１”におけるＫ格納領域に格
納されているデータ“ａ”をＫレジスタ及びＦレジスタ
に格納し、且つＫレジスタに格納されたデータ“ａ”を
出力する（ステップＳ２２〜Ｓ２４）。
図８（ｂ）に示すようにアドレス１〜３に対応するＫ格
納領域に夫々“ａ”〜“ｃ”を書込むと共に、Ω格納領
域は空き状態(null)とし、さらにテーブルポインタをア
ドレス“４”に設定する（ステップＳ２１）。次いで、
最初の入力コード“１”を、図８（ａ）に示すように、
ＯＬＤＣＯＤＥレジスタに格納すると共に、ストリング
テーブルのＯＬＤＣＯＤＥレジスタに格納された入力コ
ードに対応するアドレス“１”におけるＫ格納領域に格
納されているデータ“ａ”をＫレジスタ及びＦレジスタ
に格納し、且つＫレジスタに格納されたデータ“ａ”を
出力する（ステップＳ２２〜Ｓ２４）。
【００４５】そして、後続の入力コードとして“２”が
存在するので、ステップＳ２５からステップＳ２６に移
行して、入力コード“２”を夫々ＣＯＤＥレジスタ及び
ＩＮＣＯＤＥレジスタに格納し、次いでストリングテー
ブルのＣＯＤＥレジスタに格納された入力コード“２”
に対応するアドレス“２”にはデータ“ｂ”が格納され
ているので、直接ステップＳ３０に移行する。
存在するので、ステップＳ２５からステップＳ２６に移
行して、入力コード“２”を夫々ＣＯＤＥレジスタ及び
ＩＮＣＯＤＥレジスタに格納し、次いでストリングテー
ブルのＣＯＤＥレジスタに格納された入力コード“２”
に対応するアドレス“２”にはデータ“ｂ”が格納され
ているので、直接ステップＳ３０に移行する。
【００４６】このとき、ストリングテーブルのＣＯＤＥ
レジスタに格納されている入力コード“２”に対応する
アドレス“２”のΩ格納領域が空であるので、ステップ
Ｓ３０からステップＳ３４に移行し、ストリングテーブ
ルにおけるアドレス“２”のＫ格納領域のデータ“ｂ”
をＫレジスタに格納し、次いでＫレジスタの値をＬＩＦ
Ｏメモリ及びＦレジスタに格納する。
レジスタに格納されている入力コード“２”に対応する
アドレス“２”のΩ格納領域が空であるので、ステップ
Ｓ３０からステップＳ３４に移行し、ストリングテーブ
ルにおけるアドレス“２”のＫ格納領域のデータ“ｂ”
をＫレジスタに格納し、次いでＫレジスタの値をＬＩＦ
Ｏメモリ及びＦレジスタに格納する。
【００４７】そして、ステップＳ３７の判定でＬＩＦＯ
メモリがデータが格納されていると判断されるので、ス
テップＳ３８に移行して、ＬＩＦＯメモリからデータ
“ｂ”を取出し、これを出力してからステップＳ３７に
戻る。このとき、ＬＩＦＯメモリからデータ“ｂ”を取
出したことにより、このＬＩＦＯメモリが空となるの
で、ステップＳ３９に移行して、ＯＬＤＣＯＤＥレジス
タに格納されている入力コード“１”とＫレジスタに格
納されているデータ“ｂ”とを夫々テーブルポインタで
指示されるアドレス“４”のΩ格納領域及びＫ格納領域
に記憶し、且つテーブルポインタをアドレス“５”に更
新する。
メモリがデータが格納されていると判断されるので、ス
テップＳ３８に移行して、ＬＩＦＯメモリからデータ
“ｂ”を取出し、これを出力してからステップＳ３７に
戻る。このとき、ＬＩＦＯメモリからデータ“ｂ”を取
出したことにより、このＬＩＦＯメモリが空となるの
で、ステップＳ３９に移行して、ＯＬＤＣＯＤＥレジス
タに格納されている入力コード“１”とＫレジスタに格
納されているデータ“ｂ”とを夫々テーブルポインタで
指示されるアドレス“４”のΩ格納領域及びＫ格納領域
に記憶し、且つテーブルポインタをアドレス“５”に更
新する。
【００４８】次いで、ＩＮＣＯＤＥレジスタに格納され
ている入力コード“２”をＯＬＤＣＯＤＥレジスタに格
納してからステップＳ２５に戻る。そして、後続入力コ
ードとして“３”が存在するので、これをＣＯＤＥレジ
スタ及びＩＮＣＯＤＥレジスタに格納し、ＣＯＤＥレジ
スタに格納されている入力コード“３”に対応するスト
リングテーブルにおけるアドレス“３”にデータが格納
されており、そのΩ格納領域が空であるので、前述と同
様にステップＳ３０からステップＳ３４に移行してスト
リングテーブルにおけるＣＯＤＥレジスタに格納されて
いるコード“３”に対応するアドレス“３”のＫ格納領
域のデータ“ｃ”をＫレジスタに格納し、このＫレジス
タに格納したデータ“ｃ”をＬＩＦＯメモリに格納し、
これを取出して出力してから、ＯＬＤＣＯＤＥレジスタ
に格納されている入力コード“２”及びＫレジスタに格
納されているデータ“ｃ”をストリングテーブルのテー
ブルポインタで指示されているアドレス“５”のΩ格納
領域及びＫ格納領域に格納し、次いでＩＮＣＯＤＥレジ
スタに格納されている入力コード“３”をＯＬＤＣＯＤ
Ｅレジスタに格納してから前記ステップＳ２５に戻る。
ている入力コード“２”をＯＬＤＣＯＤＥレジスタに格
納してからステップＳ２５に戻る。そして、後続入力コ
ードとして“３”が存在するので、これをＣＯＤＥレジ
スタ及びＩＮＣＯＤＥレジスタに格納し、ＣＯＤＥレジ
スタに格納されている入力コード“３”に対応するスト
リングテーブルにおけるアドレス“３”にデータが格納
されており、そのΩ格納領域が空であるので、前述と同
様にステップＳ３０からステップＳ３４に移行してスト
リングテーブルにおけるＣＯＤＥレジスタに格納されて
いるコード“３”に対応するアドレス“３”のＫ格納領
域のデータ“ｃ”をＫレジスタに格納し、このＫレジス
タに格納したデータ“ｃ”をＬＩＦＯメモリに格納し、
これを取出して出力してから、ＯＬＤＣＯＤＥレジスタ
に格納されている入力コード“２”及びＫレジスタに格
納されているデータ“ｃ”をストリングテーブルのテー
ブルポインタで指示されているアドレス“５”のΩ格納
領域及びＫ格納領域に格納し、次いでＩＮＣＯＤＥレジ
スタに格納されている入力コード“３”をＯＬＤＣＯＤ
Ｅレジスタに格納してから前記ステップＳ２５に戻る。
【００４９】そして、後続する入力コード“４”が存在
するので、この入力コード“４”をＣＯＤＥレジスタ及
びＩＮＣＯＤＥレジスタに格納し、ストリングテーブル
のＣＯＤＥレジスタに格納されたコード“４”に対応す
るアドレス“４”にデータが格納されており、そのΩ格
納領域にコード“１”が格納されているので、ステップ
Ｓ３０からステップＳ３１に移行し、アドレス“４”の
Ｋ格納領域に格納されているデータ“ｂ”をＫレジスタ
に格納し、このＫレジスタに格納したデータ“ｂ”をＬ
ＩＦＯメモリに格納し、アドレス“４”のΩ格納領域の
コード“１”をＣＯＤＥレジスタに格納してからステッ
プＳ３０に戻る。
するので、この入力コード“４”をＣＯＤＥレジスタ及
びＩＮＣＯＤＥレジスタに格納し、ストリングテーブル
のＣＯＤＥレジスタに格納されたコード“４”に対応す
るアドレス“４”にデータが格納されており、そのΩ格
納領域にコード“１”が格納されているので、ステップ
Ｓ３０からステップＳ３１に移行し、アドレス“４”の
Ｋ格納領域に格納されているデータ“ｂ”をＫレジスタ
に格納し、このＫレジスタに格納したデータ“ｂ”をＬ
ＩＦＯメモリに格納し、アドレス“４”のΩ格納領域の
コード“１”をＣＯＤＥレジスタに格納してからステッ
プＳ３０に戻る。
【００５０】このとき、ＣＯＤＥレジスタに格納されて
いるコード“１”に対応するストリングテーブルのアド
レス“１”ではΩ格納領域が空であるので、ステップＳ
３０を経てステップＳ３４に移行し、アドレス“１”の
Ｋ格納領域に格納されているデータ“ａ”をＫレジスタ
に格納すると共に、このデータ“ａ”をＬＩＦＯメモリ
及びＦレジスタに格納する。ここで、ＬＩＦＯメモリに
は、前回の処理時におけるデータ“ｂ”に続いてデータ
“ａ”が格納されることになる。
いるコード“１”に対応するストリングテーブルのアド
レス“１”ではΩ格納領域が空であるので、ステップＳ
３０を経てステップＳ３４に移行し、アドレス“１”の
Ｋ格納領域に格納されているデータ“ａ”をＫレジスタ
に格納すると共に、このデータ“ａ”をＬＩＦＯメモリ
及びＦレジスタに格納する。ここで、ＬＩＦＯメモリに
は、前回の処理時におけるデータ“ｂ”に続いてデータ
“ａ”が格納されることになる。
【００５１】このため、ステップＳ３７からステップＳ
３８に移行して、先ずＬＩＦＯメモリから先ず後から格
納したデータ“ａ”を取出して出力し、次いでデータ
“ｂ”を取出して出力する。そして、ＬＩＦＯメモリか
らのデータ取出しが終了して空の状態となると、ステッ
プＳ３９に移行して、ＯＬＤＣＯＤＥレジスタに格納さ
れている入力コード“３”及びＫレジスタに格納されて
いるデータ“ａ”をストリングテーブルのテーブルポイ
ンタで指示されているアドレス“６”のΩ格納領域及び
Ｋ格納領域に格納し、次いでＩＮＣＯＤＥレジスタに格
納されている入力コード“４”をＯＬＤＣＯＤＥレジス
タに格納してから前記ステップＳ２５に戻る。
３８に移行して、先ずＬＩＦＯメモリから先ず後から格
納したデータ“ａ”を取出して出力し、次いでデータ
“ｂ”を取出して出力する。そして、ＬＩＦＯメモリか
らのデータ取出しが終了して空の状態となると、ステッ
プＳ３９に移行して、ＯＬＤＣＯＤＥレジスタに格納さ
れている入力コード“３”及びＫレジスタに格納されて
いるデータ“ａ”をストリングテーブルのテーブルポイ
ンタで指示されているアドレス“６”のΩ格納領域及び
Ｋ格納領域に格納し、次いでＩＮＣＯＤＥレジスタに格
納されている入力コード“４”をＯＬＤＣＯＤＥレジス
タに格納してから前記ステップＳ２５に戻る。
【００５２】このとき、後続する入力コード“６”が存
在するので、これがＣＯＤＥレジスタ及びＩＮＣＯＤＥ
レジスタに格納され、ストリングテーブルのＣＯＤＥレ
ジスタに格納されたコード“６”に対応するアドレス
“６”にデータが格納されており、そのΩ格納領域が空
でないので、ステップＳ２７，Ｓ３０を経てステップＳ
３１に移行し、ＣＯＤＥレジスタに格納されているコー
ド“６”に対応するアドレス“６”のＫ格納領域のデー
タ“ａ”をＫレジスタに格納し、続いてこのＫレジスタ
に格納されたデータ“ａ”をＬＩＦＯメモリに格納し、
次いでアドレス“６”のΩ格納領域に格納されているコ
ード“３”をＣＯＤＥレジスタに格納してからステップ
Ｓ３０に戻る。
在するので、これがＣＯＤＥレジスタ及びＩＮＣＯＤＥ
レジスタに格納され、ストリングテーブルのＣＯＤＥレ
ジスタに格納されたコード“６”に対応するアドレス
“６”にデータが格納されており、そのΩ格納領域が空
でないので、ステップＳ２７，Ｓ３０を経てステップＳ
３１に移行し、ＣＯＤＥレジスタに格納されているコー
ド“６”に対応するアドレス“６”のＫ格納領域のデー
タ“ａ”をＫレジスタに格納し、続いてこのＫレジスタ
に格納されたデータ“ａ”をＬＩＦＯメモリに格納し、
次いでアドレス“６”のΩ格納領域に格納されているコ
ード“３”をＣＯＤＥレジスタに格納してからステップ
Ｓ３０に戻る。
【００５３】このとき、ＣＯＤＥレジスタに格納されて
いるコード“３”に対応するストリングテーブルのアド
レス“３”にはＫ格納領域にデータ“ｃ”が存在するこ
とにより、このデータ“ｃ”をＫレジスタに格納し、こ
のＫレジスタに格納されたデータ“ｃ”をＬＩＦＯメモ
リ及びＦレジスタに格納してから、ＬＩＦＯメモリから
データ“ｃ”及び“ａ”をその順に取出してこれらを出
力する。
いるコード“３”に対応するストリングテーブルのアド
レス“３”にはＫ格納領域にデータ“ｃ”が存在するこ
とにより、このデータ“ｃ”をＫレジスタに格納し、こ
のＫレジスタに格納されたデータ“ｃ”をＬＩＦＯメモ
リ及びＦレジスタに格納してから、ＬＩＦＯメモリから
データ“ｃ”及び“ａ”をその順に取出してこれらを出
力する。
【００５４】次いで、ＯＬＤＣＯＤＥレジスタに格納さ
れているコード“４”及びＫレジスタに格納されている
データ“ｃ”を夫々ストリングテーブルのテーブルポイ
ンタで指示されているアドレス“７”のΩ格納領域及び
Ｋ格納領域に登録すると共に、テーブルポインタを
“８”に更新し、次いでＩＮＣＯＤＥレジスタに格納さ
れているコード“６”をＯＬＤＣＯＤＥレジスタに格納
してから前記ステップＳ２５に戻る。
れているコード“４”及びＫレジスタに格納されている
データ“ｃ”を夫々ストリングテーブルのテーブルポイ
ンタで指示されているアドレス“７”のΩ格納領域及び
Ｋ格納領域に登録すると共に、テーブルポインタを
“８”に更新し、次いでＩＮＣＯＤＥレジスタに格納さ
れているコード“６”をＯＬＤＣＯＤＥレジスタに格納
してから前記ステップＳ２５に戻る。
【００５５】このとき、続いて入力コード“８”が存在
するので、この入力コード“８”をＣＯＤＥレジスタ及
びＩＮＣＯＤＥレジスタに格納する。ここで、ＣＯＤＥ
レジスタに格納されたコード“８”に対応するストリン
グテーブルのアドレス“８”には未だデータが格納され
ていないので、ステップＳ２７からステップＳ２８に移
行し、Ｆレジスタに格納されているデータ“ｃ”をＬＩ
ＦＯメモリに格納し、次いでＯＬＤＣＯＤＥレジスタに
格納されているコード“６”をＣＯＤＥレジスタに格納
してからステップＳ３０に移行する。
するので、この入力コード“８”をＣＯＤＥレジスタ及
びＩＮＣＯＤＥレジスタに格納する。ここで、ＣＯＤＥ
レジスタに格納されたコード“８”に対応するストリン
グテーブルのアドレス“８”には未だデータが格納され
ていないので、ステップＳ２７からステップＳ２８に移
行し、Ｆレジスタに格納されているデータ“ｃ”をＬＩ
ＦＯメモリに格納し、次いでＯＬＤＣＯＤＥレジスタに
格納されているコード“６”をＣＯＤＥレジスタに格納
してからステップＳ３０に移行する。
【００５６】ここで、ＣＯＤＥレジスタに格納されたコ
ード“６”に対応するストリングテーブルのアドレス
“６”におけるΩ格納領域にコード“３”が格納されて
おり空ではないので、ステップＳ３１に移行し、アドレ
ス“６”のＫ格納領域のデータ“ａ”をＫレジスタに格
納し、次いでデータ“ａ”をＬＩＦＯメモリに前記デー
タ“ｃ”の後に格納し、次いでアドレス“６”のΩ格納
領域に格納されているコード“３”をＣＯＤＥレジスタ
に格納してから前記ステップＳ３０に戻る。
ード“６”に対応するストリングテーブルのアドレス
“６”におけるΩ格納領域にコード“３”が格納されて
おり空ではないので、ステップＳ３１に移行し、アドレ
ス“６”のＫ格納領域のデータ“ａ”をＫレジスタに格
納し、次いでデータ“ａ”をＬＩＦＯメモリに前記デー
タ“ｃ”の後に格納し、次いでアドレス“６”のΩ格納
領域に格納されているコード“３”をＣＯＤＥレジスタ
に格納してから前記ステップＳ３０に戻る。
【００５７】このとき、ＣＯＤＥレジスタに格納された
コード“３”に対応するストリングテーブルのアドレス
“３”はΩ格納領域が空であるので、ステップＳ３０か
らステップＳ３４に移行して、アドレス“３”のＫ格納
領域のデータ“ｃ”をＫレジスタに格納し、このＫレジ
スタのデータ“ｃ”をＬＩＦＯメモリ及びＦレジスタに
格納する。
コード“３”に対応するストリングテーブルのアドレス
“３”はΩ格納領域が空であるので、ステップＳ３０か
らステップＳ３４に移行して、アドレス“３”のＫ格納
領域のデータ“ｃ”をＫレジスタに格納し、このＫレジ
スタのデータ“ｃ”をＬＩＦＯメモリ及びＦレジスタに
格納する。
【００５８】このとき、ＬＩＦＯレジスタには、
“ｃ”、“ａ”、“ｃ”がその順に格納されているの
で、これらが新しいものから順に取出されて、これらが
出力され、ＬＩＦＯレジスタが空になると、ステップＳ
３９に移行して、ＯＬＤＣＯＤＥレジスタに格納されて
いるコード“６”及びＫレジスタに格納されているデー
タ“ｃ”をストリングテーブルのテーブルポインタで指
示されているアドレス“８”に登録すると共に、テーブ
ルポインタをアドレス“９”に更新してからステップＳ
２５に戻る。
“ｃ”、“ａ”、“ｃ”がその順に格納されているの
で、これらが新しいものから順に取出されて、これらが
出力され、ＬＩＦＯレジスタが空になると、ステップＳ
３９に移行して、ＯＬＤＣＯＤＥレジスタに格納されて
いるコード“６”及びＫレジスタに格納されているデー
タ“ｃ”をストリングテーブルのテーブルポインタで指
示されているアドレス“８”に登録すると共に、テーブ
ルポインタをアドレス“９”に更新してからステップＳ
２５に戻る。
【００５９】このとき、後続の入力コードが存在しない
ため、データ伸張処理を終了する。この結果、出力は
「ａ，ｂ，ｃ，ａ，ｂ，ｃ，ａ，ｃ，ａ，ｃ」となり、
データ圧縮時の入力データに対して最後のデータ“ｂ”
を除く全てが正確に復号化される。したがって、最後の
データ“ｂ”を圧縮データに付加しておくことにより、
データの復号を正確に行うことができる。
ため、データ伸張処理を終了する。この結果、出力は
「ａ，ｂ，ｃ，ａ，ｂ，ｃ，ａ，ｃ，ａ，ｃ」となり、
データ圧縮時の入力データに対して最後のデータ“ｂ”
を除く全てが正確に復号化される。したがって、最後の
データ“ｂ”を圧縮データに付加しておくことにより、
データの復号を正確に行うことができる。
【００６０】なお、上記実施形態においては、ＤＣＬＺ
アルゴリズムを実現する場合について説明したが、これ
に限定されるものではなく、他のデータ圧縮アルゴリズ
ムで構築された辞書やアルファベット順に構築された辞
書の検索にも利用することができる。
アルゴリズムを実現する場合について説明したが、これ
に限定されるものではなく、他のデータ圧縮アルゴリズ
ムで構築された辞書やアルファベット順に構築された辞
書の検索にも利用することができる。
【００６１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、検索対象データ絞り込み手段で予め検索データ
の一部と検索対象データの一部とを比較して検索すべき
検索対象データを絞り込み、この絞り込まれた検索対象
データについてのみデータ検索手段で検索することによ
り、データ検索手段に含まれる一致検出回路の動作数を
限定して省電力化を図ることができるという効果が得ら
れる。
よれば、検索対象データ絞り込み手段で予め検索データ
の一部と検索対象データの一部とを比較して検索すべき
検索対象データを絞り込み、この絞り込まれた検索対象
データについてのみデータ検索手段で検索することによ
り、データ検索手段に含まれる一致検出回路の動作数を
限定して省電力化を図ることができるという効果が得ら
れる。
【００６２】また、請求項２の発明によれば、メモリセ
ルアレイにデータ圧縮アルゴリズムによって動的辞書を
構築するので、メモリセルアレイに構築された動的辞書
の検索範囲の絞り込みを簡単な構成で正確に行うことが
できるという効果が得られる。
ルアレイにデータ圧縮アルゴリズムによって動的辞書を
構築するので、メモリセルアレイに構築された動的辞書
の検索範囲の絞り込みを簡単な構成で正確に行うことが
できるという効果が得られる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】データ圧縮アルゴリズムを示すフローチャート
である。
である。
【図３】図２の動作説明に供する説明図であって、
（ａ）は入力バイト、Ｋレジスタ及びΩレジスタ、出力
コードの内容を夫々表し、（ｂ）はメモリセルアレイに
構築される辞書がアドレスに対してＫレジスタの内容及
びΩレジスタの内容とが対応付けられて表されている。
（ａ）は入力バイト、Ｋレジスタ及びΩレジスタ、出力
コードの内容を夫々表し、（ｂ）はメモリセルアレイに
構築される辞書がアドレスに対してＫレジスタの内容及
びΩレジスタの内容とが対応付けられて表されている。
【図４】図１の実施形態における動作の説明に供する説
明図である。
明図である。
【図５】図１の実施形態における動作の説明に供する説
明図である。
明図である。
【図６】図１の実施形態における動作の説明に供する説
明図である。
明図である。
【図７】データ伸張アルゴリズムを示すフローチャート
である。
である。
【図８】図７の動作説明に供する説明図であって、
（ａ）は入力コード、ＣＯＤＥレジスタ、ＩＮＣＯＤＥ
レジスタ、ＯＬＤＣＯＤＥレジスタ、Ｋレジスタ、Ｆレ
ジスタ、出力の内容を夫々表し、（ｂ）はメモリセルア
レイに構築される辞書がアドレスに対してＫレジスタの
内容及びΩレジスタの内容とが対応付けられて表されて
いる。
（ａ）は入力コード、ＣＯＤＥレジスタ、ＩＮＣＯＤＥ
レジスタ、ＯＬＤＣＯＤＥレジスタ、Ｋレジスタ、Ｆレ
ジスタ、出力の内容を夫々表し、（ｂ）はメモリセルア
レイに構築される辞書がアドレスに対してＫレジスタの
内容及びΩレジスタの内容とが対応付けられて表されて
いる。
【図９】従来例を示すブロック図である。
１ 連想記憶装置 ３ａ Ωレジスタ ３ｂ Ｋレジスタ ４ ワード線選択回路 ＷＭ1 〜ＷＭn ワードデータ記憶部 ＭＣ1 〜ＭＣm メモリセル ＣＣ1 〜ＣＣn 一致検出回路 ＤＳ1 〜ＤＳn 検索対象データ絞り込み回路
Claims (2)
- 【請求項１】 入力された検索データに基づいてメモリ
セルアレイに格納された多数の検索対象データを検索し
て同一又は類似のデータの有無を出力する連想記憶装置
において、前記検索データの一部と検索対象データの一
部とを比較して検索すべき検索対象データを絞り込む検
索対象絞り込み手段と、該検索対象絞り込み手段で絞り
込んだ前記検索対象データを検索するデータ検索手段と
を備えたことを特徴とする連想記憶装置。 - 【請求項２】 前記メモリセルアレイには、データ圧縮
アルゴリズムによって検索データに対して過去の文字列
に専用のアドレスを割当てて辞書形式で登録される動的
辞書が格納されていることを特徴とする請求項１記載の
連想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334744A JPH09180469A (ja) | 1995-12-22 | 1995-12-22 | 連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334744A JPH09180469A (ja) | 1995-12-22 | 1995-12-22 | 連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180469A true JPH09180469A (ja) | 1997-07-11 |
Family
ID=18280746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7334744A Withdrawn JPH09180469A (ja) | 1995-12-22 | 1995-12-22 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09180469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766317B2 (en) | 2001-07-18 | 2004-07-20 | Alliance Semiconductor | Range check cell and a method for the use thereof |
-
1995
- 1995-12-22 JP JP7334744A patent/JPH09180469A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766317B2 (en) | 2001-07-18 | 2004-07-20 | Alliance Semiconductor | Range check cell and a method for the use thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |