JPH07105092A

JPH07105092A - 記憶装置

Info

Publication number: JPH07105092A
Application number: JP24572493A
Authority: JP
Inventors: Naoyuki Fukuda; 尚行福田; Yukihiro Yoshida; 幸弘吉田; Noboru Kubo; 登久保; Kazuo Kinoshita; 一生木下
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-09-30
Filing date: 1993-09-30
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】大容量かつ高速なメモリを提供する。【構成】キャッシュコントローラ１７は入力アドレス
のデータがキャッシュメモリ１４内に記憶されているか
否かを判定し、キャッシュヒット時は、キャッシュメモ
リ１４からデータが読み出されて高速の読み出しとな
る。また、入力アドレスのデータがミスヒット時は、圧
縮データをメモリセルアレイ１１から読み出し、データ
伸長し、かつ伸長データをキャッシュメモリ１４に書き
込む。さらに、ヒット率カウンタ１８により平均キャッ
シュヒット率が求められ、この平均キャッシュヒット率
が所望の閾値より低いとき、メモリセルアレイ１１から
キャッシュメモリ１４へ、その後のキャッシュヒット率
を向上させるように予測選択された予測データを転送さ
せて、キャッシュメモリ１４の記憶内容を更新するの
で、キャッシュメモリ１４からの読み出しの確率は増大
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを有
する高速半導体記憶装置などの記憶装置に関する。

【０００２】

【従来の技術】従来、キャッシュメモリを有する記憶装
置は、データ読み出しのとき、タグとデータを高速キャ
ッシュメモリ内に格納しておき、入力アドレスとタグが
一致したとき、すなわち入力アドレスに対応するデータ
がキャッシュメモリ内に記憶されているとき、そのデー
タをキャッシュメモリから出力させる構成であった。そ
の結果、メモリセルアレイからデータを読み出すよりも
高速なデータ読み出しが可能となる。

【０００３】図１２に示す従来の高速半導体記憶装置
（特願平５−４４１７６）について説明する。図１２に
示すように、メインメモリとしてのメモリセルアレイ１
は、データ転送回路２を介してキャッシュメモリ３に接
続されている。また、アドレスバッファ４がアドレスデ
コーダ５を介して接続されるキャッシュコントローラ６
は、複数のメモリセルアレイ１およびキャッシュメモリ
３に接続されている。このキャッシュコントローラ６が
ヒット率カウンタ７を介して接続され、また、データ転
送回路２、アドレスバッファ４および予測ＯＮ／ＯＦＦ
レジスタ８が接続される予測コントローラ９は、アドレ
スデコーダ５を介してキャッシュコントローラ６に接続
され、入力アドレスからキャッシュメモリ３に転送する
データを予測してキャッシュヒット率を向上させる。

【０００４】上記構成により、まず、キャッシュコント
ローラ６は、入力アドレスに対応するデータがキャッシ
ュメモリ３内に記憶されているか否かを判定する。デー
タがキャッシュメモリ３内に記憶されているキャッシュ
ヒットのときは、このキャッシュメモリ３からデータを
読み出す。また、データがキャッシュメモリ３内に記憶
されていないミスヒットのときは、データは各メモリセ
ルアレイ１から読み出される。さらに、ヒット率カウン
タ７で常に平均キャッシュヒット率を求め、この平均キ
ャッシュヒット率が所望の閾値よりも低いとき、予測コ
ントローラ９はキャッシュヒット率を向上させるような
データ群を予測選択し、メインメモリとしてのメモリセ
ルアレイ１からキャッシュメモリ３へデータ転送回路２
を介してデータを転送させる。このように、キャッシュ
ヒット率の変化に基づいてキャッシュメモリ３の記憶内
容を予測更新するため、キャッシュメモリ３のミスヒッ
トを減少させることができる。

【０００５】

【発明が解決しようとする課題】上記従来の高速半導体
装置において、高速なデータ読み出しとともにメモリ容
量をさらに増加させるためには、高い投資コストの微細
加工プロセスによるＬＳＩ製造技術が必要であり、ま
た、チップサイズの拡大も必要となっていた。

【０００６】本発明は、上記従来の問題を解決するもの
で、大容量でかつ高速に動作させることができる記憶装
置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の記憶装置は、圧
縮データを記憶する複数のメモリセル、該複数のメモリ
セルに記憶されている該圧縮データの一部を伸長する伸
長部、該伸長部による伸長結果を記憶するキャッシュメ
モリを有する１以上のメモリモジュールと、入力アドレ
スのデータが該キャッシュメモリ内に記憶されているか
否かを判定し、その判定の結果、該入力アドレスのデー
タが該キャッシュメモリ内に記憶されているキャッシュ
ヒットのときは、該入力アドレスのデータを該キャッシ
ュメモリから出力させ、また、該入力アドレスのデータ
が該キャッシュメモリ内に記憶されていない時は、該複
数のメモリセルから該入力アドレスの圧縮データを読み
出させ、該入力アドレスの圧縮データを該伸長部で伸長
して該キャッシュメモリ内に記憶させることによって、
該キャッシュメモリ内の記憶内容を更新させるキャッシ
ュコントローラと、平均キャッシュヒット率を求めるヒ
ット率カウンタと、所望の閾値を記憶し、該閾値と該平
均キャッシュヒット率を比較して、該閾値よりも該平均
キャッシュヒット率が低いときは、その後のデータを予
測選択して該キャッシュコントローラにより該メモリセ
ルから該伸長部を介して該キャッシュメモリへデータを
転送させ、該キャッシュメモリ内の記憶内容を更新させ
るように働く予測コントローラとを備えたものであり、
そのことにより上記目的が達成される。

【０００８】また、本発明の記憶装置は、連想キーワー
ドなどの入力データにマスク演算を行い、マスク演算後
のデータと記憶されているデータまたはデータのタグと
の照合を行う照合手段、該照合手段に接続され圧縮デー
タを記憶する複数のメモリセル、該照合手段に接続され
照合するデータに対応するビットに照合フラグが書き込
まれる照合フラグレジスタ、該照合フラグレジスタの各
ビットの出力を判定する照合判定手段、該照合判定手段
の照合出力により該複数のメモリセルから照合する圧縮
データを読み出してデータ伸長する伸長部、該伸長部に
よる伸長結果を記憶するキャッシュメモリを有する１以
上のメモリモジュールと、入力データと一致照合したデ
ータが該キャッシュメモリ内に記憶されているか否かを
判定し、その判定の結果、該入力アドレスのデータが該
キャッシュメモリ内に記憶されているキャッシュヒット
のときは、該照合したデータを該キャッシュメモリから
出力させ、また、該データが該キャッシュメモリ内に記
憶されていないときは、該入力データと該複数のメモリ
から圧縮データが読み出され、かつ該読みだされた圧縮
データを伸長し該キャッシュメモリ内に記憶させ、該キ
ャッシュメモリ内の記憶内容を更新するキャッシュコン
トローラと、平均キャッシュヒット率を求めるヒット率
カウンタと、所望の閾値を記憶し、該閾値と該平均キャ
ッシュヒット率を比較して、該閾値よりも該平均キャッ
シュヒット率が低いときは、その後のデータを予測選択
して該キャッシュコントローラにより該メモリセルから
該伸長部を介して該キャッシュメモリへデータを転送さ
せ、該キャッシュメモリ内の記憶内容を更新させるよう
に働く予測コントローラとを備えたものであり、そのこ
とにより上記目的が達成される。

【０００９】

【作用】上記構成により、キャッシュコントローラは入
力アドレスのデータがキャッシュメモリ内に記憶されて
いるか否かをまず判定し、キャッシュヒット時は、キャ
ッシュメモリからデータが読み出されることで高速な読
みだしが可能となる。また、入力アドレスのデータがミ
スヒット時は、圧縮データをメモリセルから読み出し、
データ伸長して出力し、かつ伸長データをキャッシュメ
モリに書き込む。このように圧縮データにより、情報量
の損失なしに冗長情報を削除しているので、メモリ容量
は増大可能となる。さらに、ヒット率カウンタにより平
均キャッシュヒット率が求められ、予測コントローラ
は、この平均キャッシュヒット率が所望の閾値より低い
とき、メモリセルからキャッシュメモリへ、その後のキ
ャッシュヒット率を向上させるように予測選択された予
測データをキャッシュコントローラにより転送させて、
キャッシュメモリの記憶内容を更新させるので、キャッ
シュメモリのミスヒットが減少してキャッシュメモリか
らの高速読み出しの確率も向上し、より高速なデータの
読み出しが可能となる。

【００１０】また、アドレスを入力する代わりに検索デ
ータを入力する場合にも、キャッシュコントローラは、
検索データである入力データがキャッシュメモリ内に記
憶されているか否かをまず判定し、入力データがキャッ
シュヒット時には、キャッシュメモリからデータを高速
に読み出し、また、データミスヒット時は、照合判定部
４４の照合出力によりメモリセルアレイ３２から照合す
る圧縮データが読み出されてデータ伸長部３３でデータ
伸長し、この伸長データをキャッシュメモリに記憶させ
てキャッシュメモリ内の記憶内容を更新する。また、ヒ
ット率カウンタにより平均キャッシュヒット率が求めら
れ、予測コントローラは、この平均キャッシュヒット率
が所望の閾値より低いとき、メモリセルからキャッシュ
メモリへ、その後のキャッシュヒット率を向上させるよ
うに予測選択された予測データをキャッシュコントロー
ラにより転送させて、キャッシュメモリの記憶内容を更
新させるので、キャッシュメモリのミスヒットが減少し
てキャッシュメモリからの高速読み出しの確率も向上
し、より高速なデータの読み出しが可能となる。しか
も、圧縮データにより、情報量の損失なしに冗長情報を
削除しているので、メモリ容量は増大可能となる。

【００１１】

【実施例】以下に本発明の実施例について説明する。

【００１２】まず、第１の実施例について説明する。図
１に示すように、圧縮データを記憶するメモリセルアレ
イ１１は、メモリセルアレイ１１に記憶されている圧縮
データの一部を伸長するデータ伸長部１２に接続され、
このデータ伸長部１２はデータ転送回路１３を介して、
データ伸長部１２による伸長結果を記憶するキャッシュ
メモリ１４に接続され、また、アドレスバッファ１５が
アドレスデコーダ１６を介して接続されるキャッシュコ
ントローラ１７は複数のメモリセルアレイ１１およびキ
ャッシュメモリ１４に接続され、入力アドレスのデータ
がキャッシュメモリ１４内に記憶されているか否かを判
定し、その判定の結果、データがキャッシュメモリ１４
内に記憶されているキャッシュヒットのときは、データ
をキャッシュメモリ１４から出力させ、アドレスのデー
タがキャッシュメモリ１４内に記憶されていない時は、
複数のメモリセルアレイ１１からアドレスの圧縮データ
を読み出させ、圧縮データを伸長部１２で伸長させ、こ
の伸長データをデータ転送回路１３を介してキャッシュ
メモリ１４内に記憶させることによって、キャッシュメ
モリ１４内の記憶内容を更新させる。

【００１３】また、キャッシュコントローラ１７が、平
均キャッシュヒット率を求めるヒット率カウンタ１８を
介して接続され、また、各データ伸長部１２、アドレス
バッファ１５および予測ＯＮ／ＯＦＦレジスタ１９が接
続される予測コントローラ２０は、アドレスデコーダ１
６を介してキャッシュコントローラ１７に接続され、所
望の閾値を記憶し、この閾値と平均キャッシュヒット率
と比較して、閾値よりも平均キャッシュヒット率が低い
ときは、キャッシュヒット率を向上させるようにその後
のデータを予測選択してキャッシュコントローラ１７に
よりメモリセルアレイ１１から伸長部１２を介してキャ
ッシュメモリ１４へデータを転送させ、キャッシュメモ
リ１４内の記憶内容を更新させる。さらに、キャッシュ
メモリサイズ設定用レジスタ２１は、キャッシュメモリ
１４の記憶容量のサイズとバンク数とを初期設定するこ
とができる。

【００１４】また、メモリセルアレイ１１は任意のＮ
（１、２、・・・、Ｎ）個に分けられてサブモジュール
（以下メモリモジュールという）の一部を構成してい
る。また、メモリセルアレイ１１内の最上のメモリセル
から下に数えてｉ番目のメモリセルをｉ番目メモリセル
という。これら各メモリモジュールは、圧縮データを記
憶する通常のメモリセルアレイ１１と、圧縮データを伸
長するデータ伸長部１２と、データを伸長した形式で記
憶するためのキャッシュメモリ１４と、メモリセルアレ
イ１１からキャッシュメモリ１４へデータを転送するデ
ータ転送回路１３とを有している。なお、メモリセルア
レイ１１を構成する各メモリセルは、ＲＯＭ用セルであ
ってもＲＡＭ用セルであってもよい。

【００１５】ここでは簡単なため、メモリセルアレイ１
１、データ転送部１３、キャッシュメモリ１４およびデ
ータ伸長部１２を含むメモリモジュールを１６個として
いる（Ｎ＝１６）。後述する図４では各メモリモジュー
ルの容量は１メガビット（Ｍビット）とすると、メモリ
の容量は１６Ｍビットとなるが、本実施例では、メモリ
モジュールにはデータが圧縮して記憶されるため物理的
な記憶容量以上の情報が記憶され得る。また、各キャッ
シュメモリ１４の容量は１Ｋビットである。データが１
バイト単位で読み出されるとすると、アドレス空間の大
きさは２¹⁷となる。なお、これらの数値は本実施例の値
に限定されるものではなく、任意に設定され得る。

【００１６】上記構成により、メモリに入力されるアド
レスは、アドレスバッファ１５、アドレスデコーダ１６
さらにキャッシュコントローラ１７を介して、各メモリ
モジュールのメモリセルアレイ１１またはキャッシュメ
モリ１４に入力される。

【００１７】キャッシュコントローラ１７は、入力アド
レスのデータがキャッシュメモリ１４内に記憶されてい
るか否かをまず判定し、キャッシュヒット時は、キャッ
シュメモリ１４からデータが読み出されることで高速の
読みだしが可能となる。また、入力アドレスのデータが
ミスヒット時は、圧縮データをメモリセルアレイ１１か
ら読み出し、このメモリセルアレイ１１から読み出され
たデータはデータ伸長部１２で伸長されて出力されると
同時にキャッシュメモリ１４に書き込まれる。このよう
に圧縮データにより情報量の損失なしに冗長情報を削除
するので、メモリ容量は増大する。さらに、ヒット率カ
ウンタ１８により、予測コントローラ２０は、平均キャ
ッシュヒット率が求められ、この平均キャッシュヒット
率が所望の閾値より低いとき、メモリセルアレイ１１か
らキャッシュメモリ１４へデータを転送させるためのデ
ータ転送要求信号をキャッシュコントローラ１７から送
出させる。このデータ転送要求信号を受け取ると、予測
コントローラ２０は、メモリセルアレイ１１からキャッ
シュメモリ１４へ転送させるべきデータを予測決定す
る。この予測データ群は、その後のキャッシュヒット率
を向上させるように予測選択されて、キャッシュメモリ
１４の記憶内容を更新するので、キャッシュメモリ１４
のミスヒットが減少してキャッシュメモリ１４からの高
速読み出しの確率も向上し、より高速なデータ読み出し
が可能となる。

【００１８】また、予測コントローラ２０が、過去複数
サイクルの入力データを記憶し得るシフトレジスタを有
していれば、予め設定されたデータパタン変更予測式と
過去複数サイクルの入力データに基づいて、メモリセル
からキャッシュメモリへ転送させるべきデータを決定す
ることができる。

【００１９】さらに、メモリセルアレイ１１に記憶され
る圧縮データの構造については、メモリセルアレイ１１
のビット長をＭビットとすると、図２に示すように、伸
長データ１０１はビット長ｕビットのデータ（１）〜デ
ータ（ｑ）のデータである。また、圧縮データ１０２は
伸長データ１０１の圧縮後のデータである。この伸長デ
ータ１０１は特定の圧縮アルゴリズムで（ｕ×ｑ）ビッ
トがｐビットに圧縮される。ここで、必ずｐ≦Ｍとなる
ような圧縮アルゴリズムとｑの値を選択する。ここで、
ｑは２のべき乗であることが望ましい。ある特定の圧縮
アルゴリズムとは完全に復号可能なアルゴリズム（ロス
レス符号化）であり、例えば、ハフマン符号化、Ｌｅｍ
ｐｅｌ−Ｚｉｖ、算術符号化、ランレングス符号化など
を用いる。これらデータ圧縮技術は、データ系列中の繰
り返しパターンに対して、確率統計的に符号を割り当て
情報量の損失なしに冗長情報を削除する技術であり、使
用可能なメモリ容量を圧縮しない場合に比べて２〜１０
倍に増大させることができる。

【００２０】さらに、メモリセルアレイ１１から圧縮デ
ータ１０２が読み出されるのは、キャッシュメモリ１４
がミスヒットした場合と予測コントローラ２０の予測し
たデータをデータ転送部１３へ転送する場合である。図
３に示すように、入力アドレスのデータはメモリセル１
１の圧縮データ（ｎ）１１１に存在するとする。ここで
ｑが２のべき乗であるとき、キャッシュコントローラ１
７で入力アドレスから圧縮データ（ｎ）を求めるのに右
シフトのみで実現できる。この結果、データ伸長部１２
に圧縮データ（ｎ）１１２が出力される。そして、デー
タ伸長部１２はこの転送された圧縮データ（ｎ）１１２
を受けると１データ当りｕビット、ｑエントリのデータ
に伸長する。

【００２１】ここで、図１のキャッシュコントローラ１
７には、メモリセルアレイ１１に対してアドレス出力さ
せる場合は入力アドレスをｑで除算するためのシフタが
追加されている。

【００２２】次に、本発明の第２の実施例である、検索
データを入力してメモリから連想されるデータを読み出
す連想メモリについて説明する。

【００２３】図４に示すように、照合部３１が接続され
るメモリセルアレイ３２はデータ伸長部３３に接続さ
れ、このデータ伸長部３３はデータ転送部３４を介し
て、照合部３５が接続されるキャッシュメモリ３６に接
続され、また、照合部３１はデータ転送部３４を介して
照合部３５に接続されている。また、入力データレジス
タ３７さらにマスクパタンレジスタ３８が接続されるキ
ャッシュコントローラ３９は各照合部３１，３５に接続
されている。さらに、各照合部３５はキャッシュコント
ローラ３９と平均キャッシュヒット率を求めるヒット率
カウンタ４０に接続されている。さらに、このヒット率
カウンタ４０、予測設定フラグレジスタ４１および入力
データレジスタ３７さらにマスクパタンレジスタ３８が
接続される予測コントローラ４２はキャッシュコントロ
ーラ３９と各データ転送部３４に接続されている。さら
に、照合部３１に接続される照合フラグレジスタ４３
は、出力端がデータ伸長部３３およびデータ転送部３４
に接続される照合判定部４４に接続され、照合するデー
タに対応する照合フラグレジスタ４３のビットに照合フ
ラグが書き込まれ、この照合フラグレジスタ４３の各ビ
ットの出力を照合判定部４４で照合判定する。この照合
フラグレジスタ４３における照合フラグは、メモリセル
のワード数だけ存在し、メモリセルの内容と入力データ
とのマッチングが成立したときに１が書き込まれる機能
が有れば良い。また、照合判定部４４は照合フラグを順
に検索して、マッチングが成立したメモリデータを検出
する機能が有れば良い。なお、４５はキャッシュコント
ローラ３９に接続される割り込みフラグレジスタであ
る。

【００２４】ここで、圧縮データを格納するメモリセル
アレイ３２は任意のＮ（１、２、・・・、Ｎ）個に分け
られたメモリモジュールの一部を構成している。これら
各メモリモジュールはそれぞれ、照合部３１、照合部３
１が接続されるメモリセルアレイ３２、照合部３５、照
合部３５が接続されるキャッシュメモリ３６、データ伸
長部３３、メモリセルアレイ３２からキャッシュメモリ
３６へデータを転送するデータ転送部３４、照合フラグ
レジスタ４３および照合判定部４４を含んでいる。

【００２５】上記構成により、アドレスを入力とせず
に、たとえば○○○株式会社などの○○○をマスクして
株式会社などでデータ検索したいようなときに、検索デ
ータを入力とし、入力データにマスク演算を行う入力デ
ータ（以下入力データＣＤという）レジスタ３７とマス
クパタン（以下マスクパタンＭＤという）レジスタ３８
は、キャッシュコントローラ３９を介して、各メモリモ
ジュールの照合部３１またはキャッシュメモリ照合部３
５にマスク演算後のデータを伝達する。メモリモジュー
ルの照合部３１，３５では、マスク演算後のデータと記
憶されているデータとの照合および、記憶されている圧
縮データのタグとの照合を行う。そして、照合するデー
タに対応する照合フラグレジスタ４３のビットに照合フ
ラグが書き込まれる。この照合フラグレジスタ４３の各
ビットの出力を照合判定部４４で照合判定する。

【００２６】また、キャッシュコントローラ３９は、入
力データと一致照合したデータがキャッシュメモリ３６
内に記憶されているか否かを判定し、その判定の結果、
入力データがキャッシュヒット時には、キャッシュメモ
リからデータを高速に読み出し、また、そのデータがキ
ャッシュメモリ３６内に記憶されていないときは、照合
判定部４４の照合出力によりメモリセルアレイ３２から
照合する圧縮データが読み出されてデータ伸長部３３で
データ伸長され、かつそのデータをキャッシュメモリ３
６内に伸長したデータを記憶させることによって、キャ
ッシュメモリ３６内の記憶内容を更新させる。また、ヒ
ット率カウンタ４０により平均キャッシュヒット率が求
められ、予測コントローラ４２は、この平均キャッシュ
ヒット率が所望の閾値より低いとき、メモリセルアレイ
３２からキャッシュメモリ３６へ、その後のキャッシュ
ヒット率を向上させるように予測選択された予測データ
をキャッシュコントローラ３９により転送させて、キャ
ッシュメモリ３６の記憶内容を更新させるので、キャッ
シュメモリ３６のミスヒットが減少してキャッシュメモ
リ３６からの高速読み出しの確率も向上し、より高速な
データの読み出しが可能となる。この場合にも、照合判
定部４４の照合出力によりメモリセルアレイ３２から照
合する圧縮データが読み出されてデータ伸長部３３でデ
ータ伸長される。

【００２７】好ましくは、入力データに一致照合したデ
ータ間で、共通するインデックスを検索する。また、入
力データに一致照合したデータ間で、共通するインデッ
クスを検索する時、予測コントローラ４２は、過去数サ
イクルの入力データに一致照合したデータのインデック
スレジスタを有しており、過去複数サイクルのデータの
インデックスに基づいて、メモリセルアレイ３２からキ
ャッシュメモリ３６へ転送させるべきデータを決定す
る。

【００２８】図５（ａ）に示すデータ２０１は共通なキ
ーワードＫを含むビット長ｕビットのデータ（１）〜デ
ータ（ｑ）の任意のｑ個のデータである。このデータ２
０１は、圧縮データ２０２に対する被圧縮データまたは
伸長後のデータであり、特定の圧縮アルゴリズムで（ｕ
×ｑ）ビットがｐビットに圧縮される。

【００２９】図５（ｂ）は圧縮データ２０２のデータ構
造を示しており、圧縮データ本体部２０３（ｐビット
長）はデータ２０１を圧縮したデータ、タグ２０４（ｓ
ビット長）はキーワードＫ、圧縮データ数２０５（ｔビ
ット長）は圧縮データ部に含まれるデータ２０１のデー
タ数であり、また、ヘッダはデータ２０２の始まりを示
す符号であり、かつ、圧縮データを構成する符号語には
含まれないコードである。このとき、ｒ，ｓ，ｔ，ｕの
ビット数は固定であり、ｐのビット数は可変である。

【００３０】ここで、図４のメモリセルアレイ３２に格
納される具体的な圧縮データ例が、図６に示すように、
圧縮データ２０１“ＴＡＭＵＲＡ”、“ＴＡＵＲＡ”、
“ＴＡＯ”から構成されているものとする。この場合、
語（圧縮データ２０１を構成しているアルファベット）
の出現頻度の高い順番に短い符号を割り当てた対応表
（以下「辞書」という）を作成する。圧縮するというこ
とは、圧縮データ２０１の内容を辞書２０６を用いてＴ＝＞０１０，Ａ＝＞１，Ｍ＝＞０００１０・・に変換することである。圧縮データ２０２は、［ＴＡ」
がタグ２０４として使用され、ヘッダ２０７（Ｏビット
長）、タグ２０４、圧縮データ数２０５、さらに圧縮デ
ータ本体部２０３がそれぞれ変換されて構成される。
［ＴＡＭＵＲＡ」の各語を８ビットのＡＳＣＩＩコード
で表すと４８（８×６）ビット必要であるが、本実施例
の圧縮コードを用いると１８ビットで表現できる。

【００３１】また、データ伸長部３３におけるデータ伸
長とは、逆に圧縮データ本体部２０３を辞書２０６を用
いて圧縮コードから語を求めることである。すなわち、０１０＝＞Ｔ（シンボルＴがコード０１０に割り当
てられる。）１＝＞Ａ，０００１０＝＞Ｍ，・・に復号することである。

【００３２】さらに、圧縮データ２０２をメモリセルア
レイ３２に格納するための格納例は、図７に示すよう
に、メモリセルアレイ３２に圧縮データ数２０５、圧縮
データ本体部２０３がそれぞれｚ個記憶されており、圧
縮データ本体部２０３のビット数ｐはデータ２０１の個
数ｑによって変化するため、メモリセルアレイ３２のビ
ット数Ｂとは必ずしも一致しない。したがって、１メモ
リモジュールに１データが記憶されているとは限らな
い。

【００３３】また、メモリモジュールのメモリセルアレ
イ３２から圧縮データ２０２が読み出される場合は、キ
ャッシュメモリ３６がミスヒットした場合と予測コント
ローラ４２の予測したデータをデータ転送部３４へ転送
する場合である。この場合いずれも、キャッシュコント
ローラ３９は照合部３１にデータ転送信号を送信する。
この照合部３１はメモリセルアレイ３２内のデータをサ
ーチし、ヘッダ（１）〜（ｚ）を識別し、その後に続く
タグ（１）〜タグ（ｚ）を検出する。そして、照合部３
１はマスク処理された入力パタンＣＤまたは予測パタン
（１）〜（ｚ）とを比較する。ここで、タグ（ｎ）が一
致したとする。この場合、図７においてデータ（ｎ）と
データ（ｎ＋１）が含まれるメモリモジュールの内容、
すなわち、ｗｏｒｄ（１，ｉ）、ｗｏｒｄ（１，ｉ＋
１）をデータ伸長部３３に転送する。このデータ伸長部
３３は転送されたデータ（ｎ）、データ（ｎ＋１）を受
けると、圧縮データ本体部２０３のみを１データ当たり
ｕビット、ｑエントリのデータに伸長して複号する。

【００３４】このデータ伸長部３３は、図８に示すよう
に、辞書２０６、シフタ３３１、比較器３３２およびバ
ッファ３３３から構成されている。シフタ３３１は圧縮
データ本体部２０３の上位ビットから順番に下位ビット
へｎビットずつ出力する。このシフタ３３１が接続され
る比較器３３２はシフタ３３１から出力されるデータと
辞書２０６の圧縮コードとを逐次比較し、一致した圧縮
コードがあればその圧縮コードに該当する語をバッファ
３３３にバッファリングする。このバッファ３３３では
辞書２０６から送られてくる語をデータに構成し直し、
圧縮データ数２０５と同じ個数のデータが蓄積されると
データ転送部３４へ出力する。

【００３５】さらに、照合部３１は、図９に示すよう
に、Ｉ／Ｏセル３１１、ＣＡＭセル３１２、ＲＡＭセル
３１３およびアドレスデコーダ３１４で構成されてい
る。各セルは横方向には入力データのビット幅だけ必要
であり、ここではＣＤはｍビット幅だけ必要である。照
合するデータ（ＣＤ1〜ＣＤm）とマスクパタン（ＭＤ1
〜ＭＤmー1）はＩ／Ｏセル３１１に同時に入力される。
照合するデータＣＤとマスクパタンＭＤはメモリセルア
レイ３２に格納されているデータの数Ｎ個の連想内容と
照合する。したがって、縦方向にＣＡＭセル３１２およ
びＲＡＭセル３１３はＮ個必要になる。よって、照合部
３１は、ｍ×Ｎ個のＣＡＭセル３１２とＲＡＭセル３１
３が配置される。このように、ＣＡＭセル３１２を配置
することによって、１個の入力データに対して同時にＮ
個の記憶内容との一致照合が可能である。

【００３６】このＣＡＭセル３１２は、図１０に示すよ
うに、データの格納をするＳＲＡＭと記憶内容と入力デ
ータＣＤ_iとの一致検出を行うＥＸＯＲ（排他的論理
和）である。このＣＡＭセル３１２はＳＲＡＭに一致検
出論理用のトランジスタを３個付けたものになってい
る。また、ＲＡＭセル３１３は、マスクパタンＭＤ_iの
格納を行って、ＣＡＭセル３１２のＭａｔｃｈｌｉｎ
ｅ出力制御をする。

【００３７】したがって、図９で示すように、Ｉ／Ｏセ
ル３１１より入力されたデータＣＤはＣＡＭセル３１２
において照合される。ＣＡＭセル３１２に保持する値と
データＣＤ_iとが一致すれば、Ｍａｔｃｈｌｉｎｅへ
１が出力される。また、ＲＡＭセル３１３は、マスクパ
タンＭＤを１ビット格納し、ＭＤ＝０ならば、ＣＡＭセ
ル３１２のＭａｔｃｈｌｉｎｅの出力を出力させ、Ｍ
Ｄ＝１ならばＣＡＭセル３１２のＭａｔｃｈｌｉｎｅ
への出力をオフする。アドレスデコーダ３１４は、ＣＡ
Ｍセル３１２に照合データを格納するときに、アドレス
Ａ1〜Ａnをデコードするために用いる。

【００３８】さらに、キャッシュコントローラ３９は、
図４に示されているように、各メモリモジュールのメモ
リセルアレイ３１およびキャッシュメモリ３６に並列に
接続されており、入力データＣＤをキャッシュメモリ照
合部３５へ出力し、連想内容がキャッシュメモリ３６内
に記憶されているか否かの結果を示すキャッシュヒット
信号（以下ＨＩＴ信号という）を、図１１に示すよう
に、モードレジスタ３９１に入力する。キャッシュヒッ
トのときは、モードレジスタ３９１に従ってマルチプレ
クサ３９２は、次の入力データを同様に処理する。モー
ドレジスタ３９１は、ＨＩＴ信号の他に、データ要求信
号（ＴＲＥＱ信号）を予測コントローラ４２から受け取
ってマルチプレクサ３９２を表Ａのように制御する。

【００３９】なお、第２の実施例におけるヒット率カウ
ンタ４０、予測コントローラ４２およびキャッシュメモ
リサイズ設定用レジスタの構成、動作の概要ついては第
１の実施例と同様である。

【００４０】

【発明の効果】以上のように本発明によれば、圧縮され
たデータをメモリセルアレイに記憶しておき、読みだし
時に伸長して出力するため、メモリ容量を物理的なメモ
リセルアレイの容量に比較して容量的に増大させること
ができ、また逆にメモリの小型化も達成することができ
る。また同時に、圧縮されたデータのメモリからの読み
出しは、通常のメモリアクセス時間に加えてデータの伸
長時間を要するが、キャッシュメモリの記憶内容を予測
更新してキャッシュメモリのミスヒットを減少させ、キ
ャッシュメモリからのデータを読み出しの確率を増大さ
せるため、従来のようにデータ伸長時間でデータの読み
だし時間が長くなるということはなく、したがって、大
容量でかつより高速に動作させることができるまた、
データで検索したいようなとき、たとえば仮名漢字辞書
に使用することによっても、シソーラスを高速に連想検
索する機能を提供することができ、また、フォント辞書
に用いることによって、高速にアウトラインフォントの
パラメータを検索する機能を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による高速半導体記憶装
置の構成を示すブロック図である。

【図２】図１のメモリセルアレイ１１およびデータ伸長
部１２における圧縮データおよび伸長データの構成図で
ある。

【図３】図１のメモリセルアレイ１１およびデータ伸長
部１２における圧縮データ格納および読み出し形式を示
す図である。

【図４】本発明の第２の実施例による高速半導体記憶装
置の構成を示すブロック図である。

【図５】ａは図４のメモリセルアレイ３２およびデータ
伸長部３３における圧縮データおよび伸長データの構成
図、ｂは圧縮データの詳細な構成図である。

【図６】図４の高速半導体記憶装置における具体的デー
タ圧縮例を示す図である。

【図７】圧縮データのメモリセルアレイ３２への格納例
およびメモリセルアレイ３２からの読み出し例を示す図
である。

【図８】図４の高速半導体記憶装置におけるデータ伸長
部３３の構成を示すブロック図である。

【図９】図４の高速半導体記憶装置における照合部３１
の構成を示すブロック図である。

【図１０】図４の高速半導体記憶装置における照合部３
１に用いられるＣＡＭセル３１２の構成を示す回路図で
ある。

【図１１】図４の高速半導体記憶装置におけるキャッシ
ュコントローラ３９の構成を示すブロック図である。

【図１２】従来の高速半導体記憶装置の構成を示すブロ
ック図である。

【符号の説明】１１，３２メモリセルアレイ１２，３３データ伸長部１４，３６キャッシュメモリ１７，３９キャッシュコントローラ１８，４０ヒット率カウンタ２０，４２予測コントローラ３１照合部３５キャッシュメモリ照合部３７入力データレジスタ３８マスクパタンレジスタ４３照合フラグレジスタ４４照合判定部

───────────────────────────────────────────────────── フロントページの続き (72)発明者木下一生大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】圧縮データを記憶する複数のメモリセ
ル、該複数のメモリセルに記憶されている該圧縮データ
の一部を伸長する伸長部、該伸長部による伸長結果を記
憶するキャッシュメモリを有する１以上のメモリモジュ
ールと、入力アドレスのデータが該キャッシュメモリ内に記憶さ
れているか否かを判定し、その判定の結果、該入力アド
レスのデータが該キャッシュメモリ内に記憶されている
キャッシュヒットのときは、該入力アドレスのデータを
該キャッシュメモリから出力させ、また、該入力アドレ
スのデータが該キャッシュメモリ内に記憶されていない
時は、該複数のメモリセルから該入力アドレスの圧縮デ
ータを読み出させ、該入力アドレスの圧縮データを該伸
長部で伸長して該キャッシュメモリ内に記憶させること
によって、該キャッシュメモリ内の記憶内容を更新させ
るキャッシュコントローラと、平均キャッシュヒット率を求めるヒット率カウンタと、
所望の閾値を記憶し、該閾値と該平均キャッシュヒット
率を比較して、該閾値よりも該平均キャッシュヒット率
が低いときは、その後のデータを予測選択して該キャッ
シュコントローラにより該メモリセルから該伸長部を介
して該キャッシュメモリへデータを転送させ、該キャッ
シュメモリ内の記憶内容を更新させるように働く予測コ
ントローラとを備えた記憶装置。
【請求項２】連想キーワードなどの入力データにマス
ク演算を行い、マスク演算後のデータと記憶されている
データまたはデータのタグとの照合を行う照合手段、該
照合手段に接続され圧縮データを記憶する複数のメモリ
セル、該照合手段に接続され照合するデータに対応する
ビットに照合フラグが書き込まれる照合フラグレジス
タ、該照合フラグレジスタの各ビットの出力を判定する
照合判定手段、該照合判定手段の照合出力により該複数
のメモリセルから照合する圧縮データを読み出してデー
タ伸長する伸長部、該伸長部による伸長結果を記憶する
キャッシュメモリを有する１以上のメモリモジュール
と、入力データと一致照合したデータが該キャッシュメモリ
内に記憶されているか否かを判定し、その判定の結果、
該入力アドレスのデータが該キャッシュメモリ内に記憶
されているキャッシュヒットのときは、該照合したデー
タを該キャッシュメモリから出力させ、また、該データ
が該キャッシュメモリ内に記憶されていないときは、該
入力データと該複数のメモリから圧縮データが読み出さ
れ、かつ該読みだされた圧縮データを伸長し該キャッシ
ュメモリ内に記憶させ、該キャッシュメモリ内の記憶内
容を更新するキャッシュコントローラと、平均キャッシュヒット率を求めるヒット率カウンタと、
所望の閾値を記憶し、該閾値と該平均キャッシュヒット
率を比較して、該閾値よりも該平均キャッシュヒット率
が低いときは、その後のデータを予測選択して該キャッ
シュコントローラにより該メモリセルから該伸長部を介
して該キャッシュメモリへデータを転送させ、該キャッ
シュメモリ内の記憶内容を更新させるように働く予測コ
ントローラとを備えた記憶装置。