JPH1186567A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPH1186567A JPH1186567A JP9242592A JP24259297A JPH1186567A JP H1186567 A JPH1186567 A JP H1186567A JP 9242592 A JP9242592 A JP 9242592A JP 24259297 A JP24259297 A JP 24259297A JP H1186567 A JPH1186567 A JP H1186567A
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Abstract
(57)【要約】
【課題】 高速動作が可能で、かつ低消費電力の連想記
憶装置を提供する。 【解決手段】 検索データの上位ｍビットが供給される
第１のＣＡＭセルアレイ１０１は、ワード毎にｍ個のＣ
ＡＭセルを直列に接続して構成され、ワード毎に予め記
憶してあるｍビットの記憶データと検索データの上位ｍ
ビットとをビットシリアルに比較する。第１のセンスア
ンプ２０１はその比較結果を検出する。検索データの下
位（ｎ−ｍ）ビットが供給される第２の連想メモリセル
アレイ１０２は、ワード毎に（ｎ−ｍ）個のＣＡＭセル
を並列に接続して構成され、第１のセンスアンプの出力
が一致を示しているときのみ動作状態となって、ワード
毎に予め記憶してある（ｎ−ｍ）ビットの記憶データと
検索データの下位（ｎ−ｍ）ビットとをビットパラレル
に比較する。第２のセンスアンプ２０２はその比較結果
を検出する。
憶装置を提供する。 【解決手段】 検索データの上位ｍビットが供給される
第１のＣＡＭセルアレイ１０１は、ワード毎にｍ個のＣ
ＡＭセルを直列に接続して構成され、ワード毎に予め記
憶してあるｍビットの記憶データと検索データの上位ｍ
ビットとをビットシリアルに比較する。第１のセンスア
ンプ２０１はその比較結果を検出する。検索データの下
位（ｎ−ｍ）ビットが供給される第２の連想メモリセル
アレイ１０２は、ワード毎に（ｎ−ｍ）個のＣＡＭセル
を並列に接続して構成され、第１のセンスアンプの出力
が一致を示しているときのみ動作状態となって、ワード
毎に予め記憶してある（ｎ−ｍ）ビットの記憶データと
検索データの下位（ｎ−ｍ）ビットとをビットパラレル
に比較する。第２のセンスアンプ２０２はその比較結果
を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は連想記憶装置に関す
るものである。
るものである。
【０００２】
【従来の技術】周知のように、通常の記憶装置が番地
（アドレス）を指定して読出し／書込みを行うのに対
し、連想記憶装置では、通常のＲＡＭ機能のほかに検索
データを入力し、これと同一あるいは類似のデータの有
無や、そのデータの属するワードのほかのデータやアド
レスなどの情報を出力する。その為、連想記憶装置は、
内容アドレス記憶装置（content addressable memory：
ＣＡＭ）または連想メモリ（associative memory）と呼
ばれる。
（アドレス）を指定して読出し／書込みを行うのに対
し、連想記憶装置では、通常のＲＡＭ機能のほかに検索
データを入力し、これと同一あるいは類似のデータの有
無や、そのデータの属するワードのほかのデータやアド
レスなどの情報を出力する。その為、連想記憶装置は、
内容アドレス記憶装置（content addressable memory：
ＣＡＭ）または連想メモリ（associative memory）と呼
ばれる。
【０００３】ＣＡＭは複数個の連想メモリセル（ＣＡＭ
セルとも呼ぶ）から構成され、連想メモリセルの各々
は、１ビットの情報を記憶するメモリ回路部と、このメ
モリ回路部の記憶内容とデータの１ビットとを比較する
比較回路部とを備える。比較回路部は複数個のＮチャン
ネルＭＯＳＦＥＴで構成されている。
セルとも呼ぶ）から構成され、連想メモリセルの各々
は、１ビットの情報を記憶するメモリ回路部と、このメ
モリ回路部の記憶内容とデータの１ビットとを比較する
比較回路部とを備える。比較回路部は複数個のＮチャン
ネルＭＯＳＦＥＴで構成されている。
【０００４】このようにＣＡＭでは、メモリ回路部に記
憶された内容に対して検索を行うので、指定されたアド
レスの内容をアクセスするＲＡＭとは異なり、ＣＡＭを
構成する全ての連想メモリセルをアクセスしなければな
らない。このため、全信号線が動作するので、消費電力
が大きくなってしまう。
憶された内容に対して検索を行うので、指定されたアド
レスの内容をアクセスするＲＡＭとは異なり、ＣＡＭを
構成する全ての連想メモリセルをアクセスしなければな
らない。このため、全信号線が動作するので、消費電力
が大きくなってしまう。
【０００５】このため従来から消費電力を削減した、種
々の連想記憶装置が提案されている。例えば、特開平２
−１９２０９８号公報（以下、先行技術１と呼ぶ）に
は、ＲＡＭ（メモリ回路部）としてのビット線とＣＡＭ
（比較回路部）の検索データ線とを共用とし、検索結果
を出力する一致信号線とこの一致信号線を制御する一致
検出制御信号線とをもつ連想メモリセルを用いた連想記
憶装置が開示されている。この先行技術１では、比較動
作時にのみ一致検出制御信号線を論理ロウレベルにする
事で、不一致時の一致信号線を論理ハイレベルから論理
ロウレベルへ変化させている。書込み時のＲＡＭ動作時
には、一致検出信号線を論理ロウレベルにしないので、
比較回路部を構成するＮチャンネルＭＯＳＦＥＴがオン
−オン状態となっても、一致信号線のレベルが変化しな
い。それにより、消費電力を削減している。なお、この
先行技術１に開示された連想記憶装置は、複数個の連想
メモリセルを並列に接続して構成されている。
々の連想記憶装置が提案されている。例えば、特開平２
−１９２０９８号公報（以下、先行技術１と呼ぶ）に
は、ＲＡＭ（メモリ回路部）としてのビット線とＣＡＭ
（比較回路部）の検索データ線とを共用とし、検索結果
を出力する一致信号線とこの一致信号線を制御する一致
検出制御信号線とをもつ連想メモリセルを用いた連想記
憶装置が開示されている。この先行技術１では、比較動
作時にのみ一致検出制御信号線を論理ロウレベルにする
事で、不一致時の一致信号線を論理ハイレベルから論理
ロウレベルへ変化させている。書込み時のＲＡＭ動作時
には、一致検出信号線を論理ロウレベルにしないので、
比較回路部を構成するＮチャンネルＭＯＳＦＥＴがオン
−オン状態となっても、一致信号線のレベルが変化しな
い。それにより、消費電力を削減している。なお、この
先行技術１に開示された連想記憶装置は、複数個の連想
メモリセルを並列に接続して構成されている。
【０００６】また、特開昭６２−２９３５９６号公報
（以下、先行技術２と呼ぶ）には、比較動作時の低消費
電力化を計った連想記憶装置が開示されている。この先
行技術２に開示された連想記憶装置は、１ワードをｎビ
ットで構成する連想記憶装置において、ｎビットのデー
タを書き込むためのワードの選択を行なうデコーダと、
１ワードをｍビットで構成する第１の連想メモリセルア
レイと、この第１の連想メモリセルアレイの比較結果を
検出する第１のセンスアンプと、この第１のセンスアン
プの出力を用いて比較動作を行なう１ワードを（ｎ−
ｍ）ビットとする第２の連想メモリセルアレイと、この
第２の連想メモリセルアレイの比較結果を、第１のセン
スアンプの出力に応じて検出する第２のセンスアンプと
を備えている。この先行技術２において、第１の連想メ
モリセルアレイはｍ個の連想メモリセルを並列に接続し
て構成されており、予め記憶してあるｍビットの記憶デ
ータと検索データの上位ｍビットとをビットパラレルに
比較する。同様に、第２の連想メモリセルアレイは、
（ｎ−ｍ）個の連想メモリセルを並列に接続して構成さ
れており、第１のセンスアンプの出力が一致を示してい
るときのみ動作状態となって、予め記憶してある（ｎ−
ｍ）ビットの記憶データと検索データの下位（ｎ−ｍ）
ビットとをビットパラレルに比較する。このような構成
では、第１の連想メモリセルアレイによる比較動作が完
了した後に、第２の連想メモリセルアレイに比較動作さ
せる必要があるので、第１の連想メモリセルアレイに比
較動作させる為の第１のクロック信号とは別に、第２の
連想メモリセルアレイに比較動作させる為の第２のクロ
ック信号が必要である。
（以下、先行技術２と呼ぶ）には、比較動作時の低消費
電力化を計った連想記憶装置が開示されている。この先
行技術２に開示された連想記憶装置は、１ワードをｎビ
ットで構成する連想記憶装置において、ｎビットのデー
タを書き込むためのワードの選択を行なうデコーダと、
１ワードをｍビットで構成する第１の連想メモリセルア
レイと、この第１の連想メモリセルアレイの比較結果を
検出する第１のセンスアンプと、この第１のセンスアン
プの出力を用いて比較動作を行なう１ワードを（ｎ−
ｍ）ビットとする第２の連想メモリセルアレイと、この
第２の連想メモリセルアレイの比較結果を、第１のセン
スアンプの出力に応じて検出する第２のセンスアンプと
を備えている。この先行技術２において、第１の連想メ
モリセルアレイはｍ個の連想メモリセルを並列に接続し
て構成されており、予め記憶してあるｍビットの記憶デ
ータと検索データの上位ｍビットとをビットパラレルに
比較する。同様に、第２の連想メモリセルアレイは、
（ｎ−ｍ）個の連想メモリセルを並列に接続して構成さ
れており、第１のセンスアンプの出力が一致を示してい
るときのみ動作状態となって、予め記憶してある（ｎ−
ｍ）ビットの記憶データと検索データの下位（ｎ−ｍ）
ビットとをビットパラレルに比較する。このような構成
では、第１の連想メモリセルアレイによる比較動作が完
了した後に、第２の連想メモリセルアレイに比較動作さ
せる必要があるので、第１の連想メモリセルアレイに比
較動作させる為の第１のクロック信号とは別に、第２の
連想メモリセルアレイに比較動作させる為の第２のクロ
ック信号が必要である。
【０００７】さらに、特開平６−８９５８８号公報（以
下、先行技術３と呼ぶ）には、一致検出信号出力ための
タイミング制御信号を必要とせす、低消費電流のＡＮＤ
形式で、高速動作させることが可能な連想メモリが開示
されている。この先行技術３では、複数個の連想メモリ
セルを直列接続している。
下、先行技術３と呼ぶ）には、一致検出信号出力ための
タイミング制御信号を必要とせす、低消費電流のＡＮＤ
形式で、高速動作させることが可能な連想メモリが開示
されている。この先行技術３では、複数個の連想メモリ
セルを直列接続している。
【０００８】
【発明が解決しようとする課題】上述した先行技術では
次に述べるような問題点がある。
次に述べるような問題点がある。
【０００９】先行技術１に開示されている連想記憶装置
は、比較動作時の消費電力が大きいという欠点がある。
その理由は、比較動作時に、検索結果が不一致の場合、
一致信号線と、この一致信号線と同程度の容量をもつ一
致検出制御信号線とが論理ハイレべルから論理ロウレベ
ルに変換するからである。
は、比較動作時の消費電力が大きいという欠点がある。
その理由は、比較動作時に、検索結果が不一致の場合、
一致信号線と、この一致信号線と同程度の容量をもつ一
致検出制御信号線とが論理ハイレべルから論理ロウレベ
ルに変換するからである。
【００１０】また、先行技術２に開示されている連想記
憶装置では、前述したように第１および第２のクロック
信号の２種類のクロック信号が必要となると共に、これ
ら第１および第２のクロック信号を調整することが困難
となる。また、第１および第２の連想メモリセルアレイ
の両方とも並列動作するので、消費電力が大きくなると
いう欠点がある。
憶装置では、前述したように第１および第２のクロック
信号の２種類のクロック信号が必要となると共に、これ
ら第１および第２のクロック信号を調整することが困難
となる。また、第１および第２の連想メモリセルアレイ
の両方とも並列動作するので、消費電力が大きくなると
いう欠点がある。
【００１１】さらに、先行技術３に開示されている連想
記憶装置は、複数個の連想メモリセルを直列接続して構
成されているので、この直列接続する連想メモリセルの
個数が多くなればなる程、動作速度が遅くなるという欠
点がある。
記憶装置は、複数個の連想メモリセルを直列接続して構
成されているので、この直列接続する連想メモリセルの
個数が多くなればなる程、動作速度が遅くなるという欠
点がある。
【００１２】したがって、本発明の目的は、高速動作が
可能で、かつ低消費電力の連想記憶装置を提供すること
にある。
可能で、かつ低消費電力の連想記憶装置を提供すること
にある。
【００１３】
【課題を解決するための手段】本発明によれば、１ワー
ドをｎ（ｎは５以上の整数）ビットで構成する連想記憶
装置において、ｎビットから成る検索データの上位ｍ
（２≦ｍ＜ｎ−１）ビットが供給され、ワード毎にｍ個
の連想メモリセルを直列に接続して構成され、ワード毎
に予め記憶してあるｍビットの記憶データと検索データ
の上位ｍビットとをビットシリアルに比較する第１の連
想メモリセルアレイと；この第１の連想メモリセルアレ
イの比較結果を検出する第１のセンスアンプと；検索デ
ータの下位（ｎ−ｍ）ビットが供給され、ワード毎に
（ｎ−ｍ）個の連想メモリセルを並列に接続して構成さ
れ、第１のセンスアンプの出力が一致を示しているとき
のみ動作状態となって、ワード毎に予め記憶してある
（ｎ−ｍ）ビットの記憶データと検索データの下位（ｎ
−ｍ）ビットとをビットパラレルに比較する第２の連想
メモリセルアレイと；この第２の連想メモリセルアレイ
の比較結果を検出する第２のセンスアンプと；を有する
ことを特徴とする連想記憶装置が得られる。
ドをｎ（ｎは５以上の整数）ビットで構成する連想記憶
装置において、ｎビットから成る検索データの上位ｍ
（２≦ｍ＜ｎ−１）ビットが供給され、ワード毎にｍ個
の連想メモリセルを直列に接続して構成され、ワード毎
に予め記憶してあるｍビットの記憶データと検索データ
の上位ｍビットとをビットシリアルに比較する第１の連
想メモリセルアレイと；この第１の連想メモリセルアレ
イの比較結果を検出する第１のセンスアンプと；検索デ
ータの下位（ｎ−ｍ）ビットが供給され、ワード毎に
（ｎ−ｍ）個の連想メモリセルを並列に接続して構成さ
れ、第１のセンスアンプの出力が一致を示しているとき
のみ動作状態となって、ワード毎に予め記憶してある
（ｎ−ｍ）ビットの記憶データと検索データの下位（ｎ
−ｍ）ビットとをビットパラレルに比較する第２の連想
メモリセルアレイと；この第２の連想メモリセルアレイ
の比較結果を検出する第２のセンスアンプと；を有する
ことを特徴とする連想記憶装置が得られる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１に本発明の第１の実施の形態による連
想記憶装置を示す。図示の連想記憶装置は、１ワードを
ｎ（ｎは５以上の整数）ビットで構成する連想記憶装置
であって、第１および第２の連想メモリ（ＣＡＭ）セル
アレイ１０１および１０２と、第１および第２のセンス
アンプ２０１および２０２と、エンコーダ３００と、第
１および第２のデータ入力回路４０１および４０２と、
アドレス出力回路５００とを有する。第１および第２の
センスアンプ２０１および２０２、第１および第２のデ
ータ入力回路４０１および４０２、およびアドレス出力
回路５００にはクロック信号CLK が供給される。
想記憶装置を示す。図示の連想記憶装置は、１ワードを
ｎ（ｎは５以上の整数）ビットで構成する連想記憶装置
であって、第１および第２の連想メモリ（ＣＡＭ）セル
アレイ１０１および１０２と、第１および第２のセンス
アンプ２０１および２０２と、エンコーダ３００と、第
１および第２のデータ入力回路４０１および４０２と、
アドレス出力回路５００とを有する。第１および第２の
センスアンプ２０１および２０２、第１および第２のデ
ータ入力回路４０１および４０２、およびアドレス出力
回路５００にはクロック信号CLK が供給される。
【００１６】第１のＣＡＭセルアレイ１０１には、第１
のデータ入力回路４０１から第１のデータ線４０１ａを
介してｎビットから成る検索データの上位ｍ（２≦ｍ＜
ｎ−１）ビットが供給される。第１のＣＡＭセルアレイ
１０１は、後述するように、ワード毎にｍ個のＣＡＭセ
ルを直列に接続して構成されており、ワード毎に予め記
憶してあるｍビットの記憶データと検索データの上位ｍ
ビットとをビットシリアルに比較する。なお、ｍは３以
上であることが好ましい。第１のセンスアンプ２０１
は、この第１のＣＡＮセルアレイ１０１の比較結果ＭＬ
１を検出する。第２のＣＡＭセルアレイ１０２には、第
２のデータ入力回路４０２から第２のデータ線４０２ａ
を介して検索データの下位（ｎ−ｍ）ビットが供給され
る。第２のＣＡＭセルアレイ１０２は、後述するよう
に、ワード毎に（ｎ−ｍ）個のＣＡＭセルを並列に接続
して構成されており、第１のセンスアンプ２０１の出力
が一致を示しているときのみ動作状態となって、ワード
毎に予め記憶してある（ｎ−ｍ）ビットの記憶データと
検索データの下位（ｎ−ｍ）ビットとをビットパラレル
に比較する。第２のセンスアンプ２０２はこの第２のＣ
ＡＭセルアレイ１０２の比較結果ＭＬ２を検出する。エ
ンコーダ３００は第２のセンスアンプ２０２の出力を符
号化する。アドレス出力回路５００はエンコーダ３００
からの符号化結果をアドレス信号として外部へ出力す
る。
のデータ入力回路４０１から第１のデータ線４０１ａを
介してｎビットから成る検索データの上位ｍ（２≦ｍ＜
ｎ−１）ビットが供給される。第１のＣＡＭセルアレイ
１０１は、後述するように、ワード毎にｍ個のＣＡＭセ
ルを直列に接続して構成されており、ワード毎に予め記
憶してあるｍビットの記憶データと検索データの上位ｍ
ビットとをビットシリアルに比較する。なお、ｍは３以
上であることが好ましい。第１のセンスアンプ２０１
は、この第１のＣＡＮセルアレイ１０１の比較結果ＭＬ
１を検出する。第２のＣＡＭセルアレイ１０２には、第
２のデータ入力回路４０２から第２のデータ線４０２ａ
を介して検索データの下位（ｎ−ｍ）ビットが供給され
る。第２のＣＡＭセルアレイ１０２は、後述するよう
に、ワード毎に（ｎ−ｍ）個のＣＡＭセルを並列に接続
して構成されており、第１のセンスアンプ２０１の出力
が一致を示しているときのみ動作状態となって、ワード
毎に予め記憶してある（ｎ−ｍ）ビットの記憶データと
検索データの下位（ｎ−ｍ）ビットとをビットパラレル
に比較する。第２のセンスアンプ２０２はこの第２のＣ
ＡＭセルアレイ１０２の比較結果ＭＬ２を検出する。エ
ンコーダ３００は第２のセンスアンプ２０２の出力を符
号化する。アドレス出力回路５００はエンコーダ３００
からの符号化結果をアドレス信号として外部へ出力す
る。
【００１７】図２に第１および第２のＣＡＭセルアレイ
１０１および１０２に使用される連想メモリ（ＣＡＭ）
セルを示す。ＣＡＭセルは、１ビットのデータを記憶す
るメモリ回路部６００と、１ビットの検索データと１ビ
ットの記憶データとを比較を行なう比較回路部６５０と
を有する。メモリ回路部６００は第１および第２のイン
バータ６０１および６０２と、第１および第２のＮチャ
ンネルＭＯＳＦＥＴ６０６および６０７とから構成され
ている。第１のインバータ６０１の入力端と第２のイン
バータ６０２の出力端との接続ノードを第１のノード６
１１と呼び、第２のインバータ６０２の入力端と第１の
インバータ６０１の出力端との接続ノードを第２のノー
ド６１２と呼ぶ。これら第１および第２のノード６１１
および６１２に記憶データが保持される。比較回路部６
５０は、第３乃至第６のＮチャンネルＭＯＳＦＥＴ６５
３，６５４，６５５，６５６から構成されている。図２
において、６２１および６２２は第１および第２のビッ
ト線、６２６および６２７は検索データが供給される第
１および第２の検索データ線、６３１はＣＡＭセルへの
データ書き込み用ワード線、６３６および６３７は第１
および第２の検索信号線である。尚、第１の検索信号線
６３６は一致検出制御信号線とも呼ばれ、第２の検索信
号線６３７は一致検出信号線とも呼ばれる。
１０１および１０２に使用される連想メモリ（ＣＡＭ）
セルを示す。ＣＡＭセルは、１ビットのデータを記憶す
るメモリ回路部６００と、１ビットの検索データと１ビ
ットの記憶データとを比較を行なう比較回路部６５０と
を有する。メモリ回路部６００は第１および第２のイン
バータ６０１および６０２と、第１および第２のＮチャ
ンネルＭＯＳＦＥＴ６０６および６０７とから構成され
ている。第１のインバータ６０１の入力端と第２のイン
バータ６０２の出力端との接続ノードを第１のノード６
１１と呼び、第２のインバータ６０２の入力端と第１の
インバータ６０１の出力端との接続ノードを第２のノー
ド６１２と呼ぶ。これら第１および第２のノード６１１
および６１２に記憶データが保持される。比較回路部６
５０は、第３乃至第６のＮチャンネルＭＯＳＦＥＴ６５
３，６５４，６５５，６５６から構成されている。図２
において、６２１および６２２は第１および第２のビッ
ト線、６２６および６２７は検索データが供給される第
１および第２の検索データ線、６３１はＣＡＭセルへの
データ書き込み用ワード線、６３６および６３７は第１
および第２の検索信号線である。尚、第１の検索信号線
６３６は一致検出制御信号線とも呼ばれ、第２の検索信
号線６３７は一致検出信号線とも呼ばれる。
【００１８】図２に示したＣＡＭセルは、図示の如く、
ビット線６２１および６２２と検索データ線６２６およ
び６２７とが分離されている。
ビット線６２１および６２２と検索データ線６２６およ
び６２７とが分離されている。
【００１９】周知のように、ＭＯＳＦＥＴはゲートとド
レインとソースの３つの電極を持つ。ここでは、ドレイ
ンとソースを主電極と呼ぶ。
レインとソースの３つの電極を持つ。ここでは、ドレイ
ンとソースを主電極と呼ぶ。
【００２０】メモリ回路部６００において、第１および
第２のＮチャンネルＭＯＳＦＥＴ６０６および６０７の
ゲートはワード線６３１に接続されている。第１のＮチ
ャンネルＭＯＳＦＥＴ６０６の一方の主電極は第１のビ
ット線６２１に接続され、他方の主電極は第１のノード
６１１に接続されている。第２のＮチャンネルＭＯＳＦ
ＥＴ６０７の一方の主電極は第２のビット線６２２に接
続され、他方の主電極は第２のノード６１２に接続され
ている。
第２のＮチャンネルＭＯＳＦＥＴ６０６および６０７の
ゲートはワード線６３１に接続されている。第１のＮチ
ャンネルＭＯＳＦＥＴ６０６の一方の主電極は第１のビ
ット線６２１に接続され、他方の主電極は第１のノード
６１１に接続されている。第２のＮチャンネルＭＯＳＦ
ＥＴ６０７の一方の主電極は第２のビット線６２２に接
続され、他方の主電極は第２のノード６１２に接続され
ている。
【００２１】比較回路部６５０において、第３のＮチャ
ンネルＭＯＳＦＥＴ６５３のゲートは第１の検索データ
線６２６に接続され、一方の主電極は第２の検索信号線
７３７に接続されている。第４のＮチャンネルＭＯＳＦ
ＥＴ６５４のゲートは第２のノード６１２に接続され、
一方の主電極は第１の検索信号線６３６に接続されてい
る。第３および第４のＮチャンネルＭＯＳＦＥＴ６５３
および６５４の他方の主電極同士が互いに接続されてい
る。同様に、第５のＮチャンネルＭＯＳＦＥＴ６５５の
ゲートは第２の検索データ線６２７に接続され、一方の
主電極は第２の検索信号線７３７に接続されている。第
６のＮチャンネルＭＯＳＦＥＴ６５６のゲートは第１の
ノード６１１に接続され、一方の主電極は第１の検索信
号線６３６に接続されている。第５および第６のＮチャ
ンネルＭＯＳＦＥＴ６５５および６５６の他方の主電極
同士が互いに接続されている。
ンネルＭＯＳＦＥＴ６５３のゲートは第１の検索データ
線６２６に接続され、一方の主電極は第２の検索信号線
７３７に接続されている。第４のＮチャンネルＭＯＳＦ
ＥＴ６５４のゲートは第２のノード６１２に接続され、
一方の主電極は第１の検索信号線６３６に接続されてい
る。第３および第４のＮチャンネルＭＯＳＦＥＴ６５３
および６５４の他方の主電極同士が互いに接続されてい
る。同様に、第５のＮチャンネルＭＯＳＦＥＴ６５５の
ゲートは第２の検索データ線６２７に接続され、一方の
主電極は第２の検索信号線７３７に接続されている。第
６のＮチャンネルＭＯＳＦＥＴ６５６のゲートは第１の
ノード６１１に接続され、一方の主電極は第１の検索信
号線６３６に接続されている。第５および第６のＮチャ
ンネルＭＯＳＦＥＴ６５５および６５６の他方の主電極
同士が互いに接続されている。
【００２２】図３乃至図６に、それぞれ、図１に示した
連想記憶装置を構成する第１および第２のＣＡＭセルア
レイ１０１および１０２と第１および第２のセンスアン
プ２０１および２０２の１ワード分の具体的な回路構成
を示す。各ＣＡＭセルを区別するために添字を付してあ
る。
連想記憶装置を構成する第１および第２のＣＡＭセルア
レイ１０１および１０２と第１および第２のセンスアン
プ２０１および２０２の１ワード分の具体的な回路構成
を示す。各ＣＡＭセルを区別するために添字を付してあ
る。
【００２３】図３に示すように、第１のＣＡＭセルアレ
イ１０１は第１乃至第ｍのＣＡＭセル７００1 〜７００
m を直列に接続して構成されている。ｍは例えば４であ
る。図３に示すように、第１のＣＡＭセル７００1 の第
１の検索信号線６３６1 は接地され、第１のＣＡＭセル
７００1 の第２の検索信号線６３７1 は第２のＣＡＭセ
ル７００2 の第１の検索信号線６３６2 に接続されてい
る。同様に、第２のＣＡＭセル７００2 の第２の検索信
号線６３７2 は第３のＣＡＭセル（図示せず）の第１の
検索信号線（図示せず）に接続されている。第（ｍ−
１）のＣＡＭセル（図示せず）の第２の検索信号線（図
示せず）は第ｍのＣＡＭセル７００m の第１の検索信号
線６３６m に接続されている。第ｍのＣＡＭセル７００
m の第２の検索信号線６３７m は後述する第１のセンス
アンプ２０１に接続されている。
イ１０１は第１乃至第ｍのＣＡＭセル７００1 〜７００
m を直列に接続して構成されている。ｍは例えば４であ
る。図３に示すように、第１のＣＡＭセル７００1 の第
１の検索信号線６３６1 は接地され、第１のＣＡＭセル
７００1 の第２の検索信号線６３７1 は第２のＣＡＭセ
ル７００2 の第１の検索信号線６３６2 に接続されてい
る。同様に、第２のＣＡＭセル７００2 の第２の検索信
号線６３７2 は第３のＣＡＭセル（図示せず）の第１の
検索信号線（図示せず）に接続されている。第（ｍ−
１）のＣＡＭセル（図示せず）の第２の検索信号線（図
示せず）は第ｍのＣＡＭセル７００m の第１の検索信号
線６３６m に接続されている。第ｍのＣＡＭセル７００
m の第２の検索信号線６３７m は後述する第１のセンス
アンプ２０１に接続されている。
【００２４】図４に示すように、第２のＣＡＭセルアレ
イ１０２は第（ｍ＋１）乃至第ｎのＣＡＭセル７００
m+1 〜７００n を並列に接続して構成されている。（ｎ
−ｍ）は例えば３２である。図４に示すように、第（ｍ
＋１）乃至第ｎのＣＡＭセル７００m+1 〜７００n の第
１の検索信号線６３６m+1 〜６３６n 同士は互いに接続
され、第２の検索信号線６３７m+1 〜６３７n 同士も互
いに接続されている。第（ｍ＋１）のＣＡＭセル７００
m+1 の第１の検索信号線６３６m+1 は次に述べる第１の
センスアンプ２０１に接続され、第ｎのＣＡＭセル７０
０n の第１および第２の検索信号線６３６n および６３
７n は後述する第２のセンスアンプ２０２に接続されて
いる。
イ１０２は第（ｍ＋１）乃至第ｎのＣＡＭセル７００
m+1 〜７００n を並列に接続して構成されている。（ｎ
−ｍ）は例えば３２である。図４に示すように、第（ｍ
＋１）乃至第ｎのＣＡＭセル７００m+1 〜７００n の第
１の検索信号線６３６m+1 〜６３６n 同士は互いに接続
され、第２の検索信号線６３７m+1 〜６３７n 同士も互
いに接続されている。第（ｍ＋１）のＣＡＭセル７００
m+1 の第１の検索信号線６３６m+1 は次に述べる第１の
センスアンプ２０１に接続され、第ｎのＣＡＭセル７０
０n の第１および第２の検索信号線６３６n および６３
７n は後述する第２のセンスアンプ２０２に接続されて
いる。
【００２５】図５に示すように、第１のセンスアンプ２
０１はＰチャンネルＭＯＳＦＥＴ８０１および８０２
と、ＮチャンネルＭＯＳＦＥＴ８０３と、インバータ８
０４とから構成されている。ＰチャンネルＭＯＳＦＥＴ
８０１および８０２のゲートにはクロック信号CLK が供
給され、ソースには正電源電圧Ｖccが供給される。Ｐチ
ャンネルＭＯＳＦＥＴ８０１のドレインは第ｍのＣＡＭ
セル７００m の第２の検索信号線６３７m （図３）とイ
ンバータ８０４の入力端とに接続されている。Ｐチャン
ネルＭＯＳＦＥＴ８０２のドレインは第（ｍ＋１）のＣ
ＡＭセル７００m+1 の第１の検索信号線６３６m+1 （図
４）とＮチャンネルＭＯＳＦＥＴ８０３のドレインに接
続されている。ＮチャンネルＭＯＳＦＥＴ８０３のゲー
トはインバータ８０４の出力端に接続され、ソースは接
地されている。
０１はＰチャンネルＭＯＳＦＥＴ８０１および８０２
と、ＮチャンネルＭＯＳＦＥＴ８０３と、インバータ８
０４とから構成されている。ＰチャンネルＭＯＳＦＥＴ
８０１および８０２のゲートにはクロック信号CLK が供
給され、ソースには正電源電圧Ｖccが供給される。Ｐチ
ャンネルＭＯＳＦＥＴ８０１のドレインは第ｍのＣＡＭ
セル７００m の第２の検索信号線６３７m （図３）とイ
ンバータ８０４の入力端とに接続されている。Ｐチャン
ネルＭＯＳＦＥＴ８０２のドレインは第（ｍ＋１）のＣ
ＡＭセル７００m+1 の第１の検索信号線６３６m+1 （図
４）とＮチャンネルＭＯＳＦＥＴ８０３のドレインに接
続されている。ＮチャンネルＭＯＳＦＥＴ８０３のゲー
トはインバータ８０４の出力端に接続され、ソースは接
地されている。
【００２６】図６に示すように、第２のセンスアンプ２
０２はＰチャンネルＭＯＳＦＥＴ９０１と、インバータ
９０２，９０３，９０４と、ナンドゲート９０５とから
構成されている。ＰチャンネルＭＯＳＦＥＴ９０１のゲ
ートにはクロック信号CLK が供給され、ソースには正電
源電圧Ｖccが供給される。ＰチャンネルＭＯＳＦＥＴ９
０１のドレインは第ｎのＣＡＭセル７００n の第２の検
索信号線６３７n （図４）とインバータ９０２の入力端
とに接続されている。インバータ９０２の出力端はイン
バータ９０３の入力端に接続され、インバータ９０３の
出力端はナンドゲート９０５の一方の入力端に接続され
ている。インバータ９０４の入力端は第ｎのＣＡＭセル
７００n の第１の検索信号線６３６n に接続され、イン
バータ９０４の出力端はナンドゲート９０５の他方の入
力端に接続されている。ナンドゲート９０５の出力端は
エンコーダ３００（図１）に接続されている。
０２はＰチャンネルＭＯＳＦＥＴ９０１と、インバータ
９０２，９０３，９０４と、ナンドゲート９０５とから
構成されている。ＰチャンネルＭＯＳＦＥＴ９０１のゲ
ートにはクロック信号CLK が供給され、ソースには正電
源電圧Ｖccが供給される。ＰチャンネルＭＯＳＦＥＴ９
０１のドレインは第ｎのＣＡＭセル７００n の第２の検
索信号線６３７n （図４）とインバータ９０２の入力端
とに接続されている。インバータ９０２の出力端はイン
バータ９０３の入力端に接続され、インバータ９０３の
出力端はナンドゲート９０５の一方の入力端に接続され
ている。インバータ９０４の入力端は第ｎのＣＡＭセル
７００n の第１の検索信号線６３６n に接続され、イン
バータ９０４の出力端はナンドゲート９０５の他方の入
力端に接続されている。ナンドゲート９０５の出力端は
エンコーダ３００（図１）に接続されている。
【００２７】このような構成の連想記憶装置において、
第１のＣＡＭセルアレイ１０１を構成する第１乃至第ｍ
のＣＡＭセル７００1 〜７００m の各々は、それに記憶
されたビットと対応する検索データのビットとの一致を
検出する。換言すれば、第１のＣＡＭセルアレイ１０１
はＡＮＤ形式で構成されている。一方、第２のＣＡＭセ
ルアレイ１０２を構成する第（ｍ＋１）乃至第ｎのＣＡ
Ｍセル７００m+1 〜７００n の各々は、それに記憶され
たビットと対応する検索データのビットとの不一致を検
出する。換言すれば、第２のＣＡＭセルアレイ１０２は
ＯＲ形式で構成されている。
第１のＣＡＭセルアレイ１０１を構成する第１乃至第ｍ
のＣＡＭセル７００1 〜７００m の各々は、それに記憶
されたビットと対応する検索データのビットとの一致を
検出する。換言すれば、第１のＣＡＭセルアレイ１０１
はＡＮＤ形式で構成されている。一方、第２のＣＡＭセ
ルアレイ１０２を構成する第（ｍ＋１）乃至第ｎのＣＡ
Ｍセル７００m+1 〜７００n の各々は、それに記憶され
たビットと対応する検索データのビットとの不一致を検
出する。換言すれば、第２のＣＡＭセルアレイ１０２は
ＯＲ形式で構成されている。
【００２８】詳細に述べると、まず、第１のＣＡＭセル
アレイ１０１において、それに予め記憶してあるｍビッ
トの記憶データと第１のデータ入力回路４０１から供給
される検索データの上位ｍビットとをビットシリアルに
比較する。
アレイ１０１において、それに予め記憶してあるｍビッ
トの記憶データと第１のデータ入力回路４０１から供給
される検索データの上位ｍビットとをビットシリアルに
比較する。
【００２９】具体例として、ｍビットの記憶データと検
索データの上位ｍビットとが一致しているとしよう。こ
の場合、最初に第１のＣＡＭセル７００1 がその記憶デ
ータと検索データの最上位ビットとを比較し、一致する
のでその第２の検索信号線６３７1 を論理ロウレベルに
する。これにより、第２のＣＡＭセル７００2 の第１の
検索信号線６３６2 が論理ロウレベルになるので、第２
のＣＡＭセル７００2がイネーブル状態となって比較動
作を開始し、その記憶データと検索データの対応ビット
（最上位ビットから数えて２番目のビット）とを比較
し、一致するのでその第２の検索信号線６３７2 を論理
ロウレベルにする。これにより、第３のＣＡＭセル（図
示せず）がイネーブル状態となって比較動作を開始す
る。このような動作を繰り返すことににより、最後に、
第ｍのＣＡＭセル７００m がイネーブル状態となって比
較動作を開始し、その記憶データと検索データの対応ビ
ット（最上位ビットから数えてｍ番目のビット）とを比
較し、一致するのでその第２の検索信号線６３７m を論
理ロウレベルにする。このように、第１のＣＡＭセルア
レイ１０１はドミノ式にシリアルに比較動作を実行す
る。
索データの上位ｍビットとが一致しているとしよう。こ
の場合、最初に第１のＣＡＭセル７００1 がその記憶デ
ータと検索データの最上位ビットとを比較し、一致する
のでその第２の検索信号線６３７1 を論理ロウレベルに
する。これにより、第２のＣＡＭセル７００2 の第１の
検索信号線６３６2 が論理ロウレベルになるので、第２
のＣＡＭセル７００2がイネーブル状態となって比較動
作を開始し、その記憶データと検索データの対応ビット
（最上位ビットから数えて２番目のビット）とを比較
し、一致するのでその第２の検索信号線６３７2 を論理
ロウレベルにする。これにより、第３のＣＡＭセル（図
示せず）がイネーブル状態となって比較動作を開始す
る。このような動作を繰り返すことににより、最後に、
第ｍのＣＡＭセル７００m がイネーブル状態となって比
較動作を開始し、その記憶データと検索データの対応ビ
ット（最上位ビットから数えてｍ番目のビット）とを比
較し、一致するのでその第２の検索信号線６３７m を論
理ロウレベルにする。このように、第１のＣＡＭセルア
レイ１０１はドミノ式にシリアルに比較動作を実行す
る。
【００３０】したがって、ｍビットの記憶データと検索
データの上位ｍビットとがあるビットで不一致であれ
ば、それ以後は比較動作を行なわない。例えば、検索デ
ータの最上位ビットから数えて２番目のビットとが一致
していないとする。この場合、第１のＣＡＭセル７００
1 で一致が検出されるが、第２のＣＡＭセル７００2 で
不一致が検出され、それ以降の第３から第ｍのＣＡＭセ
ルでは比較動作を行なわない。その結果、従来のように
ビットパラレルに比較動作する場合に比較して、消費電
力を大幅に削減することができる。
データの上位ｍビットとがあるビットで不一致であれ
ば、それ以後は比較動作を行なわない。例えば、検索デ
ータの最上位ビットから数えて２番目のビットとが一致
していないとする。この場合、第１のＣＡＭセル７００
1 で一致が検出されるが、第２のＣＡＭセル７００2 で
不一致が検出され、それ以降の第３から第ｍのＣＡＭセ
ルでは比較動作を行なわない。その結果、従来のように
ビットパラレルに比較動作する場合に比較して、消費電
力を大幅に削減することができる。
【００３１】さて、第１のＣＡＭセルアレイ１０１にお
いて、それに予め記憶してあるｍビットの記憶データと
第１のデータ入力回路４０１から供給される検索データ
の上位ｍビットとが一致したことが検出されると、前述
したように、第ｍのＣＡＭセル７００m の第２の検索信
号線６３７m が論理ロウレベルとなる。その結果、第１
のセンスアンプ２０１においてインバータ８０４の出力
が論理ハイレベルとなり、ＮチャンネルＭＯＳＦＥＴ８
０３が導通状態（オン状態）となって、論理ロウベルの
信号を第２のＣＡＭセルアレイ１０２へ伝える。このよ
うに、第１のＣＡＭセルアレイ１０１において全ビット
が一致した場合に、初めて第２のＣＡＭセルアレイ１０
２を動作可能状態とする。
いて、それに予め記憶してあるｍビットの記憶データと
第１のデータ入力回路４０１から供給される検索データ
の上位ｍビットとが一致したことが検出されると、前述
したように、第ｍのＣＡＭセル７００m の第２の検索信
号線６３７m が論理ロウレベルとなる。その結果、第１
のセンスアンプ２０１においてインバータ８０４の出力
が論理ハイレベルとなり、ＮチャンネルＭＯＳＦＥＴ８
０３が導通状態（オン状態）となって、論理ロウベルの
信号を第２のＣＡＭセルアレイ１０２へ伝える。このよ
うに、第１のＣＡＭセルアレイ１０１において全ビット
が一致した場合に、初めて第２のＣＡＭセルアレイ１０
２を動作可能状態とする。
【００３２】第２のＣＡＭセルアレイ１０２では、それ
に予め記憶してある（ｎ−ｍ）ビットの記憶データと第
２のデータ入力回路４０２から供給される検索データの
下位（ｎ−ｍ）ビットとをビットパラレルに比較する。
に予め記憶してある（ｎ−ｍ）ビットの記憶データと第
２のデータ入力回路４０２から供給される検索データの
下位（ｎ−ｍ）ビットとをビットパラレルに比較する。
【００３３】具体例として、（ｎ−ｍ）ビットの記憶デ
ータと検索データの下位（ｎ−ｍ）ビットとが一致して
いるとしよう。この場合、第（ｍ＋１）乃至第ｎのＣＡ
Ｍセル７００m+1 〜７００n では、第１の検索信号線６
３６m+1 〜６３６n が論理ロウレベルに、第２の検索信
号線６３７m+1 〜６３７n が論理ハイレベルに維持され
る。その結果、第２のセンスアンプ２０２においてナン
ドゲート９０５には両方の入力端に論理ハイレベルが供
給されるので、ナンドゲート９０５の出力は論理ロウレ
ベルとなる。すなわち、第２のセンスアンプ２０２にお
いて、全ビットが一致したことが検出される。
ータと検索データの下位（ｎ−ｍ）ビットとが一致して
いるとしよう。この場合、第（ｍ＋１）乃至第ｎのＣＡ
Ｍセル７００m+1 〜７００n では、第１の検索信号線６
３６m+1 〜６３６n が論理ロウレベルに、第２の検索信
号線６３７m+1 〜６３７n が論理ハイレベルに維持され
る。その結果、第２のセンスアンプ２０２においてナン
ドゲート９０５には両方の入力端に論理ハイレベルが供
給されるので、ナンドゲート９０５の出力は論理ロウレ
ベルとなる。すなわち、第２のセンスアンプ２０２にお
いて、全ビットが一致したことが検出される。
【００３４】一方、検索データの下位（ｎ−ｍ）ビット
の内で１ビットでも（ｎ−ｍ）ビットの記憶データと不
一致の場合、その不一致に対応するＣＡＭセルは第１お
よび第２の検索信号線間を導通させる。その結果、第２
のセンサアンプ２０２においてナンドゲート９０５には
一方の入力端に論理ハイレベルが、他方の入力端に論理
ロウレベルが供給されるので、ナンドゲート９０５の出
力は論理ハイレベルのままである。
の内で１ビットでも（ｎ−ｍ）ビットの記憶データと不
一致の場合、その不一致に対応するＣＡＭセルは第１お
よび第２の検索信号線間を導通させる。その結果、第２
のセンサアンプ２０２においてナンドゲート９０５には
一方の入力端に論理ハイレベルが、他方の入力端に論理
ロウレベルが供給されるので、ナンドゲート９０５の出
力は論理ハイレベルのままである。
【００３５】図７は図１に示した連想記憶装置の動作を
説明するための各部の波形図である。図７において、第
１行目にクロック信号CLK を、第２行目にｎビットの検
索データを、第３行目に第１のデータ線４０１ａ上のデ
ータを、第４行目に第１のＣＡＭセルアレイ（ＣＡＭ
１）１０１の比較結果ＭＬ１を、第５行目に第１のセン
スアンプ２０１から出力される制御線上の信号を、第６
行目に第２のデータ線４０２ａ上のデータを、第７行目
に第２のＣＡＭセルアレイ（ＣＡＭ２）１０２の比較結
果ＭＬ２を、第８行目に第２のセンスアンプ２０２から
の出力を、それぞれ示す。また、クロック信号CLK の第
１のサイクル（第１欄）は、第１のＣＡＭセルアレイ
（ＣＡＭ１）１０１で不一致が検出された場合を示し、
第２のサイクル（第２欄）は、第１のＣＡＭセルアレイ
（ＣＡＭ１）１０１で一致が検出され、第２のＣＡＭセ
ルアレイ（ＣＡＭ２）１０２が不一致が検出された場合
を示し、第３のサイクル（第３欄）は、第１および第２
のＣＡＭセルアレイ１０１および１０２の両方で一致が
検出された場合を示している。
説明するための各部の波形図である。図７において、第
１行目にクロック信号CLK を、第２行目にｎビットの検
索データを、第３行目に第１のデータ線４０１ａ上のデ
ータを、第４行目に第１のＣＡＭセルアレイ（ＣＡＭ
１）１０１の比較結果ＭＬ１を、第５行目に第１のセン
スアンプ２０１から出力される制御線上の信号を、第６
行目に第２のデータ線４０２ａ上のデータを、第７行目
に第２のＣＡＭセルアレイ（ＣＡＭ２）１０２の比較結
果ＭＬ２を、第８行目に第２のセンスアンプ２０２から
の出力を、それぞれ示す。また、クロック信号CLK の第
１のサイクル（第１欄）は、第１のＣＡＭセルアレイ
（ＣＡＭ１）１０１で不一致が検出された場合を示し、
第２のサイクル（第２欄）は、第１のＣＡＭセルアレイ
（ＣＡＭ１）１０１で一致が検出され、第２のＣＡＭセ
ルアレイ（ＣＡＭ２）１０２が不一致が検出された場合
を示し、第３のサイクル（第３欄）は、第１および第２
のＣＡＭセルアレイ１０１および１０２の両方で一致が
検出された場合を示している。
【００３６】第１のＣＡＭセルアレイ（ＣＡＭ１）１０
１で不一致が検出された場合、その比較結果ＭＬ１は不
一致を示す論理ハイレベルであり、第１のセンスアンプ
２０１は制御線上へ論理ハイレベルの信号を出力する。
その結果、第２のＣＡＭセルアレイ（ＣＡＭ２）１０２
では比較動作を行なわないので、第２のセンスアンプ２
０２は、記憶データと検索データとの不一致を示す論理
ハイレベルを出力する。
１で不一致が検出された場合、その比較結果ＭＬ１は不
一致を示す論理ハイレベルであり、第１のセンスアンプ
２０１は制御線上へ論理ハイレベルの信号を出力する。
その結果、第２のＣＡＭセルアレイ（ＣＡＭ２）１０２
では比較動作を行なわないので、第２のセンスアンプ２
０２は、記憶データと検索データとの不一致を示す論理
ハイレベルを出力する。
【００３７】また、第１のＣＡＭセルアレイ（ＣＡＭ
１）１０１で一致が検出された場合、その比較結果ＭＬ
１は一致を示す論理ロウレベルとなり、第１のセンスア
ンプ２０１は制御線上へ論理ロウレベルの信号を出力す
る。その結果、第２のＣＡＭセルアレイ（ＣＡＭ２）１
０２は比較動作を開始する。その比較の結果が不一致で
あれば、第２のＣＡＭセルアレイ（ＣＡＭ２）１０２の
比較結果ＭＬ２は不一致を示す論理ロウレベルとなる。
その為、第２のセンスアンプ２０２は、記憶データと検
索データとの不一致を示す論理ハイレベルを出力する。
一方、比較の結果が一致であれば、第２のＣＡＭセルア
レイ（ＣＡＭ２）１０２の比較結果ＭＬ２は一致を示す
論理ハイレベルとなる。その為、第２のセンスアンプ２
０２は、記憶データと検索データとの一致を示す論理ロ
ウレベルを出力する。
１）１０１で一致が検出された場合、その比較結果ＭＬ
１は一致を示す論理ロウレベルとなり、第１のセンスア
ンプ２０１は制御線上へ論理ロウレベルの信号を出力す
る。その結果、第２のＣＡＭセルアレイ（ＣＡＭ２）１
０２は比較動作を開始する。その比較の結果が不一致で
あれば、第２のＣＡＭセルアレイ（ＣＡＭ２）１０２の
比較結果ＭＬ２は不一致を示す論理ロウレベルとなる。
その為、第２のセンスアンプ２０２は、記憶データと検
索データとの不一致を示す論理ハイレベルを出力する。
一方、比較の結果が一致であれば、第２のＣＡＭセルア
レイ（ＣＡＭ２）１０２の比較結果ＭＬ２は一致を示す
論理ハイレベルとなる。その為、第２のセンスアンプ２
０２は、記憶データと検索データとの一致を示す論理ロ
ウレベルを出力する。
【００３８】本発明は上述した実施の形態に限定せず、
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。例えば、第１および第２の連想メモリセル
アレイを構成する連想メモリセルは図２に示したものに
限定しないのは勿論である。
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。例えば、第１および第２の連想メモリセル
アレイを構成する連想メモリセルは図２に示したものに
限定しないのは勿論である。
【００３９】
【発明の効果】以上説明したように、本発明では、第１
の連想メモリセルアレイを複数個の連想メモリセルを直
列接続して構成し、第２の連想メモリセルアレイを複数
個の連想メモリセルを並列接続して構成したので、高速
動作が可能で、かつ低消費電力の連想記憶装置を提供す
ることができる。
の連想メモリセルアレイを複数個の連想メモリセルを直
列接続して構成し、第２の連想メモリセルアレイを複数
個の連想メモリセルを並列接続して構成したので、高速
動作が可能で、かつ低消費電力の連想記憶装置を提供す
ることができる。
【図１】本発明の一実施の形態による連想記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の連想記憶装置を構成する連想メモリセル
の一例を示す回路図である。
の一例を示す回路図である。
【図３】図１の連想記憶装置に使用される第１のＣＡＭ
セルアレイの１ワード分の具体的な回路構成を示す回路
図である。
セルアレイの１ワード分の具体的な回路構成を示す回路
図である。
【図４】図１の連想記憶装置に使用される第２のＣＡＭ
セルアレイの１ワード分の具体的な回路構成を示す回路
図である。
セルアレイの１ワード分の具体的な回路構成を示す回路
図である。
【図５】図１の連想記憶装置に使用される第１のセンス
アンプの１ワード分の具体的な回路構成を示す回路図で
ある。
アンプの１ワード分の具体的な回路構成を示す回路図で
ある。
【図６】図１の連想記憶装置に使用される第２のセンス
アンプの１ワード分の具体的な回路構成を示す回路図で
ある。
アンプの１ワード分の具体的な回路構成を示す回路図で
ある。
【図７】図１の連想記憶装置の動作を説明するための波
形図である。
形図である。
１０１ 第１の連想メモリ（ＣＡＭ）セルアレイ（Ｃ
ＡＭ１） １０２ 第２の連想メモリ（ＣＡＭ）セルアレイ（Ｃ
ＡＭ２） ２０１ 第１のセンスアンプ ２０２ 第２のセンスアンプ ３００ エンコーダ ４０１ 第１のデータ入力回路 ４０２ 第２のデータ入力回路 ５００ アドレス出力回路 ６００ メモリ回路部 ６５０ 比較回路部
ＡＭ１） １０２ 第２の連想メモリ（ＣＡＭ）セルアレイ（Ｃ
ＡＭ２） ２０１ 第１のセンスアンプ ２０２ 第２のセンスアンプ ３００ エンコーダ ４０１ 第１のデータ入力回路 ４０２ 第２のデータ入力回路 ５００ アドレス出力回路 ６００ メモリ回路部 ６５０ 比較回路部
Claims (5)
- 【請求項１】 １ワードをｎ（ｎは５以上の整数）ビッ
トで構成する連想記憶装置において、 ｎビットから成る検索データの上位ｍ（２≦ｍ＜ｎ−
１）ビットが供給され、ワード毎にｍ個の連想メモリセ
ルを直列に接続して構成され、ワード毎に予め記憶して
あるｍビットの記憶データと前記検索データの上位ｍビ
ットとをビットシリアルに比較する第１の連想メモリセ
ルアレイと、 該第１の連想メモリセルアレイの比較結果を検出する第
１のセンスアンプと、前記検索データの下位（ｎ−ｍ）
ビットが供給され、ワード毎に（ｎ−ｍ）個の連想メモ
リセルを並列に接続して構成され、前記第１のセンスア
ンプの出力が一致を示しているときのみ動作状態となっ
て、ワード毎に予め記憶してある（ｎ−ｍ）ビットの記
憶データと前記検索データの下位（ｎ−ｍ）ビットとを
ビットパラレルに比較する第２の連想メモリセルアレイ
と、 前記第２の連想メモリセルアレイの比較結果を検出する
第２のセンスアンプとを有することを特徴とする連想記
憶装置。 - 【請求項２】 前記第１および第２のセンスアンプは同
一のクロック信号に同期して動作する、請求項１に記載
の連想記憶装置。 - 【請求項３】 前記ｍが３以上である、請求項１に記載
の連想記憶装置。 - 【請求項４】 前記連想メモリセルの各々はビット線と
前記検索データが供給される検索データ線とが分離され
ている、請求項１に記載の連想記憶装置。 - 【請求項５】 前記第１の連想メモリセルアレイを構成
する連想メモリセルの各々は、それに記憶されたビット
と対応する前記検索データのビットとの一致を検出し、
前記第２の連想メモリセルアレイを構成する連想メモリ
セルの各々は、それに記憶されたビットと対応する前記
検索データのビットとの不一致を検出する、請求項１に
記載の連想記憶装置。
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