JP3742878B2 - 自己調整型ウィンナ・ラインアップ増幅器 - Google Patents
自己調整型ウィンナ・ラインアップ増幅器 Download PDFInfo
- Publication number
- JP3742878B2 JP3742878B2 JP2002159436A JP2002159436A JP3742878B2 JP 3742878 B2 JP3742878 B2 JP 3742878B2 JP 2002159436 A JP2002159436 A JP 2002159436A JP 2002159436 A JP2002159436 A JP 2002159436A JP 3742878 B2 JP3742878 B2 JP 3742878B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- channel transistor
- voltage
- self
- adjusting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は連想メモリに係り、特にパターンマッチング機能を実現するために使用する最大値検出回路に関するものである。
【０００２】
【従来の技術】
従来の半導体連想メモリ用最大値検出回路には、フィードバックによる安定化機能と固定された最大利得領域を有するものが知られている。この種の最大値検出回路を具備する半導体連想メモリは、例えば、H. J. Mattausch et al.,“An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances”, ISSCC Dig. of Tech. Papers, pp. 170-171, 2001 及び特願２００２−００８７８３に提案されている。
【０００３】
図８を用いて、従来の最大値検出回路、特にウィンナ・ルーザ距離増幅を行うウインナ・ラインアップ増幅器（以下ＷＬＡと略称する）の動作について説明する。なお、半導体連想メモリは、メモリ領域に蓄積された参照データの内、入力データに最も類似する参照データをデータ間の距離と呼ばれる尺度に基づき検索するものであり、入力データにより検索された参照データをウィンナ、検索されない参照データをルーザと呼ぶ。また、ＷＬＡは、連想メモリのメモリ領域以外の最大値検出回路において、データ検索能力に直接関与するウィンナ・ルーザ距離増幅部とその周辺回路部（次に述べるワード重み付け比較器を含む）を意味するものである。
【０００４】
図８は、従来のＷＬＡのブロック構成を示す図である。図８に示すＷＬＡは、連想メモリのｉ行目のセルアレイに属するワード重み付け比較器ＷＷＣi(図示せず）からの比較信号Ｃi（図８ではｉ＝１，…，Ｒとして表示）を入力する信号制御部（ＳＲ）１００と、固定された最大利得領域を有するウィンナ・ルーザ距離増幅部及びフィードバック生成部からなる回路ブロック（ＡＦＧ）２００から構成される。
【０００５】
信号制御部（ＳＲ）１００は、比較信号Ｃiの電流の大きさを信号電圧に変換すると同時に、この信号電圧をウィンナ・ルーザ距離増幅部の固定された最大利得領域の中間電位ＶＩiに調整する機能を備えている。このようにして最終的にディジタルな検索結果を得るための信号ＬＡiが回路ブロック（ＡＦＧ）２００から出力される。
【０００６】
一方、回路ブロック（ＡＦＧ）２００に含まれるフィードバック生成部から信号制御部（ＳＲ）１００及びワード重み付け比較器ＷＷＣiへのフィードバック信号Ｆが生成され、ＷＬＡの安定動作が確保される。
【０００７】
しかし、従来のＷＬＡでは、固定された最大利得領域において最小距離入力信号（比較信号Ｃi）が増幅され、フィードバックによりその動作が安定化されるので、安定化制御の範囲に限界があり、消費電力が大きくなるという欠点があった。さらに、従来適用されるフィードバック回路では、入力信号Ｃiの数Ｒが増加すると信号制御部の負荷容量が増加し、高速動作の妨げになっていた。
【０００８】
【発明が解決しようとする課題】
上記したように、従来のＷＬＡは、最大利得領域が固定されているため安定化制御範囲に限界があり、消費電力が大きくなるという問題があった。
【０００９】
本発明は、上記の問題点を解決すべくなされたもので、フィードバック安定化に対してより大きな制御範囲を有し、最大利得領域の自己調整機能を備え、かつ規模の増加に対してトランジスタ数が線形に増加するＷＬＡを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の自己調整型ＷＬＡは、メモリ領域の各行に蓄積された参照データと外部入力データとをビットごとに比較するワード重み付け比較器から出力された比較信号を、高い安定性で自己調整的に最大利得領域の範囲内で増幅し、データ検索用の距離増幅信号として出力することを特徴とする。
【００１１】
具体的には本発明の自己調整型ＷＬＡは、メモリ領域の各行に配置されたワード重み付け比較器の比較信号Ｃiを入力する信号制御部と、信号制御部でレベル制御された比較信号Ｃiを増幅し、距離増幅信号ＬＡiとして出力する自己調整型距離増幅部と、メモリ領域の各行に対応する距離増幅部に共通な自己調整電圧Ｆaを入力するフィードバック生成部と、フィードバック生成部の出力電圧 min{Ｃi}をフィードバック電圧Ｆに変換する電圧フォロワからなる駆動電流生成部とを具備し、フィードバック電圧Ｆは、メモリ領域の各行に対応する信号制御部に並列に供給され、距離増幅部の増幅特性が比較信号Ｃiの内ウィンナ行の比較信号Ｃwinで自己調整され、かつレベル制御の値が、少なくともウィンナの比較信号Ｃwinを距離増幅部の最大利得領域の範囲内に導くことを特徴とする。
【００１２】
ここで、自己調整型ＷＬＡは図３に示されるものであり、各符号の添字ｉは１行からＲ行までのメモリ領域の行番号を示す数である。なお、符号 min{Ｃi} はＣ1からＣRまでの比較信号の最小値（ウィンナの比較信号Ｃwin）に比例する値を示している。
【００１３】
好ましくは信号制御部は、比較信号Ｃiを転送するワード重み付け比較器の第１の信号線と、比較信号Ｃiの電力を制御する電圧ＶＤＤiを転送するワード重み付け比較器の第２の信号線と、メモリ領域の各行に対応する信号制御部にフィードバック電圧Ｆを並列に供給する第３の信号線と、信号制御部を活性化する第４の信号線と、ドレインが第１の信号線に接続され、ゲートが第３の信号線に接続され、ソースが接地されたｎチャネルトランジスタと、ソースが電源ＶＤＤに接続され、ゲートが接地され、ドレインが第２の信号線に接続された第１のｐチャネルトランジスタと、ソースが電源ＶＤＤに接続され、ゲートが第４の信号線に接続され、ドレインが第１の信号線に接続された第２のｐチャネルトランジスタとを具備し、フィードバック電圧Ｆは、ｎチャネルトランジスタのゲートに入力され、比較信号Ｃiは、ｎチャネルトランジスタによってレベル制御されることを特徴とする。
【００１４】
ここで、信号制御部は図３（ａ）の参照番号４に示すものであり、次段に接続される距離増幅部の最大利得領域の範囲内に信号レベルを合わせるように比較信号Ｃwinをレベル制御する。電圧ＶＤＤiは、比較信号Ｃiの信号レベルを調整することで、連想メモリの規模の拡張に伴う比較信号Ｃiの消費電力の増加を抑制するものである。
【００１５】
また、好ましくは自己調整型距離増幅部は、ソースが電源ＶＤＤに接続されたｐチャネルトランジスタと、ソースが接地された第１のｎチャネルトランジスタと、ドレインが前記電源ＶＤＤに接続され、ソースが前記第１のｎチャネルトランジスタのゲートに接続され、ゲートが前記第１のｎチャネルトランジスタのドレインに接続された第２のｎチャネルトランジスタと、ｐチャネルトランジスタのゲートに一方の端子が接続され、他方の端子が接地された容量Ｃとを具備し、ｐチャネルトランジスタのドレインと第１のｎチャネルトランジスタのドレインとは互いに接続されて出力部Ｎiをなし、第２のｎチャネルトランジスタのソースは、自己調整電圧Ｆaの共通信号線に接続され、信号制御部でレベル制御された比較信号Ｃiは、ｐチャネルトランジスタのゲートに入力され、距離増幅信号ＬＡiは、出力部Ｎiから出力され、第２のｎチャネルトランジスタのソース電圧は、自己調整電圧Ｆaとして共通信号線に転送されることを特徴とする。
【００１６】
ここで、自己調整型の距離増幅部は、図３（ａ）の参照番号５に示すものであり、自己調整電圧Ｆaの共通信号線は、メモリ領域の各行に対応する全ての距離増幅部におけるＦaの出力端子に共通に接続され、ウィンナ行に対応する自己調整電圧Ｆaにより共通信号線の電圧が定められる。
【００１７】
また、好ましくはフィードバック信号生成部は、ソースが電源ＶＤＤに接続され、ゲートがドレインと共通に接続されたｐチャネルトランジスタと、ドレインがｐチャネルトランジスタのドレインと互いに接続されてフィードバック生成部の出力部をなし、ゲートが自己調整電圧Ｆaの共通信号線に接続され、ソースが接地された第１のｎチャネルトランジスタと、ドレインが自己調整電圧Ｆaの共通信号線に接続され、ゲートがドレインと共通に接続され、ソースが接地された第２のｎチャネルトランジスタとを具備し、自己調整電圧Ｆaは、第１のｎチャネルトランジスタのゲートに入力され、出力電圧 min{Ｃi}は、フィードバック生成部の出力部から出力されることを特徴とする。
【００１８】
ここで、フィードバック生成部は図３（ａ）の参照番号６に示すものであり、ここで前段の距離増幅器５とフィードバック生成部６とはカレントミラーの関係を有し、共通の自己調整電圧Ｆaを介して min{Ｃi}を出力することができる。
【００１９】
また好ましくは、駆動電流生成部を構成する電圧フォロワは、フィードバック生成部の出力電圧 min{Ｃi}を入力し、フィードバック電圧Ｆに変換して、このフィードバック電圧Ｆを電圧フォロワの出力部からメモリ領域の各行に対応する信号制御部のｎチャネルトランジスタのゲートに並列に供給し、かつ電圧フォロワは、信号制御部と同時に活性化されることを特徴とする。
【００２０】
ここで、駆動電流生成部は図３（ａ）の参照番号７に示すものであり、電圧フォロワ８は、例えば図３（ｂ）に示すような、入力にｎチャネルトランジスタとｐチャネルトランジスタとを用いた２個のカレントミラー型差動増幅回路を並列に配置した回路等で構成される。
【００２１】
また、本発明の自己調整型ＷＬＡにおいて、回路を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換え、かつ前記メモリ領域を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換えることにより等価な動作が可能であることを特徴とする。
【００２２】
また、本発明の自己調整型ＷＬＡにおいて、回路を構成するトランジスタ数は、メモリ領域の行数Ｒに比例することを特徴とする。なお、本発明のＷＬＡの構成に必要なトランジスタ数は、メモリ領域の各行当りわずか６個に過ぎないので、容易に回路規模の拡張が可能である。
【００２３】
また、比較信号Ｃiの電力を制御する電圧ＶＤＤiは、ワード重み付け比較器を流れる電流の最大値を制限することにより、比較信号Ｃiによる消費電力を低減することを特徴とする。
【００２４】
また、電圧ＶＤＤは、ワード重み付け比較器から出力されるウィンナ行の比較信号Ｃwinとルーザ行の比較信号Ｃloseとの静的状態の信号差｜Ｃwin−Ｃlose｜を拡大することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＷＬＡのブロック構成を示す図である。図１を用いて、本発明の自己調整型ＷＬＡの動作について説明する。
【００２７】
図１に示すＷＬＡは、半導体連想メモリのメモリ領域の各行に配置されたワード重み付け比較器ＷＷＣi（図示せず、添え字ｉは１からＲまでの行番号）からの比較信号Ｃiを入力する信号制御部（ＳＲ）１と、自己調整された最大利得領域を有するウィンナ・ルーザ距離増幅部及びフィードバック生成部からなる回路ブロック（ＡＦＧ）２と、信号フォロワ（ＳＦ）３から構成される。
【００２８】
信号制御部（ＳＲ）１は、メモリ領域の各行に対応してそれぞれ設けられ、信号フォロワ（ＳＦ）３から出力されるフィードバック信号Ｆを受けて、比較信号Ｃiをレベル制御し、中間電圧信号ＶＩiとして出力する。
【００２９】
回路ブロック（ＡＦＧ）２に配置されたウィンナ・ルーザ距離増幅部は、中間電圧信号ＶＩiを自己調整された最大利得領域の範囲内で受けて、距離増幅信号ＬＡiとして出力する。距離増幅信号ＬＡiは最終決定回路（図示せず）に送られメモリ領域に蓄積された参照データの検索結果が出力される。
【００３０】
一方メモリ領域の１行からＲ行にそれぞれ対応するウィンナ・ルーザ距離増幅部は、共通の自己調整電圧信号線で内部的に互いに接続され、自己調整電圧信号線を介して自己調整電圧が回路ブロック（ＡＦＧ）２の終段に配置されたフィードバック生成部に転送される。
【００３１】
フィードバック生成部は、自己調整電圧を受けて比較信号Ｃ1からＣRまでの最小値に比例する信号（等しい場合を含む）min{Ｃi}を信号フォロワ（ＳＦ）３に転送する。信号フォロワ（ＳＦ）３は、min{Ｃi}を受けてフィードバック電圧Ｆに変換し、信号制御部（ＳＲ）１は、フィードバック電圧Ｆを受けて比較信号Ｃiをレベル制御する。
【００３２】
上記したように、本発明のＷＬＡは、信号制御部（ＳＲ）１、ウィンナ・ルーザ距離増幅部及びフィードバック生成部を有する回路ブロック（ＡＦＧ）２及び信号フォロワ（ＳＦ）３からなるフィードバックループを介して、信号制御部（ＳＲ）１におけるレベル制御の値が、ウィンナ行の中間電圧信号ＶＩwinを、増幅特性が自己調整された次段のウィンナ・ルーザ距離増幅部における最大利得領域の範囲内に導くことに特徴がある。
【００３３】
ここで、増幅特性の自己調整とは、ウィンナの入力レベルに応じて、ウィンナ行が最大に増幅されるように、フィードバックにより自動的に増幅特性等が変化することであり、その回路構成と動作は第２の実施形態で詳細に説明される。
【００３４】
次に、図２を用いて、ウィンナ・ルーザ距離増幅部の増幅特性が比較信号Ｃiの信号レベルの変化に対して固定されている場合の問題点について、具体的に説明する。
【００３５】
図２（ａ）、図２（ｂ）及び図２（ｃ）は、ウィンナ・ルーザ距離増幅部の入出力増幅特性であり、図の横軸はＷＬＡの入力信号の電圧又は電流を示し、図の縦軸はＷＬＡの出力信号の電圧又は電流を示している。
【００３６】
先に図８を用いて説明したフィードバックループに自己調整機能のない従来のＷＬＡでは、製造工程上のばらつきにより入力信号レベルに設計値からのずれを生じた場合、信号制御部（ＳＲ）１００でレベル制御を行っても設計中心からのずれを修正することはできない。
【００３７】
このため、図２（a）に示す制御不足の状態や図２（b）に示す制御過剰の状態を生じ、図の星印に示すウィンナと、図の丸印に示す最近傍ルーザとのＷＬＡによる識別が製造工程上のばらつきのため困難になり、半導体連想メモリの歩留まりを低下させるという問題があった。
【００３８】
しかし、第１の実施形態に係る自己調整型のＷＬＡでは、製造工程上のばらつきが存在しても、図１に示す信号制御部（ＳＲ）１において、入力信号レベルが常にウィンナ・ルーザ距離増幅部の自己調整された最大利得領域の範囲内となるように、すなわち、ＷＬＡが図２（ｃ）の最適ラインアップ制御の状態となるように、入力信号レベルのレベル制御の値とウィンナ・ルーザ距離増幅部の増幅特性が、フィードバックループを介して、入力信号レベルにより調整される。
【００３９】
このため、図２（ｃ）に示すようにデータ検索上最も重要なウィンナと最近傍ルーザの距離を、製造工程上のばらつきが存在してもＷＬＡの最大利得領域の範囲内で出力することが可能となり、連想メモリの検索能力と製造歩留まりの向上を達成することができる。
【００４０】
＜第２の実施形態＞
次に、図３を用いて、第２の実施形態に係るＷＬＡについて説明する。先に図１を用いて説明したように、連想メモリの性能向上の鍵となる回路は、自動的にウィンナ行の出力に追随する自己制御型の最大利得領域を実現したＷＬＡである。従来、最大利得領域は固定されていたので、ウィンナ行のワード重み付け比較器の出力は、狭い最大利得領域に合わせて設計する必要があった（H. J. Mattausch et al.参照）。
【００４１】
本発明のＷＬＡの考え方では、図２を用いて説明した制御不足又は過剰制御による非効率なデータ検索が発生する可能性を排除し、ＷＬＡの制御プロセスを高速化することが可能になる。第２の実施形態では、自己調整機能を有するＷＬＡの具体的な回路構成と動作について詳細に説明する。
【００４２】
図３（ａ）に示すＷＬＡは、図１における信号制御部（ＳＲ）１の回路構成を示す信号制御部４と、図１の回路ブロック（ＡＦＧ）２の前段部のウィンナ・ルーザ距離増幅部に相当する距離増幅部５と、後段部に相当するフィードバック生成部６と、図１の信号フォロワ（ＳＦ）３に相当する駆動電流生成部７から構成される。なお、駆動電流生成部７は、図３（ａ）、図３（ｂ）に示す電圧フォロワ８で構成される。
【００４３】
はじめに、信号制御部４の回路構成と動作について説明する。
信号制御部４は、ワード重み付け比較器（ＷＷＣ）１３（図５参照）から比較信号Ｃiを転送する信号線と、比較信号Ｃiによる消費電力を低減するための電圧ＶＤＤiを転送する信号線と、電圧フォロワ８の出力部に接続されたフィードバック信号線と、信号制御部４のイネーブル信号線とを備えている。
【００４４】
ｐチャネルトランジスタｐ1i（以下トランジスタｐ1i等と呼ぶ）は、比較信号Ｃiの信号レベルに応じて、比較信号Ｃiによる消費電力を低減するための電圧ＶＤＤiをワード重み付け比較器（ＷＷＣ）１３からの信号線に供給する。トランジスタｐ2iは、外部からのイネーブル信号をゲートに受けて比較信号Ｃiを転送する信号線に電源電圧ＶＤＤを与え信号制御部４を活性化する。トランジスタｎ1iは、フィードバック信号線を介して電圧フォロワ８からのフィードバック電圧Ｆをゲートに受け、ゲート容量を高速に充電することにより比較信号Ｃiの信号レベルを制御する。
【００４５】
このようにして、メモリ領域の各行に対応してそれぞれ設けられた信号制御部４は、駆動電流生成部７の電圧フォロワ８からのフィードバック電圧Ｆを受けて比較信号Ｃiをレベル制御することができる。
【００４６】
次に、自己調整型距離増幅部５の回路構成と動作について説明する。
自己調整型距離増幅部５は、トランジスタｎ2iとトランジスタｐ3iとが互いに直列に接続され、その接続点Ｎiから、信号制御部４でレベル制御され、トランジスタｐ3iのゲートに入力された比較信号Ｃi（図１の中間電圧ＶＩiに相当）が距離増幅信号ＬＡiとして出力される。
【００４７】
距離増幅と最大利得領域の自己調整は、次のように行われる。ウィンナ行におけるワード重み付け比較器の比較信号Ｃwinは最小であるから（図５及び関連記載事項参照）、トランジスタｐ3win（ウィンナ行のトランジスタｐ3i、以下同様）は最大の電流源としての能力を示し、この電流はトランジスタｎ2winの電流シンクとしての能力と釣り合わねばならない。このため、トランジスタｎ2winのゲート電圧Ｆa（自己調整電圧Ｆaと呼ぶ）は、全ての行に共通であるから適度に上昇せねばならず、かつウィンナ行により制御されることになる。
【００４８】
一方、このような動作はソースフォロワ型トランジスタｎ3winのゲート電圧（ＷＬＡの出力電圧ＬＡwin）が最大になれば可能になる。また、このような動作は比較信号Ｃwinの大きさとは独立に、最大利得領域の自己調整機能を生じさせる。このようにして、比較信号Ｃwinの広い電圧範囲に対して２０倍乃至５０倍の電圧利得を得ることができる。なお、距離増幅部５の入力に接続された容量Ｃは、安定なマッチング動作の位相マージンを得るように調整される。
【００４９】
このようにして、連想メモリでのデータ検索上最も重要なウィンナと最近傍ルーザ間の距離を、ＷＬＡの最大利得領域の範囲内で出力することが可能となり、連想メモリの検索能力の向上を図ることができる。
【００５０】
次に、フィードバック生成部６の回路構成と動作について説明する。
フィードバック信号生成部６は、距離増幅部５の直列接続トランジスタｐ3i及びトランジスタｎ2iとカレントミラーの関係をなす直列接続されたｐチャネルトランジスタ及びｎチャネルトランジスタと、距離増幅部５のソースフォロワトランジスタｎ3iの負荷となるｎチャネルトランジスタとで構成される。
【００５１】
フィードバック電圧 min{Ｃi}の生成と、距離増幅部５との結合には、Oprisにより提案された高速最小値回路の修正版が適用された（I. E. Opris, “Rail-to-Rail Multiple-Input Min/Max Circuit”, IEEE Trans. Circuit and Systems II, vol. 45, 137-141, 1998.参照）。
【００５２】
上記 Oprisの引例に提案された高速な最小値回路の修正版をフィードバックの生成と距離の増幅のために適用している。最小値機能は、距離増幅部５の直列接続トランジスタｐ3i及びｎ2iのドレイン電流と、フィードバック生成部６の直列接続ｐチャネル及びｎチャネルトランジスタのドレイン電流が共通の自己調整電圧Ｆaで制御されることで実現される。
【００５３】
すなわち、ウィンナ行の比較信号Ｃwinは、比較信号Ｃ1乃至ＣRの最小値であり、したがって、Ｎiに出力されるＬＡwinは最大となる。Ｎiの電圧は共通の自己制御電圧Ｆaを介して、Ｎiとカレントミラーの関係にあるフィードバック生成部６の直列接続ｐチャネル及びｎチャネルトランジスタの接続点に転送されるので、ＬＡwinに比例した電圧（比較信号Ｃ1乃至ＣRの最小値Ｃwinに比例した電圧）min{Ｃwin}がフィードバック生成部から出力される、このとき、トランジスタ回路の設計により、min{Ｃwin}とＣwinとを等しくすることも可能である。
【００５４】
次に、駆動電流生成部７における電圧フォロワ８の動作について説明する。
上記のように、フィードバック生成部６はウィンナ行（最小距離が検出された行 ）の比較電圧Ｃwinを min{Ｃi}に変更する。駆動電流生成部７の電圧フォロワ８は、変更されたウィンナ行の電圧を全ての行の信号制御部４に転送する。このようにして、ＷＬＡは自動的に安定状態に自己調整される。
【００５５】
なお、電圧フォロワ８の回路構成の一例を図３（ｂ）に示す。電圧フォロワ８は、入力にｎチャネルトランジスタとｐチャネルトランジスタを用いた２個のカレントミラー型差動増幅回路を並列に配置した回路等で構成される。
【００５６】
ＷＬＡの安定状態では、ウィンナ行の信号制御部４のトランジスタｎ1winの電流シンク能力と、図５に示すウィンナ行のワード重み付け比較器におけるｐチャネルトランジスタの電流シンク能力とが釣り合うことになる。駆動電流生成部７の電圧フォロワ８は、メモリ領域の行数Ｒの増加に対して必要な高駆動電流を供給することができるので、フィードバックの高速化を図ることができる。
【００５７】
上記のように、第２の実施の形態に係るＷＬＡは、フィードバック安定化に対してより大きな制御範囲を有し、最小距離入力Ｃwinに対して最大利得領域を自動的に調整するＷＬＡを提供するので、最小距離入力Ｃwinを調整する制御の不足や過剰（図２（ａ）、図２（ｂ）参照）による非効率なデータ検索の可能性を排除することができる。
【００５８】
また、図３に示す電圧フォロワ８を用いれば、例えば半導体連想メモリをコードブックベースのデータ圧縮に用いる場合に、メモリ領域の行数Ｒの増加に対して必要な高駆動電流を電圧フォロワから供給して、フィードバックループの高速化を図ることができる。
【００５９】
また、図３（ａ）に示す信号制御部４に設けたＶＤＤi電圧による各ワード重み付け比較器の電流制御は、ワード重み付け比較器の電流の最大値を制限し、半導体連想メモリの低消費電力化に寄与することができる。さらに、ＶＤＤi電圧は、ワード重み付け比較器の出力線上のウィンナ及びルーザ行間の静的状態における信号差｜Ｃwin−Ｃlose|を改善する効果がある。シミュレーションによればこの信号差は、H. J. Mattausch et al.の引例に比べて一桁以上大きいことが示される。
【００６０】
また、図３に示すように、第２の実施形態に係るＷＬＡでは、回路構成に必要なトランジスタ数は各行当りわずか６個に過ぎず、また、トランジスタ数はメモリ領域の行数Ｒに比例するので、半導体連想メモリの規模を容易に拡張することが可能である。
【００６１】
なお、図３に示すＷＬＡにおいて、ｐチャネルトランジスタをｎチャネルトランジスタに、またｎチャネルトランジスタをｐチャネルトランジスタにそれぞれ置き換えることにより同様に動作する回路を得ることができる。この場合、メモリ領域の回路に対しても、同様にｐチャネルトランジスタをｎチャネルトランジスタに、またｎチャネルトランジスタをｐチャネルトランジスタにそれぞれ置き換えることが必要である。
【００６２】
＜第３の実施形態＞
次に、図４を用いて、第３の実施形態に係るＷＬＡについて説明する。第３の実施形態では半導体連想メモリにおける本発明のＷＬＡの応用について述べる（従来のＷＬＡについては特願２００２−００８７８３参照）。
【００６３】
図４は、ハミング距離による最小距離検索機能を具備し、本発明のＷＬＡを用いた全並列小面積半導体連想メモリのブロック図である。図４に示す半導体連想メモリは、メモリ領域１０と、ＷＬＡ ２０と、ウィンナ・テイクオール回路（以下、ＷＴＡと呼ぶ）３０で構成される。
【００６４】
メモリ領域１０は、集積化されたビット比較器ＢＣi,j（ｉ＝１〜Ｒ，ｊ＝１〜Ｗ、添え字ｉ，ｊの範囲は以下同様）を備えるＲ行、Ｗ列の蓄積セルＳＣi,jと、ワード比較器に重み付けを行ったワード重み付け比較器ＷＷＣi（以下、単にＷＷＣiと呼ぶ）から構成される。
【００６５】
メモリ領域１０の左辺にはＲ行のロウデコーダが接続され、上辺には入力データ（Ｗビット）を入力するワード検索部が配置される。また下辺にはＷ列のカラムデコーダが接続され、各蓄積セルごとに読み出し・書き込みが行われる。なお、Ｗビットの参照データは、あらかじめ各蓄積セルに書き込まれ、ワード検索部に入力されるＷビットの入力データに最も類似する参照データがウィンナとして読み出される。
【００６６】
図４に示す半導体連想メモリにおいて、ウィンナの選択は、ＷＬＡ ２０及びＷＴＡ ３０を用いて実行される。ここで、本発明のＷＬＡ ２０は、ウインナとルーザ（入力データに類似しない参照データ）の距離の差を、最初の段階で最も大きく増幅するために（図２（ｃ）参照）、図３（ａ）に示す信号制御部４で比較信号Ｃiのレベルを制御し、また、距離増幅部５は、本発明のＷＬＡ ２０におけるフィードバックループを介して、自動的にウィンナの比較信号（最低レベル）が最大利得領域の範囲内に入力されるように自己調整される。
【００６７】
ＷＴＡ ３０は、ＷＬＡ ２０からの距離出力信号ＬＡiを受けて一致信号Ｍiを出力する。一致信号Ｍiは、ウィンナ行に対しては“１”であり、その他の全ての行（ルーザ行）に対しては“０”である。このようにして、最終的にウィンナが決定される。なお、ＷＬＡ ２０の入力部には、ＷＷＣiからの比較信号Ｃiが入力され、ＷＬＡからはフィードバック信号Ｆが返される。
【００６８】
次に、図５を用いて、ハミング距離を求めるためのメモリ領域の具体的な回路構成について説明する。ここで、ハミング距離とは、比較される２個のデータ（Ｗビット）間における互いに異なるビットの数として定義される。
【００６９】
図５に示すように、蓄積セル（ＳＣ）（以下、行番号の添え字を省略）１１は、２個のｎチャネルトランジスタとインバータＩ1、Ｉ2を用いて構成されたＳＲＡＭセルからなり、２個のｐチャネルトランジスタを用いたビット比較器（ＢＣ）１２と、ビットごとに１個のｐチャネルトランジスタを用いたワード重み付け比較器（ＷＷＣ）１３が順に接続される。ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタがＷＬＡの信号源になる。
【００７０】
ここで、ワード重み付け比較器（ＷＷＣ）の重み付けは、ビットごとにワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタのゲート幅とゲート長の比を変化すれば、任意のウィンナの重み付けが可能であり、任意の尺度の距離に対応することができる。
【００７１】
ビット比較器（ＢＣ）１２及びワード重み付け比較器（ＷＷＣ）１３は、同一サイズに対してより低い消費電力で動作するようｎチャネルトランジスタの代わりにｐチャネルトランジスタが用いられた。また、検索動作においては、ｐチャネルトランジスタのしきい値電圧よりも約２００ｍＶ高い参照電圧が、ビット線上のロジック“０”として、ＶＳＳの代わりに用いられた。
【００７２】
このようにすれば、ビット比較器（ＢＣ）１２のｐチャネルトランジスタ（パストランジスタ）のしきい値ばらつきが、ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタの実効ゲート電圧に及ぼす影響を除去することができる。ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタは、電流源としての能力が最も低くなり、ウィンナ行のＣwinが最小となるように、異なるビットに対してオン状態となる。
【００７３】
＜第４の実施形態＞
次に、図６及び図７を用いて第４の実施形態について説明する。第４の実施形態では、試作された本発明のＷＬＡを備える半導体連想メモリのテストチップの構造と性能について説明する。テストチップの試作は、０．６μｍのＣＭＯＳ技術と２層ポリシリコン、３層メタル配線工程を用いて行われた。試作された半導体連想メモリコアのチップ写真を図６に示す。
【００７４】
メモリ領域における参照データの蓄積容量は、ワード長（パターン長）７６８ビット×３２参照パターン（合計２４ｋビット）である。設計面積は９．７５ｍｍ2、その内ＷＬＡ及びＷＴＡで構成される最近傍マッチユニットの占有面積は、０．３０７ｍｍ2 であり、設計面積の３．１５％に過ぎない。この内ＷＬＡの占有分は１．３７％、ＷＴＡの占有分は１．７８％であった。最小距離検索時間は７０ｎｓ以下、消費電力は１０ＭＨｚ動作で４３ｍＷ以下、参照パターン当りの消費電力は、１．３５ｍＷ以下、電源電圧は３．３Ｖである。
【００７５】
このテストチップでは、７６８ビットのワード長が選ばれているが、このワード長ならば、各カラーを４又は５ビット表示に丸めれば、４×４ピクセルのフルカラービデオ信号のハイエンド応用、又は指紋の凹凸を１ピクセル幅に縮小した後の指紋照合等に十分適用することができる。
【００７６】
試作された半導体連想メモリのメモリ領域は、参照データの蓄積セル（ＳＣ）、ビット比較器（ＢＣ）及びワード重み付け比較器（ＷＷＣ）を収容するため、図６に示すように、３２行を２５６ビットの３個のフィールドに分割し、合計７６８ビットのワード長となるようにした。
【００７７】
H. J. Mattausch et al.の引例では、メモリ領域がワード長１２８ビット×３２行で構成されていたので、今回試作された半導体連想メモリのメモリ領域における参照データの蓄積容量は、上記引例の６倍に拡大され、しかも消費電力は、上記引例に比べて約１桁低減することができた。
【００７８】
次に、図７を用いて、試作されたテストチップの平均最小距離検索時間とウインナ・入力間距離との関係について説明する。最小距離参照データ（ウィンナ）と最近傍の参照データ（最近傍ルーザ）との距離が１ビットの場合と５ビットの場合に対し、連想メモリコアのテストチップにおける平均最小距離検索時間を測定した結果を図７に示す。
【００７９】
最小距離参照データと最近傍の参照データのパターンに対して、１０個の物理的に異なる場所（異なる行）で測定した結果をプロットとしている。エラーバーの大きさから、最小距離参照データと最近傍の参照データとの距離が１ビットという最もクリティカルな場合でも、測定データのばらつきは、非常に小さいことがわかる。
【００８０】
図７から、試作された半導体連想メモリの最小距離検索時間を測定した結果、１ビット及び５ビットのウィンナ・ルーザ間距離の場合、１２４ビット以下、及び４４４ビット以下のウィンナ・入力間距離に対する検索結果は７０ｎｓ以下と、極めて高速であることが確認された。
【００８１】
以上、説明したように、本発明のＷＬＡを搭載した半導体連想メモリによれば、大規模な入力数、すなわちメモリ領域の行数に対する拡張性が高く、参照データのビット数の増加が可能であること、高速でかつ参照データの行当りの消費電力が小さいことが明らかにされた。
【００８２】
なお本発明は上記の実施の形態に限定されることはない。例えば第３の実施形態において、全並列連想メモリのパターンマッチング機能を実現するため、本発明のＷＬＡを用いることについて説明したが、本発明のＷＬＡの用途は必ずしも全並列連想メモリのパターンマッチングに限定されるものではない。
【００８３】
本発明のＷＬＡは、例えばネットワークルータ、コードブックベースデータ圧縮、対象認識、及び人工知能システム、データバンクシステム、インターネットルータ、移動端末（例えばモバイルビデオ端末等）におけるパターンマッチングに対して広く適用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８４】
【発明の効果】
上述したように、本発明のＷＬＡによれば、最小距離入力に対して最大利得領域を自動的に調整し、かつ入力数の増加に対して容易に拡張することができる制御範囲の大きい全並列連想メモリを提供するすることが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態に係る最大利得領域を有する自己調整型ＷＬＡのブロック図。
【図２】距離増幅に対する固定された最大利得領域を有するＷＬＡの問題点を示す図。
【図３】本発明のＷＬＡのＣＭＯＳ型回路による構成例を示す図。
【図４】ハミング距離による最小距離検索機能を有する全並列小面積連想メモリのブロック図。
【図５】本発明の連想メモリにおける１ビットのメモリ領域を示す図。
【図６】本発明の自己調整型ウィンナ・ラインアップ増幅器を有する半導体連想メモリを示す画像。
【図７】最小距離参照データ（ウインナ）と最近傍の参照データ（最近傍ルーザ）との距離が、１ビット及び５ビットの場合に対する、連想メモリコアのテストチップにおける平均最小距離検索時間を示す図。
【図８】従来の固定された最大利得領域を有するＷＬＡのブロック図。
【符号の説明】
１，１００…信号制御部（ＳＲ）
２，２００…ウィンナ・ルーザ距離増幅及びフードバック生成部（ＡＦＧ）
３…信号フォロワ（ＳＦ）
４…信号制御部
５…距離増幅部
６…フィードバック生成部
７…駆動電流生成部
８…電圧フォロワ
１０…メモリ領域
１１…蓄積セル（ＳＣ）
１２…ビット比較器（ＢＣ）
１３…ワード重み付け比較器（ＷＷＣ）
１４…電力制御部
２０…ウィンナ・ラインアップ増幅器（ＷＬＡ）
３０…ウィンナ・テイクオール回路（ＷＴＡ）
【発明の属する技術分野】
本発明は連想メモリに係り、特にパターンマッチング機能を実現するために使用する最大値検出回路に関するものである。
【０００２】
【従来の技術】
従来の半導体連想メモリ用最大値検出回路には、フィードバックによる安定化機能と固定された最大利得領域を有するものが知られている。この種の最大値検出回路を具備する半導体連想メモリは、例えば、H. J. Mattausch et al.,“An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances”, ISSCC Dig. of Tech. Papers, pp. 170-171, 2001 及び特願２００２−００８７８３に提案されている。
【０００３】
図８を用いて、従来の最大値検出回路、特にウィンナ・ルーザ距離増幅を行うウインナ・ラインアップ増幅器（以下ＷＬＡと略称する）の動作について説明する。なお、半導体連想メモリは、メモリ領域に蓄積された参照データの内、入力データに最も類似する参照データをデータ間の距離と呼ばれる尺度に基づき検索するものであり、入力データにより検索された参照データをウィンナ、検索されない参照データをルーザと呼ぶ。また、ＷＬＡは、連想メモリのメモリ領域以外の最大値検出回路において、データ検索能力に直接関与するウィンナ・ルーザ距離増幅部とその周辺回路部（次に述べるワード重み付け比較器を含む）を意味するものである。
【０００４】
図８は、従来のＷＬＡのブロック構成を示す図である。図８に示すＷＬＡは、連想メモリのｉ行目のセルアレイに属するワード重み付け比較器ＷＷＣi(図示せず）からの比較信号Ｃi（図８ではｉ＝１，…，Ｒとして表示）を入力する信号制御部（ＳＲ）１００と、固定された最大利得領域を有するウィンナ・ルーザ距離増幅部及びフィードバック生成部からなる回路ブロック（ＡＦＧ）２００から構成される。
【０００５】
信号制御部（ＳＲ）１００は、比較信号Ｃiの電流の大きさを信号電圧に変換すると同時に、この信号電圧をウィンナ・ルーザ距離増幅部の固定された最大利得領域の中間電位ＶＩiに調整する機能を備えている。このようにして最終的にディジタルな検索結果を得るための信号ＬＡiが回路ブロック（ＡＦＧ）２００から出力される。
【０００６】
一方、回路ブロック（ＡＦＧ）２００に含まれるフィードバック生成部から信号制御部（ＳＲ）１００及びワード重み付け比較器ＷＷＣiへのフィードバック信号Ｆが生成され、ＷＬＡの安定動作が確保される。
【０００７】
しかし、従来のＷＬＡでは、固定された最大利得領域において最小距離入力信号（比較信号Ｃi）が増幅され、フィードバックによりその動作が安定化されるので、安定化制御の範囲に限界があり、消費電力が大きくなるという欠点があった。さらに、従来適用されるフィードバック回路では、入力信号Ｃiの数Ｒが増加すると信号制御部の負荷容量が増加し、高速動作の妨げになっていた。
【０００８】
【発明が解決しようとする課題】
上記したように、従来のＷＬＡは、最大利得領域が固定されているため安定化制御範囲に限界があり、消費電力が大きくなるという問題があった。
【０００９】
本発明は、上記の問題点を解決すべくなされたもので、フィードバック安定化に対してより大きな制御範囲を有し、最大利得領域の自己調整機能を備え、かつ規模の増加に対してトランジスタ数が線形に増加するＷＬＡを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の自己調整型ＷＬＡは、メモリ領域の各行に蓄積された参照データと外部入力データとをビットごとに比較するワード重み付け比較器から出力された比較信号を、高い安定性で自己調整的に最大利得領域の範囲内で増幅し、データ検索用の距離増幅信号として出力することを特徴とする。
【００１１】
具体的には本発明の自己調整型ＷＬＡは、メモリ領域の各行に配置されたワード重み付け比較器の比較信号Ｃiを入力する信号制御部と、信号制御部でレベル制御された比較信号Ｃiを増幅し、距離増幅信号ＬＡiとして出力する自己調整型距離増幅部と、メモリ領域の各行に対応する距離増幅部に共通な自己調整電圧Ｆaを入力するフィードバック生成部と、フィードバック生成部の出力電圧 min{Ｃi}をフィードバック電圧Ｆに変換する電圧フォロワからなる駆動電流生成部とを具備し、フィードバック電圧Ｆは、メモリ領域の各行に対応する信号制御部に並列に供給され、距離増幅部の増幅特性が比較信号Ｃiの内ウィンナ行の比較信号Ｃwinで自己調整され、かつレベル制御の値が、少なくともウィンナの比較信号Ｃwinを距離増幅部の最大利得領域の範囲内に導くことを特徴とする。
【００１２】
ここで、自己調整型ＷＬＡは図３に示されるものであり、各符号の添字ｉは１行からＲ行までのメモリ領域の行番号を示す数である。なお、符号 min{Ｃi} はＣ1からＣRまでの比較信号の最小値（ウィンナの比較信号Ｃwin）に比例する値を示している。
【００１３】
好ましくは信号制御部は、比較信号Ｃiを転送するワード重み付け比較器の第１の信号線と、比較信号Ｃiの電力を制御する電圧ＶＤＤiを転送するワード重み付け比較器の第２の信号線と、メモリ領域の各行に対応する信号制御部にフィードバック電圧Ｆを並列に供給する第３の信号線と、信号制御部を活性化する第４の信号線と、ドレインが第１の信号線に接続され、ゲートが第３の信号線に接続され、ソースが接地されたｎチャネルトランジスタと、ソースが電源ＶＤＤに接続され、ゲートが接地され、ドレインが第２の信号線に接続された第１のｐチャネルトランジスタと、ソースが電源ＶＤＤに接続され、ゲートが第４の信号線に接続され、ドレインが第１の信号線に接続された第２のｐチャネルトランジスタとを具備し、フィードバック電圧Ｆは、ｎチャネルトランジスタのゲートに入力され、比較信号Ｃiは、ｎチャネルトランジスタによってレベル制御されることを特徴とする。
【００１４】
ここで、信号制御部は図３（ａ）の参照番号４に示すものであり、次段に接続される距離増幅部の最大利得領域の範囲内に信号レベルを合わせるように比較信号Ｃwinをレベル制御する。電圧ＶＤＤiは、比較信号Ｃiの信号レベルを調整することで、連想メモリの規模の拡張に伴う比較信号Ｃiの消費電力の増加を抑制するものである。
【００１５】
また、好ましくは自己調整型距離増幅部は、ソースが電源ＶＤＤに接続されたｐチャネルトランジスタと、ソースが接地された第１のｎチャネルトランジスタと、ドレインが前記電源ＶＤＤに接続され、ソースが前記第１のｎチャネルトランジスタのゲートに接続され、ゲートが前記第１のｎチャネルトランジスタのドレインに接続された第２のｎチャネルトランジスタと、ｐチャネルトランジスタのゲートに一方の端子が接続され、他方の端子が接地された容量Ｃとを具備し、ｐチャネルトランジスタのドレインと第１のｎチャネルトランジスタのドレインとは互いに接続されて出力部Ｎiをなし、第２のｎチャネルトランジスタのソースは、自己調整電圧Ｆaの共通信号線に接続され、信号制御部でレベル制御された比較信号Ｃiは、ｐチャネルトランジスタのゲートに入力され、距離増幅信号ＬＡiは、出力部Ｎiから出力され、第２のｎチャネルトランジスタのソース電圧は、自己調整電圧Ｆaとして共通信号線に転送されることを特徴とする。
【００１６】
ここで、自己調整型の距離増幅部は、図３（ａ）の参照番号５に示すものであり、自己調整電圧Ｆaの共通信号線は、メモリ領域の各行に対応する全ての距離増幅部におけるＦaの出力端子に共通に接続され、ウィンナ行に対応する自己調整電圧Ｆaにより共通信号線の電圧が定められる。
【００１７】
また、好ましくはフィードバック信号生成部は、ソースが電源ＶＤＤに接続され、ゲートがドレインと共通に接続されたｐチャネルトランジスタと、ドレインがｐチャネルトランジスタのドレインと互いに接続されてフィードバック生成部の出力部をなし、ゲートが自己調整電圧Ｆaの共通信号線に接続され、ソースが接地された第１のｎチャネルトランジスタと、ドレインが自己調整電圧Ｆaの共通信号線に接続され、ゲートがドレインと共通に接続され、ソースが接地された第２のｎチャネルトランジスタとを具備し、自己調整電圧Ｆaは、第１のｎチャネルトランジスタのゲートに入力され、出力電圧 min{Ｃi}は、フィードバック生成部の出力部から出力されることを特徴とする。
【００１８】
ここで、フィードバック生成部は図３（ａ）の参照番号６に示すものであり、ここで前段の距離増幅器５とフィードバック生成部６とはカレントミラーの関係を有し、共通の自己調整電圧Ｆaを介して min{Ｃi}を出力することができる。
【００１９】
また好ましくは、駆動電流生成部を構成する電圧フォロワは、フィードバック生成部の出力電圧 min{Ｃi}を入力し、フィードバック電圧Ｆに変換して、このフィードバック電圧Ｆを電圧フォロワの出力部からメモリ領域の各行に対応する信号制御部のｎチャネルトランジスタのゲートに並列に供給し、かつ電圧フォロワは、信号制御部と同時に活性化されることを特徴とする。
【００２０】
ここで、駆動電流生成部は図３（ａ）の参照番号７に示すものであり、電圧フォロワ８は、例えば図３（ｂ）に示すような、入力にｎチャネルトランジスタとｐチャネルトランジスタとを用いた２個のカレントミラー型差動増幅回路を並列に配置した回路等で構成される。
【００２１】
また、本発明の自己調整型ＷＬＡにおいて、回路を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換え、かつ前記メモリ領域を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換えることにより等価な動作が可能であることを特徴とする。
【００２２】
また、本発明の自己調整型ＷＬＡにおいて、回路を構成するトランジスタ数は、メモリ領域の行数Ｒに比例することを特徴とする。なお、本発明のＷＬＡの構成に必要なトランジスタ数は、メモリ領域の各行当りわずか６個に過ぎないので、容易に回路規模の拡張が可能である。
【００２３】
また、比較信号Ｃiの電力を制御する電圧ＶＤＤiは、ワード重み付け比較器を流れる電流の最大値を制限することにより、比較信号Ｃiによる消費電力を低減することを特徴とする。
【００２４】
また、電圧ＶＤＤは、ワード重み付け比較器から出力されるウィンナ行の比較信号Ｃwinとルーザ行の比較信号Ｃloseとの静的状態の信号差｜Ｃwin−Ｃlose｜を拡大することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＷＬＡのブロック構成を示す図である。図１を用いて、本発明の自己調整型ＷＬＡの動作について説明する。
【００２７】
図１に示すＷＬＡは、半導体連想メモリのメモリ領域の各行に配置されたワード重み付け比較器ＷＷＣi（図示せず、添え字ｉは１からＲまでの行番号）からの比較信号Ｃiを入力する信号制御部（ＳＲ）１と、自己調整された最大利得領域を有するウィンナ・ルーザ距離増幅部及びフィードバック生成部からなる回路ブロック（ＡＦＧ）２と、信号フォロワ（ＳＦ）３から構成される。
【００２８】
信号制御部（ＳＲ）１は、メモリ領域の各行に対応してそれぞれ設けられ、信号フォロワ（ＳＦ）３から出力されるフィードバック信号Ｆを受けて、比較信号Ｃiをレベル制御し、中間電圧信号ＶＩiとして出力する。
【００２９】
回路ブロック（ＡＦＧ）２に配置されたウィンナ・ルーザ距離増幅部は、中間電圧信号ＶＩiを自己調整された最大利得領域の範囲内で受けて、距離増幅信号ＬＡiとして出力する。距離増幅信号ＬＡiは最終決定回路（図示せず）に送られメモリ領域に蓄積された参照データの検索結果が出力される。
【００３０】
一方メモリ領域の１行からＲ行にそれぞれ対応するウィンナ・ルーザ距離増幅部は、共通の自己調整電圧信号線で内部的に互いに接続され、自己調整電圧信号線を介して自己調整電圧が回路ブロック（ＡＦＧ）２の終段に配置されたフィードバック生成部に転送される。
【００３１】
フィードバック生成部は、自己調整電圧を受けて比較信号Ｃ1からＣRまでの最小値に比例する信号（等しい場合を含む）min{Ｃi}を信号フォロワ（ＳＦ）３に転送する。信号フォロワ（ＳＦ）３は、min{Ｃi}を受けてフィードバック電圧Ｆに変換し、信号制御部（ＳＲ）１は、フィードバック電圧Ｆを受けて比較信号Ｃiをレベル制御する。
【００３２】
上記したように、本発明のＷＬＡは、信号制御部（ＳＲ）１、ウィンナ・ルーザ距離増幅部及びフィードバック生成部を有する回路ブロック（ＡＦＧ）２及び信号フォロワ（ＳＦ）３からなるフィードバックループを介して、信号制御部（ＳＲ）１におけるレベル制御の値が、ウィンナ行の中間電圧信号ＶＩwinを、増幅特性が自己調整された次段のウィンナ・ルーザ距離増幅部における最大利得領域の範囲内に導くことに特徴がある。
【００３３】
ここで、増幅特性の自己調整とは、ウィンナの入力レベルに応じて、ウィンナ行が最大に増幅されるように、フィードバックにより自動的に増幅特性等が変化することであり、その回路構成と動作は第２の実施形態で詳細に説明される。
【００３４】
次に、図２を用いて、ウィンナ・ルーザ距離増幅部の増幅特性が比較信号Ｃiの信号レベルの変化に対して固定されている場合の問題点について、具体的に説明する。
【００３５】
図２（ａ）、図２（ｂ）及び図２（ｃ）は、ウィンナ・ルーザ距離増幅部の入出力増幅特性であり、図の横軸はＷＬＡの入力信号の電圧又は電流を示し、図の縦軸はＷＬＡの出力信号の電圧又は電流を示している。
【００３６】
先に図８を用いて説明したフィードバックループに自己調整機能のない従来のＷＬＡでは、製造工程上のばらつきにより入力信号レベルに設計値からのずれを生じた場合、信号制御部（ＳＲ）１００でレベル制御を行っても設計中心からのずれを修正することはできない。
【００３７】
このため、図２（a）に示す制御不足の状態や図２（b）に示す制御過剰の状態を生じ、図の星印に示すウィンナと、図の丸印に示す最近傍ルーザとのＷＬＡによる識別が製造工程上のばらつきのため困難になり、半導体連想メモリの歩留まりを低下させるという問題があった。
【００３８】
しかし、第１の実施形態に係る自己調整型のＷＬＡでは、製造工程上のばらつきが存在しても、図１に示す信号制御部（ＳＲ）１において、入力信号レベルが常にウィンナ・ルーザ距離増幅部の自己調整された最大利得領域の範囲内となるように、すなわち、ＷＬＡが図２（ｃ）の最適ラインアップ制御の状態となるように、入力信号レベルのレベル制御の値とウィンナ・ルーザ距離増幅部の増幅特性が、フィードバックループを介して、入力信号レベルにより調整される。
【００３９】
このため、図２（ｃ）に示すようにデータ検索上最も重要なウィンナと最近傍ルーザの距離を、製造工程上のばらつきが存在してもＷＬＡの最大利得領域の範囲内で出力することが可能となり、連想メモリの検索能力と製造歩留まりの向上を達成することができる。
【００４０】
＜第２の実施形態＞
次に、図３を用いて、第２の実施形態に係るＷＬＡについて説明する。先に図１を用いて説明したように、連想メモリの性能向上の鍵となる回路は、自動的にウィンナ行の出力に追随する自己制御型の最大利得領域を実現したＷＬＡである。従来、最大利得領域は固定されていたので、ウィンナ行のワード重み付け比較器の出力は、狭い最大利得領域に合わせて設計する必要があった（H. J. Mattausch et al.参照）。
【００４１】
本発明のＷＬＡの考え方では、図２を用いて説明した制御不足又は過剰制御による非効率なデータ検索が発生する可能性を排除し、ＷＬＡの制御プロセスを高速化することが可能になる。第２の実施形態では、自己調整機能を有するＷＬＡの具体的な回路構成と動作について詳細に説明する。
【００４２】
図３（ａ）に示すＷＬＡは、図１における信号制御部（ＳＲ）１の回路構成を示す信号制御部４と、図１の回路ブロック（ＡＦＧ）２の前段部のウィンナ・ルーザ距離増幅部に相当する距離増幅部５と、後段部に相当するフィードバック生成部６と、図１の信号フォロワ（ＳＦ）３に相当する駆動電流生成部７から構成される。なお、駆動電流生成部７は、図３（ａ）、図３（ｂ）に示す電圧フォロワ８で構成される。
【００４３】
はじめに、信号制御部４の回路構成と動作について説明する。
信号制御部４は、ワード重み付け比較器（ＷＷＣ）１３（図５参照）から比較信号Ｃiを転送する信号線と、比較信号Ｃiによる消費電力を低減するための電圧ＶＤＤiを転送する信号線と、電圧フォロワ８の出力部に接続されたフィードバック信号線と、信号制御部４のイネーブル信号線とを備えている。
【００４４】
ｐチャネルトランジスタｐ1i（以下トランジスタｐ1i等と呼ぶ）は、比較信号Ｃiの信号レベルに応じて、比較信号Ｃiによる消費電力を低減するための電圧ＶＤＤiをワード重み付け比較器（ＷＷＣ）１３からの信号線に供給する。トランジスタｐ2iは、外部からのイネーブル信号をゲートに受けて比較信号Ｃiを転送する信号線に電源電圧ＶＤＤを与え信号制御部４を活性化する。トランジスタｎ1iは、フィードバック信号線を介して電圧フォロワ８からのフィードバック電圧Ｆをゲートに受け、ゲート容量を高速に充電することにより比較信号Ｃiの信号レベルを制御する。
【００４５】
このようにして、メモリ領域の各行に対応してそれぞれ設けられた信号制御部４は、駆動電流生成部７の電圧フォロワ８からのフィードバック電圧Ｆを受けて比較信号Ｃiをレベル制御することができる。
【００４６】
次に、自己調整型距離増幅部５の回路構成と動作について説明する。
自己調整型距離増幅部５は、トランジスタｎ2iとトランジスタｐ3iとが互いに直列に接続され、その接続点Ｎiから、信号制御部４でレベル制御され、トランジスタｐ3iのゲートに入力された比較信号Ｃi（図１の中間電圧ＶＩiに相当）が距離増幅信号ＬＡiとして出力される。
【００４７】
距離増幅と最大利得領域の自己調整は、次のように行われる。ウィンナ行におけるワード重み付け比較器の比較信号Ｃwinは最小であるから（図５及び関連記載事項参照）、トランジスタｐ3win（ウィンナ行のトランジスタｐ3i、以下同様）は最大の電流源としての能力を示し、この電流はトランジスタｎ2winの電流シンクとしての能力と釣り合わねばならない。このため、トランジスタｎ2winのゲート電圧Ｆa（自己調整電圧Ｆaと呼ぶ）は、全ての行に共通であるから適度に上昇せねばならず、かつウィンナ行により制御されることになる。
【００４８】
一方、このような動作はソースフォロワ型トランジスタｎ3winのゲート電圧（ＷＬＡの出力電圧ＬＡwin）が最大になれば可能になる。また、このような動作は比較信号Ｃwinの大きさとは独立に、最大利得領域の自己調整機能を生じさせる。このようにして、比較信号Ｃwinの広い電圧範囲に対して２０倍乃至５０倍の電圧利得を得ることができる。なお、距離増幅部５の入力に接続された容量Ｃは、安定なマッチング動作の位相マージンを得るように調整される。
【００４９】
このようにして、連想メモリでのデータ検索上最も重要なウィンナと最近傍ルーザ間の距離を、ＷＬＡの最大利得領域の範囲内で出力することが可能となり、連想メモリの検索能力の向上を図ることができる。
【００５０】
次に、フィードバック生成部６の回路構成と動作について説明する。
フィードバック信号生成部６は、距離増幅部５の直列接続トランジスタｐ3i及びトランジスタｎ2iとカレントミラーの関係をなす直列接続されたｐチャネルトランジスタ及びｎチャネルトランジスタと、距離増幅部５のソースフォロワトランジスタｎ3iの負荷となるｎチャネルトランジスタとで構成される。
【００５１】
フィードバック電圧 min{Ｃi}の生成と、距離増幅部５との結合には、Oprisにより提案された高速最小値回路の修正版が適用された（I. E. Opris, “Rail-to-Rail Multiple-Input Min/Max Circuit”, IEEE Trans. Circuit and Systems II, vol. 45, 137-141, 1998.参照）。
【００５２】
上記 Oprisの引例に提案された高速な最小値回路の修正版をフィードバックの生成と距離の増幅のために適用している。最小値機能は、距離増幅部５の直列接続トランジスタｐ3i及びｎ2iのドレイン電流と、フィードバック生成部６の直列接続ｐチャネル及びｎチャネルトランジスタのドレイン電流が共通の自己調整電圧Ｆaで制御されることで実現される。
【００５３】
すなわち、ウィンナ行の比較信号Ｃwinは、比較信号Ｃ1乃至ＣRの最小値であり、したがって、Ｎiに出力されるＬＡwinは最大となる。Ｎiの電圧は共通の自己制御電圧Ｆaを介して、Ｎiとカレントミラーの関係にあるフィードバック生成部６の直列接続ｐチャネル及びｎチャネルトランジスタの接続点に転送されるので、ＬＡwinに比例した電圧（比較信号Ｃ1乃至ＣRの最小値Ｃwinに比例した電圧）min{Ｃwin}がフィードバック生成部から出力される、このとき、トランジスタ回路の設計により、min{Ｃwin}とＣwinとを等しくすることも可能である。
【００５４】
次に、駆動電流生成部７における電圧フォロワ８の動作について説明する。
上記のように、フィードバック生成部６はウィンナ行（最小距離が検出された行 ）の比較電圧Ｃwinを min{Ｃi}に変更する。駆動電流生成部７の電圧フォロワ８は、変更されたウィンナ行の電圧を全ての行の信号制御部４に転送する。このようにして、ＷＬＡは自動的に安定状態に自己調整される。
【００５５】
なお、電圧フォロワ８の回路構成の一例を図３（ｂ）に示す。電圧フォロワ８は、入力にｎチャネルトランジスタとｐチャネルトランジスタを用いた２個のカレントミラー型差動増幅回路を並列に配置した回路等で構成される。
【００５６】
ＷＬＡの安定状態では、ウィンナ行の信号制御部４のトランジスタｎ1winの電流シンク能力と、図５に示すウィンナ行のワード重み付け比較器におけるｐチャネルトランジスタの電流シンク能力とが釣り合うことになる。駆動電流生成部７の電圧フォロワ８は、メモリ領域の行数Ｒの増加に対して必要な高駆動電流を供給することができるので、フィードバックの高速化を図ることができる。
【００５７】
上記のように、第２の実施の形態に係るＷＬＡは、フィードバック安定化に対してより大きな制御範囲を有し、最小距離入力Ｃwinに対して最大利得領域を自動的に調整するＷＬＡを提供するので、最小距離入力Ｃwinを調整する制御の不足や過剰（図２（ａ）、図２（ｂ）参照）による非効率なデータ検索の可能性を排除することができる。
【００５８】
また、図３に示す電圧フォロワ８を用いれば、例えば半導体連想メモリをコードブックベースのデータ圧縮に用いる場合に、メモリ領域の行数Ｒの増加に対して必要な高駆動電流を電圧フォロワから供給して、フィードバックループの高速化を図ることができる。
【００５９】
また、図３（ａ）に示す信号制御部４に設けたＶＤＤi電圧による各ワード重み付け比較器の電流制御は、ワード重み付け比較器の電流の最大値を制限し、半導体連想メモリの低消費電力化に寄与することができる。さらに、ＶＤＤi電圧は、ワード重み付け比較器の出力線上のウィンナ及びルーザ行間の静的状態における信号差｜Ｃwin−Ｃlose|を改善する効果がある。シミュレーションによればこの信号差は、H. J. Mattausch et al.の引例に比べて一桁以上大きいことが示される。
【００６０】
また、図３に示すように、第２の実施形態に係るＷＬＡでは、回路構成に必要なトランジスタ数は各行当りわずか６個に過ぎず、また、トランジスタ数はメモリ領域の行数Ｒに比例するので、半導体連想メモリの規模を容易に拡張することが可能である。
【００６１】
なお、図３に示すＷＬＡにおいて、ｐチャネルトランジスタをｎチャネルトランジスタに、またｎチャネルトランジスタをｐチャネルトランジスタにそれぞれ置き換えることにより同様に動作する回路を得ることができる。この場合、メモリ領域の回路に対しても、同様にｐチャネルトランジスタをｎチャネルトランジスタに、またｎチャネルトランジスタをｐチャネルトランジスタにそれぞれ置き換えることが必要である。
【００６２】
＜第３の実施形態＞
次に、図４を用いて、第３の実施形態に係るＷＬＡについて説明する。第３の実施形態では半導体連想メモリにおける本発明のＷＬＡの応用について述べる（従来のＷＬＡについては特願２００２−００８７８３参照）。
【００６３】
図４は、ハミング距離による最小距離検索機能を具備し、本発明のＷＬＡを用いた全並列小面積半導体連想メモリのブロック図である。図４に示す半導体連想メモリは、メモリ領域１０と、ＷＬＡ ２０と、ウィンナ・テイクオール回路（以下、ＷＴＡと呼ぶ）３０で構成される。
【００６４】
メモリ領域１０は、集積化されたビット比較器ＢＣi,j（ｉ＝１〜Ｒ，ｊ＝１〜Ｗ、添え字ｉ，ｊの範囲は以下同様）を備えるＲ行、Ｗ列の蓄積セルＳＣi,jと、ワード比較器に重み付けを行ったワード重み付け比較器ＷＷＣi（以下、単にＷＷＣiと呼ぶ）から構成される。
【００６５】
メモリ領域１０の左辺にはＲ行のロウデコーダが接続され、上辺には入力データ（Ｗビット）を入力するワード検索部が配置される。また下辺にはＷ列のカラムデコーダが接続され、各蓄積セルごとに読み出し・書き込みが行われる。なお、Ｗビットの参照データは、あらかじめ各蓄積セルに書き込まれ、ワード検索部に入力されるＷビットの入力データに最も類似する参照データがウィンナとして読み出される。
【００６６】
図４に示す半導体連想メモリにおいて、ウィンナの選択は、ＷＬＡ ２０及びＷＴＡ ３０を用いて実行される。ここで、本発明のＷＬＡ ２０は、ウインナとルーザ（入力データに類似しない参照データ）の距離の差を、最初の段階で最も大きく増幅するために（図２（ｃ）参照）、図３（ａ）に示す信号制御部４で比較信号Ｃiのレベルを制御し、また、距離増幅部５は、本発明のＷＬＡ ２０におけるフィードバックループを介して、自動的にウィンナの比較信号（最低レベル）が最大利得領域の範囲内に入力されるように自己調整される。
【００６７】
ＷＴＡ ３０は、ＷＬＡ ２０からの距離出力信号ＬＡiを受けて一致信号Ｍiを出力する。一致信号Ｍiは、ウィンナ行に対しては“１”であり、その他の全ての行（ルーザ行）に対しては“０”である。このようにして、最終的にウィンナが決定される。なお、ＷＬＡ ２０の入力部には、ＷＷＣiからの比較信号Ｃiが入力され、ＷＬＡからはフィードバック信号Ｆが返される。
【００６８】
次に、図５を用いて、ハミング距離を求めるためのメモリ領域の具体的な回路構成について説明する。ここで、ハミング距離とは、比較される２個のデータ（Ｗビット）間における互いに異なるビットの数として定義される。
【００６９】
図５に示すように、蓄積セル（ＳＣ）（以下、行番号の添え字を省略）１１は、２個のｎチャネルトランジスタとインバータＩ1、Ｉ2を用いて構成されたＳＲＡＭセルからなり、２個のｐチャネルトランジスタを用いたビット比較器（ＢＣ）１２と、ビットごとに１個のｐチャネルトランジスタを用いたワード重み付け比較器（ＷＷＣ）１３が順に接続される。ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタがＷＬＡの信号源になる。
【００７０】
ここで、ワード重み付け比較器（ＷＷＣ）の重み付けは、ビットごとにワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタのゲート幅とゲート長の比を変化すれば、任意のウィンナの重み付けが可能であり、任意の尺度の距離に対応することができる。
【００７１】
ビット比較器（ＢＣ）１２及びワード重み付け比較器（ＷＷＣ）１３は、同一サイズに対してより低い消費電力で動作するようｎチャネルトランジスタの代わりにｐチャネルトランジスタが用いられた。また、検索動作においては、ｐチャネルトランジスタのしきい値電圧よりも約２００ｍＶ高い参照電圧が、ビット線上のロジック“０”として、ＶＳＳの代わりに用いられた。
【００７２】
このようにすれば、ビット比較器（ＢＣ）１２のｐチャネルトランジスタ（パストランジスタ）のしきい値ばらつきが、ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタの実効ゲート電圧に及ぼす影響を除去することができる。ワード重み付け比較器（ＷＷＣ）１３のｐチャネルトランジスタは、電流源としての能力が最も低くなり、ウィンナ行のＣwinが最小となるように、異なるビットに対してオン状態となる。
【００７３】
＜第４の実施形態＞
次に、図６及び図７を用いて第４の実施形態について説明する。第４の実施形態では、試作された本発明のＷＬＡを備える半導体連想メモリのテストチップの構造と性能について説明する。テストチップの試作は、０．６μｍのＣＭＯＳ技術と２層ポリシリコン、３層メタル配線工程を用いて行われた。試作された半導体連想メモリコアのチップ写真を図６に示す。
【００７４】
メモリ領域における参照データの蓄積容量は、ワード長（パターン長）７６８ビット×３２参照パターン（合計２４ｋビット）である。設計面積は９．７５ｍｍ2、その内ＷＬＡ及びＷＴＡで構成される最近傍マッチユニットの占有面積は、０．３０７ｍｍ2 であり、設計面積の３．１５％に過ぎない。この内ＷＬＡの占有分は１．３７％、ＷＴＡの占有分は１．７８％であった。最小距離検索時間は７０ｎｓ以下、消費電力は１０ＭＨｚ動作で４３ｍＷ以下、参照パターン当りの消費電力は、１．３５ｍＷ以下、電源電圧は３．３Ｖである。
【００７５】
このテストチップでは、７６８ビットのワード長が選ばれているが、このワード長ならば、各カラーを４又は５ビット表示に丸めれば、４×４ピクセルのフルカラービデオ信号のハイエンド応用、又は指紋の凹凸を１ピクセル幅に縮小した後の指紋照合等に十分適用することができる。
【００７６】
試作された半導体連想メモリのメモリ領域は、参照データの蓄積セル（ＳＣ）、ビット比較器（ＢＣ）及びワード重み付け比較器（ＷＷＣ）を収容するため、図６に示すように、３２行を２５６ビットの３個のフィールドに分割し、合計７６８ビットのワード長となるようにした。
【００７７】
H. J. Mattausch et al.の引例では、メモリ領域がワード長１２８ビット×３２行で構成されていたので、今回試作された半導体連想メモリのメモリ領域における参照データの蓄積容量は、上記引例の６倍に拡大され、しかも消費電力は、上記引例に比べて約１桁低減することができた。
【００７８】
次に、図７を用いて、試作されたテストチップの平均最小距離検索時間とウインナ・入力間距離との関係について説明する。最小距離参照データ（ウィンナ）と最近傍の参照データ（最近傍ルーザ）との距離が１ビットの場合と５ビットの場合に対し、連想メモリコアのテストチップにおける平均最小距離検索時間を測定した結果を図７に示す。
【００７９】
最小距離参照データと最近傍の参照データのパターンに対して、１０個の物理的に異なる場所（異なる行）で測定した結果をプロットとしている。エラーバーの大きさから、最小距離参照データと最近傍の参照データとの距離が１ビットという最もクリティカルな場合でも、測定データのばらつきは、非常に小さいことがわかる。
【００８０】
図７から、試作された半導体連想メモリの最小距離検索時間を測定した結果、１ビット及び５ビットのウィンナ・ルーザ間距離の場合、１２４ビット以下、及び４４４ビット以下のウィンナ・入力間距離に対する検索結果は７０ｎｓ以下と、極めて高速であることが確認された。
【００８１】
以上、説明したように、本発明のＷＬＡを搭載した半導体連想メモリによれば、大規模な入力数、すなわちメモリ領域の行数に対する拡張性が高く、参照データのビット数の増加が可能であること、高速でかつ参照データの行当りの消費電力が小さいことが明らかにされた。
【００８２】
なお本発明は上記の実施の形態に限定されることはない。例えば第３の実施形態において、全並列連想メモリのパターンマッチング機能を実現するため、本発明のＷＬＡを用いることについて説明したが、本発明のＷＬＡの用途は必ずしも全並列連想メモリのパターンマッチングに限定されるものではない。
【００８３】
本発明のＷＬＡは、例えばネットワークルータ、コードブックベースデータ圧縮、対象認識、及び人工知能システム、データバンクシステム、インターネットルータ、移動端末（例えばモバイルビデオ端末等）におけるパターンマッチングに対して広く適用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８４】
【発明の効果】
上述したように、本発明のＷＬＡによれば、最小距離入力に対して最大利得領域を自動的に調整し、かつ入力数の増加に対して容易に拡張することができる制御範囲の大きい全並列連想メモリを提供するすることが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態に係る最大利得領域を有する自己調整型ＷＬＡのブロック図。
【図２】距離増幅に対する固定された最大利得領域を有するＷＬＡの問題点を示す図。
【図３】本発明のＷＬＡのＣＭＯＳ型回路による構成例を示す図。
【図４】ハミング距離による最小距離検索機能を有する全並列小面積連想メモリのブロック図。
【図５】本発明の連想メモリにおける１ビットのメモリ領域を示す図。
【図６】本発明の自己調整型ウィンナ・ラインアップ増幅器を有する半導体連想メモリを示す画像。
【図７】最小距離参照データ（ウインナ）と最近傍の参照データ（最近傍ルーザ）との距離が、１ビット及び５ビットの場合に対する、連想メモリコアのテストチップにおける平均最小距離検索時間を示す図。
【図８】従来の固定された最大利得領域を有するＷＬＡのブロック図。
【符号の説明】
１，１００…信号制御部（ＳＲ）
２，２００…ウィンナ・ルーザ距離増幅及びフードバック生成部（ＡＦＧ）
３…信号フォロワ（ＳＦ）
４…信号制御部
５…距離増幅部
６…フィードバック生成部
７…駆動電流生成部
８…電圧フォロワ
１０…メモリ領域
１１…蓄積セル（ＳＣ）
１２…ビット比較器（ＢＣ）
１３…ワード重み付け比較器（ＷＷＣ）
１４…電力制御部
２０…ウィンナ・ラインアップ増幅器（ＷＬＡ）
３０…ウィンナ・テイクオール回路（ＷＴＡ）
Claims (9)
- メモリ領域の各行に配置され、メモリ領域の各行に蓄積された参照データと外部入力とをビットごとに比較するワード重み付け比較器の比較信号（Ｃｉ；添字ｉは行番号）を入力する信号制御部と、
前記信号制御部でレベル制御された前記比較信号（Ｃｉ）を増幅し、距離増幅信号（ＬＡｉ）として出力する自己調整型距離増幅部と、
前記メモリ領域の各行に対応する前記距離増幅部に共通な自己調整電圧（Ｆａ）を入力するフィードバック生成部と、
前記フィードバック生成部の出力電圧（min｛Ｃｉ｝）をフィードバック電圧（Ｆ）に変換する電圧フォロワからなる駆動電流生成部と、を具備し、
前記フィードバック電圧（Ｆ）は、前記メモリ領域の各行に対応する前記信号制御部に並列に供給され、前記距離増幅部の増幅特性が前記比較信号（Ｃｉ）の内ウィンナ行の比較信号（Ｃｗｉｎ）で自己調整され、かつ前記レベル制御の値が、少なくとも前記ウィンナ行の比較信号（Ｃｗｉｎ）を前記距離増幅部の最大利得領域の範囲内に導くことを特徴とする自己調整型ウィンナ・ラインアップ増幅器。 - 前記信号制御部は、
前記比較信号（Ｃｉ）を転送する前記ワード重み付け比較器の第１の信号線と、
前記比較信号（Ｃｉ）の電力を制御する電圧（ＶＤＤｉ）を転送する前記ワード重み付け比較器の第２の信号線と、
前記メモリ領域の各行に対応する前記信号制御部に前記フィードバック電圧（Ｆ）を並列に供給する第３の信号線と、
前記信号制御部を活性化する第４の信号線と、
ドレインが前記第１の信号線に接続され、ゲートが前記第３の信号線に接続され、ソースが接地されたｎチャネルトランジスタと、
ソースが電源（ＶＤＤ）に接続され、ゲートが接地され、ドレインが前記第２の信号線に接続された第１のｐチャネルトランジスタと、
ソースが前記電源（ＶＤＤ）に接続され、ゲートが前記第４の信号線に接続され、ドレインが前記第１の信号線に接続された第２のｐチャネルトランジスタとを具備し、
前記フィードバック電圧（Ｆ）は、前記ｎチャネルトランジスタのゲートに入力され、前記比較信号（Ｃｉ）は、前記ｎチャネルトランジスタによってレベル制御されることを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。 - 前記自己調整型距離増幅部は、
ソースが電源（ＶＤＤ）に接続されたｐチャネルトランジスタと、
ソースが接地された第１のｎチャネルトランジスタと、
ドレインが前記電源（ＶＤＤ）に接続され、ソースが前記第１のｎチャネルトランジスタのゲートに接続され、ゲートが前記第１のｎチャネルトランジスタのドレインに接続された第２のｎチャネルトランジスタと、
前記ｐチャネルトランジスタのゲートに一方の端子が接続され、他方の端子が接地された容量（Ｃ）と、を具備し、
前記ｐチャネルトランジスタのドレインと前記第１のｎチャネルトランジスタのドレインとは互いに接続されて出力ノード（Ｎｉ）をなし、前記第２のｎチャネルトランジスタのソースは、前記自己調整電圧（Ｆａ）の共通信号線に接続され、前記信号制御部でレベル制御された前記比較信号（Ｃｉ）は、前記ｐチャネルトランジスタのゲートに入力され、前記距離増幅信号（ＬＡｉ）は、前記出力ノード（Ｎｉ）から出力され、前記第２のｎチャネルトランジスタのソース電圧は、前記自己調整電圧（Ｆａ）として前記共通信号線に転送されることを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。 - 前記フィードバック生成部は、
ソースが電源（ＶＤＤ）に接続され、ゲートがドレインと共通に接続されたｐチャネルトランジスタと、
ドレインが前記ｐチャネルトランジスタのドレインと互いに接続されて前記フィードバック生成部の出力部をなし、ゲートが前記自己調整電圧（Ｆａ）の共通信号線に接続され、ソースが接地された第１のｎチャネルトランジスタと、
ドレインが前記自己調整電圧（Ｆａ）の共通信号線に接続され、ゲートが前記ドレインと共通に接続され、ソースが接地された第２のｎチャネルトランジスタと、を具備し、
前記自己調整電圧（Ｆａ）は、前記第１のｎチャネルトランジスタのゲートに入力され、前記出力電圧（min｛Ｃｉ｝）は、前記フィードバック生成部の出力部から出力されることを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。 - 前記駆動電流生成部を構成する電圧フォロワは、前記フィードバック生成部の出力電圧（min｛Ｃｉ｝）を入力し、フィードバック電圧（Ｆ）に変換して、前記フィードバック電圧（Ｆ）を前記電圧フォロワの出力部から前記メモリ領域の各行に対応する前記信号制御部のｎチャネルトランジスタのゲートに並列に供給し、かつ前記電圧フォロワは、前記信号制御部と同時に活性化されることを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。
- 前記自己調整型ウィンナ・ラインアップ増幅器は、前記増幅器を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換え、かつ前記メモリ領域を構成するｎチャネルトランジスタ及びｐチャネルトランジスタを互いに置き換えることにより、等価な動作が可能になることを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。
- 前記自己調整型ウィンナ・ラインアップ増幅器を構成するトランジスタ数は、前記メモリ領域の行数（Ｒ）に比例することを特徴とする請求項１記載の自己調整型ウィンナ・ラインアップ増幅器。
- 前記比較信号（Ｃｉ）の電力を制御する電圧（ＶＤＤｉ）は、前記ワード重み付け比較器を流れる電流の最大値を制限することにより、前記比較信号（Ｃｉ）による消費電力を低減することを特徴とする請求項２記載の自己調整型ウィンナ・ラインアップ増幅器。
- 前記比較信号（Ｃｉ）の電力を制御する電圧（ＶＤＤｉ）は、前記ワード重み付け比較器から出力されるウィンナ行の比較信号（Ｃｗｉｎ）とルーザ行の比較信号（Ｃｌｏｓｅ）との間の静的状態における信号差｜Ｃｗｉｎ−Ｃｌｏｓｅ｜を拡大することを特徴とする請求項２記載の自己調整型ウィンナ・ラインアップ増幅器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159436A JP3742878B2 (ja) | 2002-05-31 | 2002-05-31 | 自己調整型ウィンナ・ラインアップ増幅器 |
| EP03011724A EP1367594B1 (en) | 2002-05-31 | 2003-05-23 | Self-adjusting winner-line-up amplifier |
| DE60318352T DE60318352T2 (de) | 2002-05-31 | 2003-05-23 | Selbstnachstellender "winner-line-up" Verstärker |
| US10/445,033 US6853251B2 (en) | 2002-05-31 | 2003-05-27 | Self-adjusting winner lineup amplifier |
| TW092114262A TW589779B (en) | 2002-05-31 | 2003-05-27 | Self-adjusting winner lineup amplifier |
| KR10-2003-0034611A KR100504294B1 (ko) | 2002-05-31 | 2003-05-30 | 자기 조정형 위너 라인업 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159436A JP3742878B2 (ja) | 2002-05-31 | 2002-05-31 | 自己調整型ウィンナ・ラインアップ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004005825A JP2004005825A (ja) | 2004-01-08 |
| JP3742878B2 true JP3742878B2 (ja) | 2006-02-08 |
Family
ID=29417255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002159436A Expired - Lifetime JP3742878B2 (ja) | 2002-05-31 | 2002-05-31 | 自己調整型ウィンナ・ラインアップ増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6853251B2 (ja) |
| EP (1) | EP1367594B1 (ja) |
| JP (1) | JP3742878B2 (ja) |
| KR (1) | KR100504294B1 (ja) |
| DE (1) | DE60318352T2 (ja) |
| TW (1) | TW589779B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190429A (ja) | 2003-12-26 | 2005-07-14 | Hiroshima Univ | 参照データ認識・学習方法及びパターン認識システム |
| US20070155427A1 (en) * | 2005-12-30 | 2007-07-05 | Tran Bao O | Wireless mobile video |
| WO2008105157A1 (ja) | 2007-02-27 | 2008-09-04 | Hiroshima University | 増幅回路および連想メモリ |
| JP4427574B2 (ja) | 2007-11-30 | 2010-03-10 | 国立大学法人広島大学 | 連想メモリおよびそれを用いた検索システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757454A (en) * | 1984-08-20 | 1988-07-12 | Caterpillar Mitsubishi Limited | Operation data-recording system for a machine |
| JP2790356B2 (ja) * | 1990-03-07 | 1998-08-27 | 株式会社日立製作所 | 磁気記録再生装置 |
| JP2821656B2 (ja) * | 1992-10-11 | 1998-11-05 | 株式会社堀場製作所 | 複数条件蛍光ｘ線定性分析方法 |
| US5428565A (en) * | 1994-03-11 | 1995-06-27 | Intel Corporation | Single stage sensing apparatus for a content addressable memory |
| JP3095064B2 (ja) * | 1997-09-08 | 2000-10-03 | 日本電気株式会社 | 連想記憶装置 |
| CA2277717C (en) * | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
-
2002
- 2002-05-31 JP JP2002159436A patent/JP3742878B2/ja not_active Expired - Lifetime
-
2003
- 2003-05-23 DE DE60318352T patent/DE60318352T2/de not_active Expired - Lifetime
- 2003-05-23 EP EP03011724A patent/EP1367594B1/en not_active Expired - Lifetime
- 2003-05-27 TW TW092114262A patent/TW589779B/zh not_active IP Right Cessation
- 2003-05-27 US US10/445,033 patent/US6853251B2/en not_active Expired - Fee Related
- 2003-05-30 KR KR10-2003-0034611A patent/KR100504294B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20030223600A1 (en) | 2003-12-04 |
| TW589779B (en) | 2004-06-01 |
| KR20030094032A (ko) | 2003-12-11 |
| DE60318352T2 (de) | 2008-12-18 |
| KR100504294B1 (ko) | 2005-07-27 |
| EP1367594A1 (en) | 2003-12-03 |
| DE60318352D1 (de) | 2008-02-14 |
| JP2004005825A (ja) | 2004-01-08 |
| TW200400687A (en) | 2004-01-01 |
| US6853251B2 (en) | 2005-02-08 |
| EP1367594B1 (en) | 2008-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7038963B2 (en) | Current sense amplifier circuits having a bias voltage node for adjusting input resistance | |
| KR100843139B1 (ko) | 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법 | |
| JP4305960B2 (ja) | 強誘電体メモリ装置 | |
| US6104655A (en) | Semiconductor storage device | |
| JP2009505320A (ja) | Ｄｒａｍの密度の増大 | |
| US7613024B2 (en) | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells | |
| JP4583703B2 (ja) | 半導体記憶装置 | |
| JPH04259991A (ja) | 電流センスアンプ回路 | |
| US6222780B1 (en) | High-speed SRAM having a stable cell ratio | |
| US7542352B1 (en) | Bit line precharge circuit | |
| JP3742878B2 (ja) | 自己調整型ウィンナ・ラインアップ増幅器 | |
| KR100848418B1 (ko) | 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법 | |
| US6693815B2 (en) | Semiconductor associative memory | |
| US20050270872A1 (en) | Low power dissipating sense amplifier | |
| JPH07211081A (ja) | 半導体記憶装置 | |
| JPH0414436B2 (ja) | ||
| JP4208958B2 (ja) | 増幅回路および連想メモリ | |
| JP2002260392A (ja) | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 | |
| US6838337B2 (en) | Sense amplifier and architecture for open digit arrays | |
| KR102291651B1 (ko) | 터너리 읽기 회로 및 이를 이용하여 터너리 데이터를 읽는 방법 | |
| TWI739494B (zh) | 感測放大裝置 | |
| JPS60164989A (ja) | ダイナミツク型ランダムアクセスメモリ | |
| JPH11328969A (ja) | Ｓｒａｍメモリセル | |
| KR100218305B1 (ko) | 분산형 센스앰프를 갖는 디램 | |
| KR100496795B1 (ko) | 스태틱 랜덤 액세스 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3742878 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| EXPY | Cancellation because of completion of term |