JPH11328969A - Ｓｒａｍメモリセル - Google Patents
ＳｒａｍメモリセルInfo
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- JPH11328969A JPH11328969A JP10377704A JP37770498A JPH11328969A JP H11328969 A JPH11328969 A JP H11328969A JP 10377704 A JP10377704 A JP 10377704A JP 37770498 A JP37770498 A JP 37770498A JP H11328969 A JPH11328969 A JP H11328969A
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- memory cell
- voltage
- transistor
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11C—STATIC STORES
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭセルでビットバーラインをなくして
読み出しと書き込み動作を信頼性あるように作動させる
ことによって配線の数を減らし、単位記憶セルの大きさ
を減らし、チップの集積度を高めることができるＳＲＡ
Ｍメモリセルを提供する。 【解決手段】 ５個のトランジスタ４１，４２，４３，
４４，４５と一つのビットラインＢＬで一つの記憶セル
を構成する。記憶セルの大きさを小さくし、配線を簡単
にすることで、チップの面積と不良率を減らして生産性
を向上させることができる。必要なくなるビットバーラ
インを階層型ビットラインで使用することができるの
で、追加の工程がなくてもビットラインの階層化を図る
ことができる。これにより、高容量ながらも高速のＳＲ
ＡＭを具現化することができる。
読み出しと書き込み動作を信頼性あるように作動させる
ことによって配線の数を減らし、単位記憶セルの大きさ
を減らし、チップの集積度を高めることができるＳＲＡ
Ｍメモリセルを提供する。 【解決手段】 ５個のトランジスタ４１，４２，４３，
４４，４５と一つのビットラインＢＬで一つの記憶セル
を構成する。記憶セルの大きさを小さくし、配線を簡単
にすることで、チップの面積と不良率を減らして生産性
を向上させることができる。必要なくなるビットバーラ
インを階層型ビットラインで使用することができるの
で、追加の工程がなくてもビットラインの階層化を図る
ことができる。これにより、高容量ながらも高速のＳＲ
ＡＭを具現化することができる。
Description
【０００１】
【発明が属する技術分野】本発明はＳＲＡＭメモリセル
に関し、特に簡単なセル構造を形成してチップ（ｃｈｉ
ｐ）の面積を減らすことができるＳＲＡＭメモリセルに
関するものである。
に関し、特に簡単なセル構造を形成してチップ（ｃｈｉ
ｐ）の面積を減らすことができるＳＲＡＭメモリセルに
関するものである。
【０００２】
【従来の技術】図１は従来から知られているＳＲＡＭセ
ル一つの構造を示し、図２はこのＳＲＡＭセルの作用を
示した図である。図３は、単位セルの集合であるセルア
レイ構造、すなわちデータが８ビット単位で出力される
セル配置の構造を示している。
ル一つの構造を示し、図２はこのＳＲＡＭセルの作用を
示した図である。図３は、単位セルの集合であるセルア
レイ構造、すなわちデータが８ビット単位で出力される
セル配置の構造を示している。
【０００３】これらの図面中、参照符号３０１、３０２
はＰＭＯＳトランジスタ、３０３、３０４はドライブト
ランジスタ、３０５、３０６はアクセストランジスタ、
Ｃはインバータをそれぞれ示す。
はＰＭＯＳトランジスタ、３０３、３０４はドライブト
ランジスタ、３０５、３０６はアクセストランジスタ、
Ｃはインバータをそれぞれ示す。
【０００４】一つのＳＲＡＭセルは、図１に示すよう
に、必ずビットライン（ｂｉｔ ｌｉｎｅ）とビットバ
ーライン（ｂｉｔ ｂａｒ ｌｉｎｅ；アクティブ時ロ
ー）で構成されている。このような二つのラインが必要
な理由を明らかにするために、まずＳＲＡＭの動作原理
を説明する。
に、必ずビットライン（ｂｉｔ ｌｉｎｅ）とビットバ
ーライン（ｂｉｔ ｂａｒ ｌｉｎｅ；アクティブ時ロ
ー）で構成されている。このような二つのラインが必要
な理由を明らかにするために、まずＳＲＡＭの動作原理
を説明する。
【０００５】図２に示すように、図１のＳＲＡＭセル
は、二つのインバータの入力端と出力端が互いにかみ合
っているラッチ構造を有している。また、それぞれのノ
ードにはアクセス（ａｃｃｅｓｓ）トランジスタが結合
されており、データの読み書きを可能にしている。例え
ば、図２のビットラインに連結されたノード（Ａ）にハ
イレベルデータが、ビットバーラインに連結されたノー
ド（Ｂ）にローレベルデータが保存されていれば、この
セルには１のデータが保存されている状態となる。その
反対の場合には、０のデータが保存されている状態とな
る。
は、二つのインバータの入力端と出力端が互いにかみ合
っているラッチ構造を有している。また、それぞれのノ
ードにはアクセス（ａｃｃｅｓｓ）トランジスタが結合
されており、データの読み書きを可能にしている。例え
ば、図２のビットラインに連結されたノード（Ａ）にハ
イレベルデータが、ビットバーラインに連結されたノー
ド（Ｂ）にローレベルデータが保存されていれば、この
セルには１のデータが保存されている状態となる。その
反対の場合には、０のデータが保存されている状態とな
る。
【０００６】読み出し（Ｒｅａｄ）動作の場合、ワード
ライン（ｗｏｒｄ ｌｉｎｅ）の電圧が上昇すれば、ア
クセストランジスタが動作してノード（Ａ）とノード
（Ｂ）の電圧をビットラインとビットバーラインに与
え、この電圧の差が図３のセルアレイに図示されたデー
タバスラインを通じてセンス（感知）増幅器に伝達され
る。
ライン（ｗｏｒｄ ｌｉｎｅ）の電圧が上昇すれば、ア
クセストランジスタが動作してノード（Ａ）とノード
（Ｂ）の電圧をビットラインとビットバーラインに与
え、この電圧の差が図３のセルアレイに図示されたデー
タバスラインを通じてセンス（感知）増幅器に伝達され
る。
【０００７】伝えられた電圧をセンス（感知）増幅器が
判別し、ビットラインの電圧がビットバーラインより高
ければ１のデータ、その反対の場合には０のデータであ
ると判別される。
判別し、ビットラインの電圧がビットバーラインより高
ければ１のデータ、その反対の場合には０のデータであ
ると判別される。
【０００８】次に、書き込み（Ｗｒｉｔｅ）動作につい
て説明する。まず１を書き込む場合、ビットラインには
Ｖｄｄ電圧を印加し、ビットバーラインには０Ｖの電圧
を印加した後、ワードラインを上昇させてアクセストラ
ンジスタをターンオンさせる。すると、ノード（Ａ）の
電圧がハイとローのいずれかに関係なく無条件にハイレ
ベル状態となり、ノード（Ｂ）はローレベルとなり、１
が記録された状態となる。このように、０を書き込む場
合にも、ビットラインとビットバーラインの電圧だけ反
対になるだけで前述した場合と同じ結果となる。
て説明する。まず１を書き込む場合、ビットラインには
Ｖｄｄ電圧を印加し、ビットバーラインには０Ｖの電圧
を印加した後、ワードラインを上昇させてアクセストラ
ンジスタをターンオンさせる。すると、ノード（Ａ）の
電圧がハイとローのいずれかに関係なく無条件にハイレ
ベル状態となり、ノード（Ｂ）はローレベルとなり、１
が記録された状態となる。このように、０を書き込む場
合にも、ビットラインとビットバーラインの電圧だけ反
対になるだけで前述した場合と同じ結果となる。
【０００９】次に、一つのＳＲＡＭセルが必ずビットラ
インとビットバーラインで構成されなければならない理
由を説明する。
インとビットバーラインで構成されなければならない理
由を説明する。
【００１０】第一の理由：読み出し動作時にＳＲＡＭセ
ルに保存されているデータを判別するにあたり二つの電
圧の差を利用するので、この時互いに同じセル内に存在
する二つのラインを比較することによって小さい電圧の
変化にも信頼性をもって判別できる。
ルに保存されているデータを判別するにあたり二つの電
圧の差を利用するので、この時互いに同じセル内に存在
する二つのラインを比較することによって小さい電圧の
変化にも信頼性をもって判別できる。
【００１１】第二の理由：読み出し動作時にＳＲＡＭセ
ルに保存されているデータで０に該当するノードの電圧
が上昇するようになるので、この時、このノードの電圧
があまり上昇すると小さい雑音によりローが保存された
ノードの電圧がハイに変わる可能性がある。仮りに、ビ
ットバーラインの存在でより高いハイ電圧状態を維持し
ていれば、読み出し動作の途中にデータ値が反転される
確率を減らすことができる。
ルに保存されているデータで０に該当するノードの電圧
が上昇するようになるので、この時、このノードの電圧
があまり上昇すると小さい雑音によりローが保存された
ノードの電圧がハイに変わる可能性がある。仮りに、ビ
ットバーラインの存在でより高いハイ電圧状態を維持し
ていれば、読み出し動作の途中にデータ値が反転される
確率を減らすことができる。
【００１２】第三の理由：最も重要な理由は、次の通り
である。書き込み動作時にＳＲＡＭに保存されているデ
ータを他の値で記憶させるために反転させる場合、すな
わち、０が記録されているＳＲＡＭセルに１を記録しな
ければならない場合、データ値を反転させるためには図
２のノード（Ａ及びＢ）の電圧を同時に反転させなけれ
ばならないので、このためには、ビットラインとビット
バーラインの二つの入力端子が必要になる。
である。書き込み動作時にＳＲＡＭに保存されているデ
ータを他の値で記憶させるために反転させる場合、すな
わち、０が記録されているＳＲＡＭセルに１を記録しな
ければならない場合、データ値を反転させるためには図
２のノード（Ａ及びＢ）の電圧を同時に反転させなけれ
ばならないので、このためには、ビットラインとビット
バーラインの二つの入力端子が必要になる。
【００１３】前記の理由によって、ＳＲＡＭセルにはビ
ットラインとビットバーラインが同時に存在し、また、
このような状況は当然のこととして認識されてきた。
ットラインとビットバーラインが同時に存在し、また、
このような状況は当然のこととして認識されてきた。
【００１４】図３は、二つのビットライン（ＢＬ，／Ｂ
Ｌ）を持つ従来のＳＲＡＭメモリ素子を図示した図であ
る。多数のセル（１０）により、それぞれのビットライ
ンおよびビットバーラインと連結した多数のアレイブロ
ック（Ｃ１〜ＣＮ）を形成している。前述したように、
ビットライン対を必要とするために多数のデータバスラ
イン（ＤＢ１〜ＤＢ８）とバスバーライン（／ＤＢ１〜
／ＤＢ８）が要求されるだけでなく、これに相応する多
数のセンス増幅器（ＳＡ１〜ＳＡ８）が要求される。ま
た、図３の符号４０はトランスファーゲート、２０はこ
のトランスファーゲート（４０）を通じてビットライン
を選択するコラムデコーダ、３０はデータバスラインの
信号伝達を駆動する入力ドライバをそれぞれ示してい
る。
Ｌ）を持つ従来のＳＲＡＭメモリ素子を図示した図であ
る。多数のセル（１０）により、それぞれのビットライ
ンおよびビットバーラインと連結した多数のアレイブロ
ック（Ｃ１〜ＣＮ）を形成している。前述したように、
ビットライン対を必要とするために多数のデータバスラ
イン（ＤＢ１〜ＤＢ８）とバスバーライン（／ＤＢ１〜
／ＤＢ８）が要求されるだけでなく、これに相応する多
数のセンス増幅器（ＳＡ１〜ＳＡ８）が要求される。ま
た、図３の符号４０はトランスファーゲート、２０はこ
のトランスファーゲート（４０）を通じてビットライン
を選択するコラムデコーダ、３０はデータバスラインの
信号伝達を駆動する入力ドライバをそれぞれ示してい
る。
【００１５】
【発明が解決しようとする課題】今後、ＳＲＡＭの集積
度をより高めるためには、チップの占有面積を減らすこ
とが必要である。このため、既存のセルに比べてより簡
単に構成され、かつ占有面積を少なくしたセルが必要に
なる。しかし、一つのビットラインに多くのセルが連結
されると、ビットラインの寄生キャパシタンスが増加し
てデータを出力するのに時間遅延を招くようになる。逆
に、ビットラインに少ない数のセルが連結されている
と、全体的な回路が複雑になり、チップの面積が増加す
るといる短所がある。
度をより高めるためには、チップの占有面積を減らすこ
とが必要である。このため、既存のセルに比べてより簡
単に構成され、かつ占有面積を少なくしたセルが必要に
なる。しかし、一つのビットラインに多くのセルが連結
されると、ビットラインの寄生キャパシタンスが増加し
てデータを出力するのに時間遅延を招くようになる。逆
に、ビットラインに少ない数のセルが連結されている
と、全体的な回路が複雑になり、チップの面積が増加す
るといる短所がある。
【００１６】ビットラインだけでなくワードラインにも
このような問題が発生するので、ワードラインには、階
層化構造（ｈｉｅｒａｒｃｈｉｃａｌ ｓｔｒｕｃｔｕ
ｒｅ）を利用して解決している。チップの容量が大きく
なるほど、このような階層化構造がより一層必要にな
る。しかし、ビットラインにもこのような階層化構造を
導入することは困難である。その理由は、配線が複雑に
なり、ビットライン階層化のための追加の層（ｌａｙｅ
ｒ）が必要になり、チップの製造単価を上昇させるとい
う問題点があるからである。
このような問題が発生するので、ワードラインには、階
層化構造（ｈｉｅｒａｒｃｈｉｃａｌ ｓｔｒｕｃｔｕ
ｒｅ）を利用して解決している。チップの容量が大きく
なるほど、このような階層化構造がより一層必要にな
る。しかし、ビットラインにもこのような階層化構造を
導入することは困難である。その理由は、配線が複雑に
なり、ビットライン階層化のための追加の層（ｌａｙｅ
ｒ）が必要になり、チップの製造単価を上昇させるとい
う問題点があるからである。
【００１７】このような問題点に鑑み、本発明の目的
は、ＳＲＡＭセルでビットバーラインをなくして読み出
しと書き込み動作を信頼性あるように作動させることに
よって配線の数を減らし、単位記憶セルの大きさを減ら
し、チップの集積度を高めることができるＳＲＡＭメモ
リセルを提供することにある。
は、ＳＲＡＭセルでビットバーラインをなくして読み出
しと書き込み動作を信頼性あるように作動させることに
よって配線の数を減らし、単位記憶セルの大きさを減ら
し、チップの集積度を高めることができるＳＲＡＭメモ
リセルを提供することにある。
【００１８】また、本発明の他の目的は、配線数を減ら
すことによってビットラインの階層化を容易にしたＳＲ
ＡＭメモリセルを提供することにある。
すことによってビットラインの階層化を容易にしたＳＲ
ＡＭメモリセルを提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、一つのアクセストランジスタと、前記
アクセストランジスタの一方の側の端子と連結されて一
つのセルを形成してセルデータを保存するラッチ回路
と、前記アクセストランジスタのゲートに電圧を印加す
るワードラインと、前記アクセストランジスタの他方の
側の端子と連結されてデータを入出力させるビットライ
ンと、前記ビットラインのセルデータと基準電圧とを比
較検知して増幅するセンス増幅手段と、書き込み動作時
前記ワードラインの電圧を上昇させる電圧上昇手段とを
具備したことを特徴とする。
めに、本発明は、一つのアクセストランジスタと、前記
アクセストランジスタの一方の側の端子と連結されて一
つのセルを形成してセルデータを保存するラッチ回路
と、前記アクセストランジスタのゲートに電圧を印加す
るワードラインと、前記アクセストランジスタの他方の
側の端子と連結されてデータを入出力させるビットライ
ンと、前記ビットラインのセルデータと基準電圧とを比
較検知して増幅するセンス増幅手段と、書き込み動作時
前記ワードラインの電圧を上昇させる電圧上昇手段とを
具備したことを特徴とする。
【００２０】また他の本発明は、一つのアクセストラン
ジスタと、前記アクセストランジスタの一方の側の端子
と連結されて一つのセルを形成してセルデータを保存す
るラッチ回路と、前記アクセストランジスタのゲートに
電圧を印加するワードラインと、前記アクセストランジ
スタの他方の側の端子と連結されてデータを入出力させ
るビットラインと、前記ビットラインのセルデータと基
準電圧とを比較検知して増幅するセンス増幅手段と、書
き込み動作時に前記ワードラインの電圧を上昇させる電
圧上昇手段と、書き込み動作及び読み出し動作の各々に
対して互いに異なる電圧を提供する電圧発生手段とを具
備したことを特徴とする。
ジスタと、前記アクセストランジスタの一方の側の端子
と連結されて一つのセルを形成してセルデータを保存す
るラッチ回路と、前記アクセストランジスタのゲートに
電圧を印加するワードラインと、前記アクセストランジ
スタの他方の側の端子と連結されてデータを入出力させ
るビットラインと、前記ビットラインのセルデータと基
準電圧とを比較検知して増幅するセンス増幅手段と、書
き込み動作時に前記ワードラインの電圧を上昇させる電
圧上昇手段と、書き込み動作及び読み出し動作の各々に
対して互いに異なる電圧を提供する電圧発生手段とを具
備したことを特徴とする。
【００２１】さらに、他の本発明は、ソースが第１電源
電圧に連結された第１ＰＭＯＳトランジスタと、ドレー
ンが前記第１ＰＭＯＳトランジスタのドレーンに連結さ
れ、ソースが第２電源電圧に連結され、ゲートが前記第
１ＰＭＯＳトランジスタのゲートと連結された第１ＮＭ
ＯＳトランジスタを備えた第１ＣＭＯＳインバータと、
ソースが第１電源電圧に連結された第２ＰＭＯＳトラン
ジスタと、ドレーンが前記第１ＰＭＯＳトランジスタの
ゲート及び前記第２ＰＭＯＳトランジスタのドレーンに
連結され、ソースが第２電源電圧に連結され、ゲートが
前記第２ＰＭＯＳトランジスタのゲート及び前記第１Ｐ
ＭＯＳトランジスタのドレーンと連結された第２ＮＭＯ
Ｓトランジスタを有する第２ＣＭＯＳインバータを備え
たラッチ回路と、前記第１ＰＭＯＳトランジスタのドレ
ーン及び前記第２ＰＭＯＳトランジスタのゲートと一方
の側の端子が連結され、他方の側の端子はビットライン
と連結され、ゲートはワードラインと連結される第３Ｎ
ＭＯＳトランジスタと、前記ビットラインのセルデータ
と基準電圧を比較検知して増幅するセンス増幅手段とを
具備したことを特徴とする。
電圧に連結された第１ＰＭＯＳトランジスタと、ドレー
ンが前記第１ＰＭＯＳトランジスタのドレーンに連結さ
れ、ソースが第２電源電圧に連結され、ゲートが前記第
１ＰＭＯＳトランジスタのゲートと連結された第１ＮＭ
ＯＳトランジスタを備えた第１ＣＭＯＳインバータと、
ソースが第１電源電圧に連結された第２ＰＭＯＳトラン
ジスタと、ドレーンが前記第１ＰＭＯＳトランジスタの
ゲート及び前記第２ＰＭＯＳトランジスタのドレーンに
連結され、ソースが第２電源電圧に連結され、ゲートが
前記第２ＰＭＯＳトランジスタのゲート及び前記第１Ｐ
ＭＯＳトランジスタのドレーンと連結された第２ＮＭＯ
Ｓトランジスタを有する第２ＣＭＯＳインバータを備え
たラッチ回路と、前記第１ＰＭＯＳトランジスタのドレ
ーン及び前記第２ＰＭＯＳトランジスタのゲートと一方
の側の端子が連結され、他方の側の端子はビットライン
と連結され、ゲートはワードラインと連結される第３Ｎ
ＭＯＳトランジスタと、前記ビットラインのセルデータ
と基準電圧を比較検知して増幅するセンス増幅手段とを
具備したことを特徴とする。
【００２２】さらに、その他の本発明は、一つのアクセ
ストランジスタと、前記アクセストランジスタと連結さ
れて一つのセルを形成してセルデータを保存するラッチ
回路を備えた多数のメモリセルと、前記アクセストラン
ジスタのゲートに電圧を印加する多数のワードライン
と、ビットライン及びダミービットラインと連結され、
前記ダミービットラインを基準電圧としてビットライン
のセルデータを比較検知して増幅するセンス増幅手段
と、書き込み動作時に前記ワードラインの電圧を上昇さ
せる電圧上昇手段と、前記アクセストランジスタの他方
の側の端子と連結されてデータを入出力させるローカル
ビットラインと、前記ローカルビットラインと選択的に
連結されたグローバルビットラインと、前記グローバル
ビットラインとローカルビットラインを選択的に連結す
るスイチング手段とを具備したことを特徴とする。
ストランジスタと、前記アクセストランジスタと連結さ
れて一つのセルを形成してセルデータを保存するラッチ
回路を備えた多数のメモリセルと、前記アクセストラン
ジスタのゲートに電圧を印加する多数のワードライン
と、ビットライン及びダミービットラインと連結され、
前記ダミービットラインを基準電圧としてビットライン
のセルデータを比較検知して増幅するセンス増幅手段
と、書き込み動作時に前記ワードラインの電圧を上昇さ
せる電圧上昇手段と、前記アクセストランジスタの他方
の側の端子と連結されてデータを入出力させるローカル
ビットラインと、前記ローカルビットラインと選択的に
連結されたグローバルビットラインと、前記グローバル
ビットラインとローカルビットラインを選択的に連結す
るスイチング手段とを具備したことを特徴とする。
【００２３】
【発明の実施の形態】以下、添付した図面を参照して、
本発明に係る実施の形態を詳細に説明する。
本発明に係る実施の形態を詳細に説明する。
【００２４】本発明を具現化するための技術的原理は、
ビットバーライン電圧が必要な理由を変えることができ
る新しい手法の提示に基づくものである。
ビットバーライン電圧が必要な理由を変えることができ
る新しい手法の提示に基づくものである。
【００２５】ビットバーラインがなければならない上記
第一の理由に対して、本発明の実施の形態では、次の手
法で解決している。
第一の理由に対して、本発明の実施の形態では、次の手
法で解決している。
【００２６】常に１のデータが保存されているダミー
（ｄｕｍｍｙ）セルを作り、それを基準電圧で使用して
読み出し動作時にデータ判別の基準を提供することによ
って、要求される電圧比較のためのビットバーラインの
必要性を除去する。
（ｄｕｍｍｙ）セルを作り、それを基準電圧で使用して
読み出し動作時にデータ判別の基準を提供することによ
って、要求される電圧比較のためのビットバーラインの
必要性を除去する。
【００２７】図４は、このようなダミーセルを含んだ構
造を示している。一つのセルブロックごとに一つのダミ
ーセルを含ませる（例えば、セルブロックが１６×８＝
１２８個であるとすると、１２８個のダミーセルごとに
一つのダミーセルを入れる）。
造を示している。一つのセルブロックごとに一つのダミ
ーセルを含ませる（例えば、セルブロックが１６×８＝
１２８個であるとすると、１２８個のダミーセルごとに
一つのダミーセルを入れる）。
【００２８】すなわち、本実施の形態に係るＳＲＡＭ素
子は、多数のアレイブロック（ＳＣ１〜ＳＣＮ）とダミ
ーセルアレイブロック（ＳＤ１）で形成される。ダミー
セルアレイブロック（ＳＤ）を含んだ各セルブロックの
細部構成は同一に構成される。すなわち、多数のセル
（１００及び２００）が一つの単一ビットライン（ＢＬ
及びＤＢＬ）に連結され、この単一ビットラインはトラ
ンスファーゲート（１０１及び２０１）を通じてグロー
バルビットライン（ＧＢＬ及びＤＧＢＬ）に連結され
る。
子は、多数のアレイブロック（ＳＣ１〜ＳＣＮ）とダミ
ーセルアレイブロック（ＳＤ１）で形成される。ダミー
セルアレイブロック（ＳＤ）を含んだ各セルブロックの
細部構成は同一に構成される。すなわち、多数のセル
（１００及び２００）が一つの単一ビットライン（ＢＬ
及びＤＢＬ）に連結され、この単一ビットラインはトラ
ンスファーゲート（１０１及び２０１）を通じてグロー
バルビットライン（ＧＢＬ及びＤＧＢＬ）に連結され
る。
【００２９】このように本実施の形態によるＳＲＡＭ素
子は、単一ビットラインを使用するために、データバス
ライン（ＤＢ２１〜ＤＢ２８）についても、従来のよう
なデータバスバーラインは要求されない。したがって、
センス増幅器（ＳＡ２１〜ＳＡ２８）はセルデータを伝
送するデータバスライン（ＤＢ２１〜ＤＢ２８）とダミ
ーセルデータを伝送するダミーデータバスライン（ＤＤ
Ｂ）上の電圧差を検知することで、データ判読を可能に
する。また、符号２１および１４０は、従来と同じ機能
を有するコラムデコーダ及びビットラインを選択するト
ランスファーゲートをそれぞれ示す。
子は、単一ビットラインを使用するために、データバス
ライン（ＤＢ２１〜ＤＢ２８）についても、従来のよう
なデータバスバーラインは要求されない。したがって、
センス増幅器（ＳＡ２１〜ＳＡ２８）はセルデータを伝
送するデータバスライン（ＤＢ２１〜ＤＢ２８）とダミ
ーセルデータを伝送するダミーデータバスライン（ＤＤ
Ｂ）上の電圧差を検知することで、データ判読を可能に
する。また、符号２１および１４０は、従来と同じ機能
を有するコラムデコーダ及びビットラインを選択するト
ランスファーゲートをそれぞれ示す。
【００３０】ビットバーラインがなければならない上記
第二及び第三の理由を解決するために、本実施の形態で
は、読み出し及び書き込み動作時にセル比率（ｒａｔｉ
ｏ）を異なる値にしたり、書き込み動作時にセルに印加
されるＶｄｄ電圧を変化させたりする方法、またはこれ
ら２種類の方法を同時に使用する方法を提示している。
第二及び第三の理由を解決するために、本実施の形態で
は、読み出し及び書き込み動作時にセル比率（ｒａｔｉ
ｏ）を異なる値にしたり、書き込み動作時にセルに印加
されるＶｄｄ電圧を変化させたりする方法、またはこれ
ら２種類の方法を同時に使用する方法を提示している。
【００３１】これら２種類の方法を利用すれば、ビット
バーラインがなくても信頼性をもって読み出しと書き込
み（または記録）ができる。ビットバーラインが必要な
くなれば、既存の構造でビットバーラインで使用したメ
タルラインを、階層構造のビットラインを構成するのに
使用することができるので、素子の集積度を一層増加さ
せることができる。
バーラインがなくても信頼性をもって読み出しと書き込
み（または記録）ができる。ビットバーラインが必要な
くなれば、既存の構造でビットバーラインで使用したメ
タルラインを、階層構造のビットラインを構成するのに
使用することができるので、素子の集積度を一層増加さ
せることができる。
【００３２】図５は、本発明で具現しようとする新しい
ＳＲＡＭセルの構造を示している。図１と比較すると、
アクセストランジスタがひとつ減っており、且つビット
バーラインがなくなっているので、より簡単な構造であ
ることが分かる。
ＳＲＡＭセルの構造を示している。図１と比較すると、
アクセストランジスタがひとつ減っており、且つビット
バーラインがなくなっているので、より簡単な構造であ
ることが分かる。
【００３３】図４では、ダミーセルは常に１のデータが
出力されるようになっている。セルアレイの下の部分に
存在するセンス増幅器は、ビットラインとビットバーラ
インの電圧差を認識する既存の場合とは違い、ダミーセ
ルの電圧とセルのビットラインの電圧を比較して０と１
を判別する。このような方法で保存されたデータの判別
のために必要なビットバーラインの必要性が除去され
る。
出力されるようになっている。セルアレイの下の部分に
存在するセンス増幅器は、ビットラインとビットバーラ
インの電圧差を認識する既存の場合とは違い、ダミーセ
ルの電圧とセルのビットラインの電圧を比較して０と１
を判別する。このような方法で保存されたデータの判別
のために必要なビットバーラインの必要性が除去され
る。
【００３４】読み出し時に生じる０が記録されたセルデ
ータが１に反転されることを防止し、逆に、書き込み動
作時にセルデータを効果的に反転させるためには、次の
ような方法を使用する。すなわち、読み出し及び書き込
み動作時にワードラインブートストラップ（ｗｏｒｄ
ｌｉｎｅ ｂｏｏｔｓｔｒａｐ）を使用したり、または
常に使用しない従来方法、すなわち、読み出し及び書き
込み動作時にワードライン電圧の変化がない従来方法と
は異なり、本実施の形態では、読み出し時にはワードラ
インブートストラップを使用せず、書き込み動作時にだ
けブートストラップを使用することによって、このよう
な問題を解決している。その理由は、次の通りである。
図２に示したインバータ（Ｃ）の状態が読み出しの間に
反転されれば、セルのデータは損傷を受けることにな
る。
ータが１に反転されることを防止し、逆に、書き込み動
作時にセルデータを効果的に反転させるためには、次の
ような方法を使用する。すなわち、読み出し及び書き込
み動作時にワードラインブートストラップ（ｗｏｒｄ
ｌｉｎｅ ｂｏｏｔｓｔｒａｐ）を使用したり、または
常に使用しない従来方法、すなわち、読み出し及び書き
込み動作時にワードライン電圧の変化がない従来方法と
は異なり、本実施の形態では、読み出し時にはワードラ
インブートストラップを使用せず、書き込み動作時にだ
けブートストラップを使用することによって、このよう
な問題を解決している。その理由は、次の通りである。
図２に示したインバータ（Ｃ）の状態が読み出しの間に
反転されれば、セルのデータは損傷を受けることにな
る。
【００３５】図６は、図２のインバータ（Ｃ）の信号伝
達特性を示したものである。図６は、入力電圧が特定の
信号反転電圧になれば、インバータ（Ｃ）の状態が反転
されるということを意味する。ＰＭＯＳとＮＭＯＳトラ
ンジスタで具現化されたインバータ（Ｃ）のＰＭＯＳと
ＮＭＯＳの大きさ（ｓｉｚｅ）を変化させることによっ
て、信号伝達特性を図６のＡまたはＢのように変えるこ
とができる。
達特性を示したものである。図６は、入力電圧が特定の
信号反転電圧になれば、インバータ（Ｃ）の状態が反転
されるということを意味する。ＰＭＯＳとＮＭＯＳトラ
ンジスタで具現化されたインバータ（Ｃ）のＰＭＯＳと
ＮＭＯＳの大きさ（ｓｉｚｅ）を変化させることによっ
て、信号伝達特性を図６のＡまたはＢのように変えるこ
とができる。
【００３６】図１のドライブトランジスタ（３０３）の
電流の駆動能力をアクセストランジスタ（３０５）の電
流駆動能力で除算した値をセル比率（以下、ＣＲとい
う）という。このＣＲが小さければ読み出し過程で図２
のノード（Ａ）の電圧が高くなり、もしこの電圧が図６
の信号伝達特性が反転される点より高ければデータが反
転される確率が生じる。これは、０が記録されたセルで
０のデータを読む瞬間、そのセルの貯蔵値が１に変わる
ことを意味するので、決してこのようなことがあっては
ならない。
電流の駆動能力をアクセストランジスタ（３０５）の電
流駆動能力で除算した値をセル比率（以下、ＣＲとい
う）という。このＣＲが小さければ読み出し過程で図２
のノード（Ａ）の電圧が高くなり、もしこの電圧が図６
の信号伝達特性が反転される点より高ければデータが反
転される確率が生じる。これは、０が記録されたセルで
０のデータを読む瞬間、そのセルの貯蔵値が１に変わる
ことを意味するので、決してこのようなことがあっては
ならない。
【００３７】仮りに、動作電圧が３Ｖで信号伝達特性が
反転される点が１．２Ｖであると仮定し、そしてセル比
率が２であるとすれば、読み出し時の電圧はＶｄｄ／
（ＣＲ＋１）の値を持つので、この場合は１．０Ｖにな
る。すなわち、１．２Ｖになれば始めにセルに記録され
たデータが反転されるので、この場合は電圧が読み出し
過程で１．０Ｖしか上がらないという意味になる。セル
を設計する段階からセル比率をよく調節することによっ
て、読み出し動作が安定するようにすることができる。
反転される点が１．２Ｖであると仮定し、そしてセル比
率が２であるとすれば、読み出し時の電圧はＶｄｄ／
（ＣＲ＋１）の値を持つので、この場合は１．０Ｖにな
る。すなわち、１．２Ｖになれば始めにセルに記録され
たデータが反転されるので、この場合は電圧が読み出し
過程で１．０Ｖしか上がらないという意味になる。セル
を設計する段階からセル比率をよく調節することによっ
て、読み出し動作が安定するようにすることができる。
【００３８】書き込み動作の場合は反対に、必要なデー
タをセルに記録すべきである。この場合は、ワードライ
ン電圧をブートストラップ技法を利用して、アクセスト
ランジスタゲートの電圧を高める。この場合、アクセス
トランジスタの駆動能力が大きくなるので、セル比率が
小さくなる。
タをセルに記録すべきである。この場合は、ワードライ
ン電圧をブートストラップ技法を利用して、アクセスト
ランジスタゲートの電圧を高める。この場合、アクセス
トランジスタの駆動能力が大きくなるので、セル比率が
小さくなる。
【００３９】仮りに、その値が１に落ちるならば、書き
込み動作時にノード（Ａ）の電圧が１．５Ｖとなり、信
号伝達特性が反転される点が１．２Ｖであるからデータ
が反転されて１のデータが記録される。そして０を記録
する場合には、一般的にアクセストランジスタの駆動能
力が記憶セルのＰＭＯＳ（３０１）の駆動力よりは大き
いので、０を記録するのに難しさは生じない。
込み動作時にノード（Ａ）の電圧が１．５Ｖとなり、信
号伝達特性が反転される点が１．２Ｖであるからデータ
が反転されて１のデータが記録される。そして０を記録
する場合には、一般的にアクセストランジスタの駆動能
力が記憶セルのＰＭＯＳ（３０１）の駆動力よりは大き
いので、０を記録するのに難しさは生じない。
【００４０】このように、ワードラインの電圧を読み出
し時と書き込み動作時で異なるようにすることで、セル
比率を変化させて読み出し動作と書き込み動作を遂行す
ることができる。しかし、このような場合セルを設計す
るのが難しくなる。すなわち、セル比率を必ず特定の条
件になるように作らなければならない。例えば、上の条
件ではセル比率が２から１に変化するように設計した場
合、信号伝達特性反転のポイントは１．０Ｖから１．５
Ｖの間にあるように設計すべきである。しかし、実際に
は、動作電圧の変化や工程条件が変化する場合にも信頼
性ある動作をするためには、ワードラインの電圧を変更
させることだけでは不充分である。
し時と書き込み動作時で異なるようにすることで、セル
比率を変化させて読み出し動作と書き込み動作を遂行す
ることができる。しかし、このような場合セルを設計す
るのが難しくなる。すなわち、セル比率を必ず特定の条
件になるように作らなければならない。例えば、上の条
件ではセル比率が２から１に変化するように設計した場
合、信号伝達特性反転のポイントは１．０Ｖから１．５
Ｖの間にあるように設計すべきである。しかし、実際に
は、動作電圧の変化や工程条件が変化する場合にも信頼
性ある動作をするためには、ワードラインの電圧を変更
させることだけでは不充分である。
【００４１】この場合、本実施の形態で提案するもう一
つの方法は、書き込み動作時にセルのＶｄｄ電圧を低く
することである。Ｖｄｄ電圧が３Ｖである場合、読み出
し時には３Ｖをそのまま維持することで読み出し時にデ
ータが反転されないようにし、書き込み動作時にはセル
に印加されるＶｄｄ電圧を低くすることで（例えば２
Ｖ）、記録が良好になされるようにすることである。
つの方法は、書き込み動作時にセルのＶｄｄ電圧を低く
することである。Ｖｄｄ電圧が３Ｖである場合、読み出
し時には３Ｖをそのまま維持することで読み出し時にデ
ータが反転されないようにし、書き込み動作時にはセル
に印加されるＶｄｄ電圧を低くすることで（例えば２
Ｖ）、記録が良好になされるようにすることである。
【００４２】Ｖｄｄ電圧を低くすれば、ドライブトラン
ジスタの駆動能力が落ちてセル比率が小さくなり、セル
の信号反転電圧（図６のデータ反転電圧）が低くなり、
データ反転が容易になる。
ジスタの駆動能力が落ちてセル比率が小さくなり、セル
の信号反転電圧（図６のデータ反転電圧）が低くなり、
データ反転が容易になる。
【００４３】図７及び図８に示したシュミレーション結
果によれば、書き込み動作時にワードラインブートスト
ラップ技法とセルＶｄｄ電圧を低くする技法を同時に使
用すれば、読み出し時にはセルが安定的に動作しながら
も、書き込み動作時にはデータを容易に記録できること
を確認することができる。また、工程と設計マージンが
十分に確保されることが確認できる。すなわち、工程条
件が変化してセル比率が数十パーセント内で変化した
り、動作電圧が一定範囲内で変化したとしても、安定し
た動作が可能であることを確認することができる。
果によれば、書き込み動作時にワードラインブートスト
ラップ技法とセルＶｄｄ電圧を低くする技法を同時に使
用すれば、読み出し時にはセルが安定的に動作しながら
も、書き込み動作時にはデータを容易に記録できること
を確認することができる。また、工程と設計マージンが
十分に確保されることが確認できる。すなわち、工程条
件が変化してセル比率が数十パーセント内で変化した
り、動作電圧が一定範囲内で変化したとしても、安定し
た動作が可能であることを確認することができる。
【００４４】図７は、読み出し動作を示している。セル
１には０のデータが保存されており、ワードライン１に
より、セル２には１のデータが保存され、ワードライン
２により動作する。ワードラインが動作することによっ
て、データバスライン（ｄｂｌｉｎｅ）に０または１の
データが出力されることが分かる。
１には０のデータが保存されており、ワードライン１に
より、セル２には１のデータが保存され、ワードライン
２により動作する。ワードラインが動作することによっ
て、データバスライン（ｄｂｌｉｎｅ）に０または１の
データが出力されることが分かる。
【００４５】図８は書き込み動作を示している。セルに
印加されるワードラインの電圧が３Ｖから４Ｖに高まっ
ている。０が保存されたセル１には１を記録し、１が保
存されたセル２には０を成功的に記録できることが分か
る。
印加されるワードラインの電圧が３Ｖから４Ｖに高まっ
ている。０が保存されたセル１には１を記録し、１が保
存されたセル２には０を成功的に記録できることが分か
る。
【００４６】さらに、本実施の形態のような構造のＳＲ
ＡＭセルメモリ素子は、ビットラインの階層化／構造化
を容易にすることができる。ビットラインの階層化構造
の概念図が図９に示されている。例えば、一つのライン
に付着されている４個のキャパシタを各々４個に分割
し、他の配線を利用して２個の層に連結すれば、この配
線の信号遅延時間（ｌｉｎｅ ｄｅｌａｙ）は理論的に
１／４に減る。
ＡＭセルメモリ素子は、ビットラインの階層化／構造化
を容易にすることができる。ビットラインの階層化構造
の概念図が図９に示されている。例えば、一つのライン
に付着されている４個のキャパシタを各々４個に分割
し、他の配線を利用して２個の層に連結すれば、この配
線の信号遅延時間（ｌｉｎｅ ｄｅｌａｙ）は理論的に
１／４に減る。
【００４７】図５の最初のコラムに示した通り、ＳＲＡ
Ｍの１コラムには５１２個のセルが付着されている。こ
れらセルは１２８（２１−１ないし２１−１２８）ずつ
分割されて一つのローカルビットラインに連結され、こ
れらローカルビットラインはビットライントランスファ
ーゲート（以下、ＢＴＧという）を通じて一つのグロー
バルビットライン（ｇｌｏｂａｌ ｂｉｔ ｌｉｎｅ）
に連結される。その結果として、一つのグローバルビッ
トラインには１２８個のセルが連結された４個のローカ
ルビットラインと、これらを選択的に連結する４個のＢ
ＴＧが連結されるようになる。５１２個のセルが全部連
結された既存の構造より寄生キャパシタンスを大幅に減
らすことができる。特定ＢＴＧは自身が属するブロック
のワードラインがターンオンされる場合に、共にターン
オンになるように設計でき、このＢＴＧをターンオンさ
せるためのラインはワードラインと同じ方法で連結でき
る。ＢＴＧは普通のパス（ｐａｓｓｇａｔｅ）で構成で
きる。
Ｍの１コラムには５１２個のセルが付着されている。こ
れらセルは１２８（２１−１ないし２１−１２８）ずつ
分割されて一つのローカルビットラインに連結され、こ
れらローカルビットラインはビットライントランスファ
ーゲート（以下、ＢＴＧという）を通じて一つのグロー
バルビットライン（ｇｌｏｂａｌ ｂｉｔ ｌｉｎｅ）
に連結される。その結果として、一つのグローバルビッ
トラインには１２８個のセルが連結された４個のローカ
ルビットラインと、これらを選択的に連結する４個のＢ
ＴＧが連結されるようになる。５１２個のセルが全部連
結された既存の構造より寄生キャパシタンスを大幅に減
らすことができる。特定ＢＴＧは自身が属するブロック
のワードラインがターンオンされる場合に、共にターン
オンになるように設計でき、このＢＴＧをターンオンさ
せるためのラインはワードラインと同じ方法で連結でき
る。ＢＴＧは普通のパス（ｐａｓｓｇａｔｅ）で構成で
きる。
【００４８】図１０および図１１は、このような形態を
詳細に説明した図である。図１０（Ａ）は従来のＳＲＡ
Ｍアレイを、図１０（Ｂ）は本発明を適用したＳＲＡＭ
アレイを、図１１は図１０（Ｂ）の細部構成を示す。す
なわち、図１１に示した通り、本実施の形態に係るロー
カルビットラインとグローバルビットラインを連結する
ＢＴＧは、ブロック内の一つのセルが選択される時、二
つのラインが電気的に連結されるように形成される。
詳細に説明した図である。図１０（Ａ）は従来のＳＲＡ
Ｍアレイを、図１０（Ｂ）は本発明を適用したＳＲＡＭ
アレイを、図１１は図１０（Ｂ）の細部構成を示す。す
なわち、図１１に示した通り、本実施の形態に係るロー
カルビットラインとグローバルビットラインを連結する
ＢＴＧは、ブロック内の一つのセルが選択される時、二
つのラインが電気的に連結されるように形成される。
【００４９】なお、本発明は上述した実施の形態及び添
付された図面により限定されることはなく、本発明の技
術的思想を逸脱しない範囲内で様々な置換、変形及び変
更が可能である。かかる事実は、本発明が属する技術分
野で通常の知識を持った者とって明白なことである。
付された図面により限定されることはなく、本発明の技
術的思想を逸脱しない範囲内で様々な置換、変形及び変
更が可能である。かかる事実は、本発明が属する技術分
野で通常の知識を持った者とって明白なことである。
【００５０】
【発明の効果】以上説明した通り本発明によれば、記憶
セルを構成する場合、例えば一つの記憶セルを５個のト
ランジスタと一つのビットラインで構成することで、記
憶セルの大きさを小さくして配線を簡単にし、且つチッ
プの面積と不良率を減らして、生産性を向上させること
ができる。
セルを構成する場合、例えば一つの記憶セルを５個のト
ランジスタと一つのビットラインで構成することで、記
憶セルの大きさを小さくして配線を簡単にし、且つチッ
プの面積と不良率を減らして、生産性を向上させること
ができる。
【００５１】また、本発明によれば、必要なくなるビッ
トバーラインを階層型ビットラインで使用することがで
き、追加の工程を要することなくビットラインの階層化
を図ることができるので、高容量ながらも高速のＳＲＡ
Ｍを具現化することができる。
トバーラインを階層型ビットラインで使用することがで
き、追加の工程を要することなくビットラインの階層化
を図ることができるので、高容量ながらも高速のＳＲＡ
Ｍを具現化することができる。
【図１】従来から知られているＳＲＡＭメモリセルの構
成を示した図である。
成を示した図である。
【図２】従来から知られているＳＲＡＭメモリセルの動
作原理を説明した図である。
作原理を説明した図である。
【図３】従来から知られているＳＲＡＭメモリセルの配
置を示した図である。
置を示した図である。
【図４】本発明を適用したＳＲＡＭのセル配置を示した
図である。
図である。
【図５】本発明を適用したＳＲＡＭの構造図である。
【図６】本発明を適用したＣＭＯＳインバータの信号伝
達特性図である。
達特性図である。
【図７】本発明を適用したＳＲＡＭセルの動作特性を示
した線図である。
した線図である。
【図８】本発明を適用したＳＲＡＭセルの動作特性を示
した線図である。
した線図である。
【図９】ＳＲＡＭメモリ素子のビットライン階層化構造
を示す図である。
を示す図である。
【図１０】従来から知られている階層的ビットラインの
構造を示す図（Ａ）、ならびに、本発明を適用したビッ
トラインの階層化を実現するビットライントランスファ
ーゲートの配置と動作原理を説明した図（Ｂ）である。
構造を示す図（Ａ）、ならびに、本発明を適用したビッ
トラインの階層化を実現するビットライントランスファ
ーゲートの配置と動作原理を説明した図（Ｂ）である。
【図１１】図１０（Ｂ）の詳細回路図である。
３０３，３０４ ドライブトランジスタ ３０５，３０６ アクセストランジスタ
Claims (29)
- 【請求項１】 一つのアクセストランジスタと、 前記アクセストランジスタの一方の側の端子と連結され
て一つのセルを形成してセルデータを保存するラッチ回
路と、 前記アクセストランジスタのゲートに電圧を印加するワ
ードラインと、 前記アクセストランジスタの他方の側の端子と連結され
てデータを入出力させるビットラインと、 前記ビットラインのセルデータと基準電圧とを比較検知
して増幅するセンス増幅手段と、 書き込み動作時に前記ワードラインの電圧を上昇させる
電圧上昇手段とを具備したことを特徴とするＳＲＡＭメ
モリセル。 - 【請求項２】 前記センス増幅手段に供給される前記基
準電圧はダミーセルから供給されることを特徴とする請
求項１に記載のＳＲＡＭメモリセル。 - 【請求項３】 前記ラッチ回路は交差結合された二つの
ＣＭＯＳインバータを含んでおり、前記ＣＭＯＳインバ
ータは一つのＰＭＯＳトランジスタ及び一つのＮＭＯＳ
トランジスタを有することを特徴とする請求項２に記載
のＳＲＡＭメモリセル。 - 【請求項４】 前記アクセストランジスタは、前記ラッ
チ回路内の前記ＰＭＯＳトランジスタの駆動能力より大
きい駆動能力を有することを特徴とする請求項３に記載
のＳＲＡＭメモリセル。 - 【請求項５】 前記アクセストランジスタ及び前記ラッ
チ回路内の前記ＮＭＯＳトランジスタは、前記ＣＭＯＳ
インバータの信号伝達特性が読み出し動作時に反転され
ないセル比率の範囲内で選択されることを特徴とする請
求項３に記載のＳＲＡＭメモリセル。 - 【請求項６】 読み出し動作及び書き込み動作の各々に
対して互いに異なるセル比率を持つことを特徴とする請
求項３に記載のＳＲＡＭメモリセル。 - 【請求項７】 前記読み出し動作時のセル比率は前記書
き込み動作時のセル比率より大きいことを特徴とする請
求項６に記載のＳＲＡＭメモリセル。 - 【請求項８】 一つのアクセストランジスタと、 前記アクセストランジスタの一方の側の端子と連結され
て一つのセルを形成してセルデータを保存するラッチ回
路と、 前記アクセストランジスタのゲートに電圧を印加するワ
ードラインと、 前記アクセストランジスタの他方の側の端子と連結され
てデータを入出力させるビットラインと、 前記ビットラインのセルデータと基準電圧とを比較検知
して増幅するセンス増幅手段と、 書き込み動作時に前記ワードラインの電圧を上昇させる
電圧上昇手段と、 書き込み動作及び読み出し動作の各々に対して互いに異
なる電圧を供給する電圧発生手段とを具備したことを特
徴とするＳＲＡＭメモリセル。 - 【請求項９】 前記センス増幅手段に供給される前記基
準電圧はダミーセルから供給されることを特徴とする請
求項８に記載のＳＲＡＭメモリセル。 - 【請求項１０】 前記電圧発生手段は、読み出し動作よ
り書き込み動作時により小さな電圧を前記ラッチ回路に
供給することを特徴とする請求項９に記載のＳＲＡＭメ
モリセル。 - 【請求項１１】 前記ラッチ回路は交差結合された二つ
のＣＭＯＳインバータを含んでおり、前記ＣＭＯＳイン
バータは一つのＰＭＯＳトランジスタ及び一つのＮＭＯ
Ｓトランジスタ有することを特徴とする請求項１０に記
載のＳＲＡＭメモリセル。 - 【請求項１２】 前記アクセストランジスタは、前記ラ
ッチ回路内の前記ＰＭＯＳトランジスタの駆動能力より
大きい駆動能力を有することを特徴とする請求項１１に
記載のＳＲＡＭメモリセル。 - 【請求項１３】 前記アクセストランジスタ及び前記ラ
ッチ回路内の前記ＮＭＯＳトランジスタは、前記ＣＭＯ
Ｓインバータの信号伝達特性が読み出し動作時に反転さ
れないセル比率の範囲内で選択されることを特徴とする
請求項１１に記載のＳＲＡＭメモリセル。 - 【請求項１４】 読み出し動作及び書き込み動作の各々
に対して互いに異なるセル比率を持つことを特徴とする
請求項１１に記載のＳＲＡＭメモリセル。 - 【請求項１５】 前記読み出し動作時のセル比率は前記
書き込み動作時のセル比率より大きいことを特徴とする
請求項１４に記載のＳＲＡＭメモリセル。 - 【請求項１６】 ソースが第１電源電圧に連結された第
１ＰＭＯＳトランジスタと、ドレーンが前記第１ＰＭＯ
Ｓトランジスタのドレーンに連結され、ソースが第２電
源電圧に連結され、ゲートが前記第１ＰＭＯＳトランジ
スタのゲートと連結された第１ＮＭＯＳトランジスタを
備えた第１ＣＭＯＳインバータと、 ソースが第１電源電圧に連結された第２ＰＭＯＳトラン
ジスタと、ドレーンが前記第１ＰＭＯＳトランジスタの
ゲート及び前記第２ＰＭＯＳトランジスタのドレーンに
連結され、ソースが第２電源電圧に連結され、ゲートが
前記第２ＰＭＯＳトランジスタのゲート及び前記第１Ｐ
ＭＯＳトランジスタのドレーンと連結された第２ＮＭＯ
Ｓトランジスタを有する第２ＣＭＯＳインバータを備え
たラッチ回路と、 前記第１ＰＭＯＳトランジスタのドレーン及び前記第２
ＰＭＯＳトランジスタのゲートと一方の側の端子が連結
され、他方の側の端子はビットラインと連結され、ゲー
トはワードラインと連結される第３ＮＭＯＳトランジス
タと、 前記ビットラインのセルデータと基準電圧を比較検知し
て増幅するセンス増幅手段とを具備したことを特徴とす
るＳＲＡＭメモリセル。 - 【請求項１７】 前記センス増幅手段に供給される前記
基準電圧はダミーセルから供給されることを特徴とする
請求項１６に記載のＳＲＡＭメモリセル。 - 【請求項１８】 書き込み動作及び読み出し動作の各々
に対して互いに異なる電圧を供給する電圧発生手段をさ
らに具備したことを特徴とする請求項１７に記載のＳＲ
ＡＭメモリセル。 - 【請求項１９】 前記電圧発生手段は、読み出し動作よ
り書き込み動作時により小さい電圧を前記ラッチ回路に
供給することを特徴とする請求項１６に記載のＳＲＡＭ
メモリセル。 - 【請求項２０】 前記第３ＮＭＯＳトランジスタは前記
第１ＰＭＯＳトランジスタより駆動能力が大きいことを
特徴とする請求項１６に記載のＳＲＡＭメモリセル。 - 【請求項２１】 前記第３ＮＭＯＳトランジスタ及び前
記第１ＮＭＯＳトランジスタは、前記第１及び第２ＣＭ
ＯＳインバータの信号伝達特性が読み出し動作時に反転
されないセル比率の範囲内で選択されることを特徴とす
る請求項１６に記載のＳＲＡＭメモリセル。 - 【請求項２２】 読み出し動作及び書き込み動作の各々
に対して互いに異なるセル比率を持つように前記電圧発
生手段を調節することを特徴とする請求項１７に記載の
ＳＲＡＭメモリセル。 - 【請求項２３】 全てハイレベルデータを出力するよう
に構成されたメモリセルからなるセルブロックのビット
ラインに連結されており、該セルのデータを前記センス
増幅手段の基準電圧として使用することを特徴とする請
求項１７に記載のＳＲＡＭメモリセル。 - 【請求項２４】 前記読み出し動作時のセル比率が前記
書き込み動作時のセル比率より大きくなるように前記電
圧発生手段を調節することを特徴とする請求項２２に記
載のメモリ装置。 - 【請求項２５】 一つのアクセストランジスタと、前記
アクセストランジスタと連結されて一つのセルを形成し
てセルデータを保存するラッチ回路を備えた多数のメモ
リセルと、 前記アクセストランジスタのゲートに電圧を印加する多
数のワードラインと、 ビットライン及びダミービットラインと連結され、前記
ダミービットラインを基準電圧としてビットラインのセ
ルデータを比較検知して増幅するセンス増幅手段と、 書き込み動作時に前記ワードラインの電圧を上昇させる
電圧上昇手段と、 前記アクセストランジスタの他方の側の端子と連結され
てデータを入出力させるローカルビットラインと、 前記ローカルビットラインと選択的に連結されたグロー
バルビットラインと、 前記グローバルビットラインとローカルビットラインを
選択的に連結するスイチング手段とを具備したことを特
徴とするＳＲＡＭメモリセル。 - 【請求項２６】 書き込み動作及び読み出し動作の各々
に対して互いに異なる電圧を供給する電圧発生手段をさ
らに具備したことを特徴とする請求項２５に記載のＳＲ
ＡＭメモリセル。 - 【請求項２７】 前記スイチング手段を制御する信号ラ
インは前記ワードラインと平行するように配置されるこ
とを特徴とする請求項２５に記載のＳＲＡＭメモリセ
ル。 - 【請求項２８】 前記グローバルビットラインは前記メ
モリセルを中心として前記ローカルビットラインの反対
側に位置することを特徴とする請求項２５に記載のＳＲ
ＡＭメモリセル。 - 【請求項２９】 全てハイレベルデータを出力するよう
に構成されたメモリセルからなるセルブロックのビット
ラインに連結されており、該セルのデータを前記センス
増幅手段の基準電圧として使用することを特徴とする請
求項２５に記載のＳＲＡＭメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077889A KR100275106B1 (ko) | 1997-12-30 | 1997-12-30 | 하나의비트라인으로이루어진에스램셀 |
| KR1997-77889 | 1997-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328969A true JPH11328969A (ja) | 1999-11-30 |
Family
ID=19529700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10377704A Pending JPH11328969A (ja) | 1997-12-30 | 1998-12-29 | Ｓｒａｍメモリセル |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11328969A (ja) |
| KR (1) | KR100275106B1 (ja) |
| GB (1) | GB2332967B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006073060A1 (ja) * | 2004-12-16 | 2008-06-12 | 日本電気株式会社 | 半導体記憶装置 |
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|---|---|---|---|---|
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| KR20100058892A (ko) | 2008-11-25 | 2010-06-04 | 삼성전자주식회사 | 메모리셀 상에 비트라인만 존재하는 반도체 메모리장치 |
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-
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- 1998-12-30 GB GB9828837A patent/GB2332967B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2006073060A1 (ja) * | 2004-12-16 | 2008-06-12 | 日本電気株式会社 | 半導体記憶装置 |
| JP4849249B2 (ja) * | 2004-12-16 | 2012-01-11 | 日本電気株式会社 | 半導体記憶装置 |
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| US8724396B2 (en) | 2004-12-16 | 2014-05-13 | Nec Corporation | Semiconductor memory device |
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| Publication number | Publication date |
|---|---|
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