JP4208958B2

JP4208958B2 - 増幅回路および連想メモリ

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Publication number: JP4208958B2
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Inventors: ハンスユルゲンマタウシュ; 哲士小出; 裕己田中; モハマドアノワルルアベディン
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Description

本発明は、複数の入力電圧のうちの最小または最大電圧とそれ以外の電圧との電圧差を増幅する回路、および、この増幅回路を用いた連想メモリに関するものである。

近年、情報処理技術、特に画像圧縮・画像認識の分野においては、最小距離検索機能を持つ連想メモリが注目されている。連想メモリは、知的情報処理で必要となる物体認識のためのパターンマッチングやコードブックと呼ばれるデータ群を利用したデータ圧縮に非常に有効である。連想メモリは、入力されたデータ列（検索データ）に対して連想メモリ内にある複数の参照データ中から最も類似した（距離の近い）データを検索する機能を持つ機能メモリの代表的なものの一つであり、その優れた検索機能により、先に述べた画像圧縮・画像認識などのパターンマッチング機能を有するアプリケーションにおいて、その性能を飛躍的に向上できるものとして期待されている。

Ｗビット幅Ｒ個の参照データから入力データと最も似ているデータを見つけることはパターンマッチングにおいて基本的な処理である［非特許文献１］。ゆえに画像圧縮，画像認識などの情報処理において、最小距離検索連想メモリ［特許文献１］は中核を担う部分であるといえる。既存の全並列最小距離検索連想メモリとしては、単純な距離であるハミング，マンハッタンおよびユークリッド距離の検索機能を持つものがそれぞれ提案されている。これらの距離は［数１］［数２］で定義される［非特許文献２］。

ここでＳ＝｛Ｓ_１，Ｓ_２，…，Ｓ_ｗ｝は、入力データを表し、Ｒ＝｛Ｒ_１，Ｒ_２，…，Ｒ_ｗ｝は、参照データを表す。［数１］において、Ｓ_ｉとＲ_ｉが１ビットの２進数である場合、Ｄは、ハミング距離となり、Ｓ_ｉとＲ_ｉがｎビット（ｎ＞１）の２進数であるとき、Ｄは、マンハッタン距離となる。［数２］の場合、Ｄは、ユークリッド距離をあらわす。

これまでに、全並列最小ハミング距離検索アーキテクチャ［非特許文献２］や全並列最小マンハッタン距離検索アーキテクチャ［非特許文献３および特許文献２］が提案されている。これらのアーキテクチャを用いた全並列型連想メモリの全体構成を図１に示す。

この連想メモリは、ユニットデータ保存回路（ＵｎｉｔＳｔｏｒａｇｅ：ＵＳ）と、ユニットデータ比較回路（ＵｎｉｔＣｏｍｐａｒａｔｏｒ：ＵＣ）と、ワード比較回路（ＷｏｒｄＣｏｍｐａｒａｔｏｒ：ＷＣ）と、ＷｉｎｎｅｒＬｉｎｅ−ｕｐ増幅回路（ＷｉｎｎｅｒＬｉｎｅ−ｕｐＡｍｐｌｉｆｉｅｒ：ＷＬＡ）１００と、ＷｉｎｎｅｒＴａｋｅＡｌｌ回路（ＷＴＡ）２００とを備える。

ユニットデータ保存回路は、参照データを保存する。ユニットデータ比較回路は、参照データと検索データを比較する。ワード比較回路は、比較信号を電流値に変換する。ＷｉｎｎｅｒＬｉｎｅ−ｕｐ増幅回路（ＷＬＡ回路：ＷｉｎｎｅｒＬｉｎｅ−ｕｐＡｍｐｌｉｆｉｅｒ回路）１００は、比較電流信号を電圧に変換し増幅する。ＷｉｎｎｅｒＴａｋｅＡｌｌ回路２００は、ＷＬＡ回路１００からの出力をさらに増幅する。また、この連想メモリは、周辺回路として、検索データ保存回路、行デコーダ、列デコーダ、Ｒｅａｄ／Ｗｒｉｔｅ回路を有している。

ユニットデータ比較回路ＵＣは、参照データを検索データと比較し、ワード比較回路ＷＣは、参照データと検索データとの比較結果を示す比較電流信号ＣをＷＬＡ回路１００へ出力する。ＷＬＡ回路１００は、比較電流信号Ｃを比較電圧信号ＬＡに変換し、かつ、増幅する。ＷＴＡ回路２００は、さらに比較電圧信号ＬＡを増幅する。そして、ＷＴＡ回路２００は、最終的にしきい値を設けることで、最も類似するデータ（Ｗｉｎｎｅｒ）を１、その他（Ｌｏｓｅｒ）を０として出力する。
特開2002-288985号公報特開2005-209317号公報特開2004-5825号公報 D. R. Tveter, "The Pattern Recognition Basis of Art-ificial Intelligence," Los Alamitos, CA: IEEE computer society, 1998. H. J. Mattausch, T. Gyohten, Y. Soda, and T. Koide, "Compact Associative-Memory Architecture with Fully-Parallel Search Cap-ability for the Minimum Hamming Distance," IEEE Journal of Solid-State Circuits, Vol. 37, pp. 218-227, 2002. H. J. Mattausch, N. Omori, S. Fukae, T. Koide and T. Gyohten, "Fully-Parrallel Pattern-Matching Engine with Dynamic Adaptib-ility to Hamming or Manhattan Distance," 2002 Symposium on VLSI Circuits Digest of Technical Papers, pp. 252-255, 2002. Y. Yano, T. Koide and H. J. Mattausch, "Fully Parallel Nearest Manhattan-distance Search Memory with Large Reference-pattern Number, "Extend. Abst. Of the Int. Conf. on Solid State Devices and Materials (SSDM'2002), pp. 254-255, 2002. M. A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide and H. J. Mattausch, "Mixed Digital-Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search," JapaneseJournal of Applied Physics (JJAP), vol. 46, No. 4B, in press, (accepted on January 12, 2007).

図１において、ワード比較回路ＷＣ、ＷＬＡ回路１００、およびＷＴＡ回路２００は、アナログ回路であり、全並列最小距離検索を実現する。しかし、これらの回路において、最小距離データとその他のデータの電圧差を増幅するための回路の動作速度が遅いため、最小距離を検索するまでの時間が長い。また、信号の入力遅延によって誤検索が起こるため信頼性が低い。従来の回路の構成を図２に示す。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、最小距離の検索の信頼性を高くできる増幅回路を提供することである。

また、この発明の別の目的は、最小距離の検索の信頼性を高くできる増幅回路を備えた連想メモリを提供することである。

本発明による増幅回路は、複数の入力電圧を受ける複数の入力ノードと、複数の入力ノードに対応して設けられ、対応する入力ノードの電圧を一方の入力に受ける複数の差動増幅器と、複数の入力電圧のうちの最小または最大電圧に追従する制御電圧を複数の差動増幅器の出力から生成し、生成した制御電圧を複数の差動増幅器の他方の入力に共通に与える制御回路とを備える。

さらに上記増幅回路において、制御回路は、複数の差動増幅器に対応して設けられ、対応する差動増幅器の出力をゲートに受け、複数の差動増幅器の他方の入力が共通に接続されたノードと第１の電源電圧を受けるノードとの間に並列に接続された複数の第１のＭＯＳトランジスタと、複数の差動増幅器の他方の入力が共通に接続されたノードと第２の電源電圧を受けるノードとの間に接続され所定のバイアス電圧をゲートに受ける第２のＭＯＳトランジスタとを備える。

さらに上記増幅回路において、複数の差動増幅器の他方の入力が共通に接続されたノードに接続された容量をさらに備える。

さらに上記増幅回路において、複数の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの共通接続ノードと複数の差動増幅器の他方の入力の共通接続ノードとの間に設けられたｖｏｌｔａｇｅｆｏｌｌｏｗｅｒ回路をさらに備える。

さらに、上記増幅回路において、複数の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの共通接続ノードと複数の差動増幅器の他方の入力の共通接続ノードとの間に設けられ、複数の差動増幅器の他方の入力に供給する電圧を低下させる電圧低下回路をさらに備える。

本発明による連想メモリは、予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、各比較結果に応じた電流値を有する複数の比較電流信号を生成するメモリアレイ部と、複数の比較電流信号を電圧に変換し増幅するＷＬＡ（ＷｉｎｎｅｒＬｉｎｅ−ｕｐＡｍｐｌｉｆｉｅｒ）回路と、ＷＬＡ回路からの出力をさらに増幅するＷＴＡ（ＷｉｎｎｅｒＴａｋｅＡｌｌ）回路とを備え、ＷＬＡ回路は、複数の比較電流信号に対応して設けられ、対応する比較電流信号を比較電圧信号に変換する複数の電流変圧変換回路と、複数の電流電圧変換回路に対応して設けられ、対応する電流電圧変換回路からの比較電圧信号を一方の入力に受ける複数の差動増幅器と、複数の比較電圧信号のうちの最小または最大電圧に追従する制御電圧を複数の差動増幅器の出力から生成し、生成した制御電圧を複数の差動増幅器の他方の入力に共通に与える制御回路とを備える。

本発明の増幅回路では、複数の差動増幅器の一方の入力に与えられる入力電圧のレベルは制御せず固定し、他方の入力に共通の制御電圧を与えることにより差動増幅器の動作範囲を制御している。この増幅回路を例えば連想メモリのＷＬＡ回路に適用した場合、随時的なフィードバック制御が行われるため、動作時には自己で正しく最小距離検索するための補正がかかり、最終的に動作安定時に正確な最小距離検索が可能になる。また、差動増幅器へ入力される比較電圧信号を制御するのではなく、比較対象を制御する（制御電圧を制御する）ため、もし誤検索の方向に回路が動作したとしてもすぐに修正することができる。

全並列型連想メモリの概略構成を示すブロック図である。従来のＷＬＡ回路の内部構成を示す回路図である。本発明の実施形態によるＷＬＡ回路の内部構成を示す回路図である。ＷＬＡ回路内部の差動増幅器の動作を説明するための図である。本発明の実施形態によるＷＬＡ回路の内部構成を示す回路図である。本発明の実施形態によるＷＬＡ回路の内部構成を示す回路図である。本発明の実施形態によるＷＬＡ回路の内部構成を示す回路図である。本発明の実施形態によるＷＴＡ回路の内部構成を示す回路図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［全並列型連想メモリ］
本発明の実施形態による全並列型連想メモリの概略構成を図１に示す。この連想メモリは、参照データを保存するユニットデータ保存回路（ＵｎｉｔＳｔｏｒａｇｅ：ＵＳ）、参照データと検索データを比較するユニットデータ比較回路（ＵｎｉｔＣｏｍｐａｒａｔｏｒ：ＵＣ））、比較信号を電流値に変換するワード比較回路（ＷｏｒｄＣｏｍｐａｒａｔｏｒ：ＷＣ）、比較電流信号を電圧に変換し増幅するＷｉｎｎｅｒＬｉｎｅ−ｕｐ増幅回路（ＷｉｎｎｅｒＬｉｎｅ−ｕｐＡｍｐｌｉｆｉｅｒ：ＷＬＡ）１００、ＷＬＡ回路１００からの出力をさらに増幅するＷｉｎｎｅｒＴａｋｅＡｌｌ回路（ＷＴＡ）２００を備えている。また、この連想メモリは、周辺回路として、検索データ保存回路、行デコーダ、列デコーダ、Ｒｅａｄ／Ｗｒｉｔｅ回路を有している。

ユニットデータ比較回路ＵＣは、参照データを検索データと比較し、ワード比較回路ＷＣは、参照データと検索データとの比較結果を示す比較電流信号ＣをＷＬＡ回路１００へ出力する。ＷＬＡ回路１００は、比較電流信号Ｃを比較電圧信号ＬＡに変換し、かつ、増幅する。ＷＴＡ回路２００は、さらに比較電圧信号ＬＡを増幅する。そして、ＷＴＡ回路２００は、最終的にしきい値を設けることで、最も類似するデータ（Ｗｉｎｎｅｒ）を１、その他（Ｌｏｓｅｒ）を０として出力する。

この連想メモリでは、全並列で動作することにより、高速な検索を可能にしている。また、ワード比較回路ＷＣ、ＷＬＡ回路１００、およびＷＴＡ回路２００にアナログ方式を用いることにより、ディジタルのみの連想メモリに比べ大幅に面積を削減している。

本実施形態による連想メモリのブロック構成図（図１）は、従来のものと同じである。本実施形態の連想メモリは、ＷＬＡ回路１００およびＷＴＡ回路２００の内部構成に特徴を有している。

［ＷＬＡ回路１００］
本実施形態によるＷＬＡ回路１００の内部構成を図３に示す。このＷＬＡ回路１００は、電流電圧変換回路１１０−１〜１１０−Ｒと、差動増幅器１２０−１〜１２０−Ｒと、制御回路１３０とを備えている。

最小距離データとその他のデータは、予め、ワード比較回路ＷＣ１〜ＷＣＲによって最小距離データ(Ｗｉｎｎｅｒ)＝低電流、その他のデータ（Ｌｏｓｅｒｓ）＝高電流の比較電流信号Ｃ_１〜Ｃ_ＲとしてＷＬＡ回路１００に入力され、電流電圧変換回路１１０−１〜１１０−Ｒによって比較電圧信号ＶＩ_１〜ＶＩ_Ｒに変換される。このようにワード比較回路ＷＣ_１〜ＷＣ_Ｒからの比較電流信号Ｃ_１〜Ｃ_Ｒは、Ｗｉｎｎｅｒ行において最小となり、比較電圧信号ＶＩ_１〜ＶＩ_Ｒも、Ｗｉｎｎｅｒ行において最小となる。

比較電圧信号ＶＩ_１〜ＶＩ_Ｒは、それぞれ、差動増幅器１２０−１〜１２０−Ｒの入力の一方に入力される。差動増幅器１２０−１〜１２０−Ｒの入力の他方には、制御回路１３０からのＣＯＮＴＲＯＬ電圧が共通に入力される。

制御回路１３０は、Ｗｉｎｎｅｒ行（最小距離データ）の比較電圧信号ＶＩと同程度のＣＯＮＴＲＯＬ電圧を生成する回路である。

入力データとＷｉｎｎｅｒの距離が大きくなり、ＷｉｎｎｅｒとＬｏｓｅｒｓの距離が小さくなると、比較電圧信号ＶＩ_１〜ＶＩ_Ｒは、数ｍＶの電圧差しか生じない。従来の回路［特許文献１］では、増幅度が低く、数ｍＶの電圧差を増幅し、しきい値で分けるためには、数段のＷＴＡ回路（増幅器）が必要となり、検索時間・消費電力・面積が増加する。そこで、本実施形態では、図３に示すように、ワイドレンジ差動増幅器１２０−１〜１２０−Ｒを用いている。これにより、従来の全並列型連想メモリの欠点を改善している。

［差動増幅器１２０−１〜Ｒの動作］
図４に示すように、ワイドレンジ差動増幅器１２０−１〜１２０−Ｒの動作は、ＩＮＰＵＴ１の電圧（ＶＩ）＜ＩＮＰＵＴ２の電圧（ＣＯＮＴＲＯＬ）のとき出力電圧は、ＧＮＤとなり（Ｗｉｎｎｅｒ）、ＩＮＰＵＴ１（ＶＩ）＞ＩＮＰＵＴ２（ＣＯＮＴＲＯＬ）のとき出力電圧は、ＶＤＤとなる（Ｌｏｓｅｒｓ）ため、ＯＵＴＰＵＴの電圧は、ＷｉｎｎｅｒがＧＮＤ、ＬｏｓｅｒがＶＤＤとなる。図４のグラフからわかるように、入力された電圧差は、差動増幅器１２０−１〜１２０−Ｒの増幅度に依存して出力される。具体的な動作は以下のとおりである。

まず、非動作時にＩＮＰＵＴ１とＣＯＮＴＲＯＬの電圧は、ＶＤＤにプリチャージされる。次に、動作時、Ｗｉｎｎｅｒ及びＬｏｓｅｒｓの電圧がＩＮＰＵＴ１に入力される。Ｗｉｎｎｅｒ及びＬｏｓｅｒｓの電圧入力によりＩＮＰＵＴ１の電圧が減少し、追従するようにＯＵＴＰＵＴの電圧が減少する。ＯＵＴＰＵＴの電圧が減少することで、制御回路１３０のボルテージフォロアに流れる電流が多くなり、ＣＯＮＴＲＯＬ電圧が徐々に減少する。ＣＯＮＴＲＯＬ電圧が下がることによってＯＵＴＰＵＴの電圧がある程度まで下がり、最終的に制御回路１３０においてＶＤＤから流れる電流とＧＮＤに流れる電流が等しくなると、ＣＯＮＴＲＯＬの電圧は、安定する。ＩＮＰＵＴ１に入る電圧は、予めワード比較回路ＷＣによってＷｉｎｎｅｒ行が一番低く制御されており、ＯＵＴＰＵＴの電圧は一番初めに下がるため、ＣＯＮＴＲＯＬの電圧は、Ｗｉｎｎｅｒの電圧に追従することになる。

［特徴点］
本実施形態のＷＬＡ回路１００（図３）と以前までのＷＬＡ回路（図２）との大きな違いは、以前までのＷＬＡ回路の場合、増幅器へ入力される比較電圧信号ＶＩ_１〜ＶＩ_Ｒのレベルを、増幅器の動作範囲に収まるように、直接制御していたが、本実施形態のＷＬＡ回路１００では、増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ_１〜ＶＩ_Ｒのレベルは固定し、増幅器１２０−１〜１２０−Ｒの他方の入力にＣＯＮＴＲＯＬ電圧を与えることにより動作範囲を制御していることである。また、増幅度の違いが大きな点もこの回路の利点である。以下に本実施形態のＷＬＡ回路１００の利点を挙げる。

［１］増幅度が高い
以前のＷＬＡ回路の場合、数ｍＶの差を数Ｖに増幅するために４段〜６段必要だったのに対し、本実施形態では、差動増幅器１２０−１〜１２０−Ｒを用いるため、２段で十分である。この効果は、高速な検索や消費電力・信頼性・小面積にもつながる。

［２］面積効率がよい
［１］でも述べたとおり、従来の回路に比べ段数が１／２〜１／３で十分なため、面積もその分減らすことができる（ＷＴＡの一段ずつのトランジスタ数は従来のものに比べ３倍近く多いが、トランジスタの大きさが従来のものは大きいため、ほぼ同じと考えられる）。

［３］高速に最小距離検索を行うことができる
これまでの問題点であった「最小距離データとその他のデータの電圧差を増幅するための回路の動作が遅いため、最小距離を検索するまでの時間が長い」に対し、ワイドレンジ差動増幅器１２０−１〜１２０−Ｒを用いることで、数ｍＶの差を数Ｖに増幅することが可能であるため、高速に最小距離検索を行うことができる。また、以前のＷＬＡ回路においては、電圧が高い場合、動作が遅いという欠点があったのに対し、本回路を用いることで高速動作することが可能である。また、差動増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ_１〜ＶＩ_Ｒのレベル制御を行わないため、入力電圧に付随するトランジスタを極力少なくすることができ、これにより負荷容量が減り動作速度も速くなる。

［４］自己補正することができる
本実施形態のＷＬＡ回路１００には、制御用のフィードバック部分（制御回路１３０）がある。以前の回路の場合、連続的なフィードバック制御のため信号遅延に対して弱いのに対し、本実施形態の回路では随時的なフィードバック制御のため、動作時には回路が自動的に正しく最小距離検索を行なうための補正をかけるため、入力データとの距離差にかかわらず、最終的に動作安定時に正確な最小距離検索が可能になる。

［５］ノイズに強い
チップを作成し、実際に動作するときに、入力信号にノイズが加わることはよくあり、場合によっては、誤動作や誤検索の原因になる。これに対して差動増幅器を用いることで２つの入力で差動制御することになり、同位相ノイズに対して感度を低くすることができる。

［６］消費電力が低い
本実施形態のＷＬＡ回路１００では、動作時最小距離データ行の制御回路のみ電流を大きく流すため、消費電力を低く保つことができる。

［７］信頼性が高い
アナログ回路を多く用いる場合、作製されたトランジスタの特性のばらつきにより、動作が不安定になることはよくあることである。従来の技術では、十分大きな距離まで正確に最小距離検索を行うために、ＷＬＡ及びＷＴＡ回路が４〜６段必要なのに対し、本実施形態によれば２段で十分であり、その分、アナログ回路が減り、回路全体の信頼性も向上する。また、本実施形態のＷＬＡ回路１００では、差動増幅器１２０−１〜１２０−Ｒへ入力される比較電圧信号ＶＩ_１〜ＶＩ_Ｒを制御するのではなく、比較対象を制御する（ＣＯＮＴＲＯＬ電圧を制御する）ため、もし誤検索の方向に回路が動作したとしてもすぐに修正することができる。

信頼性を議論する場合、比較されるのがディジタル回路である。ディジタル回路では全距離に対して、回路破壊・信号のタイミングミスが起こらない限り正確に出力を得ることが可能である。しかし、最小距離検索を用いるアプリケーションでは、ある程度の距離以上離れた場合には、入力データに対して距離が大きく異なることになるため、最小距離検索処理をする必要がない場合がある（最大距離５１２に対して、距離１２８はデータ上１／４が異なっていることになるため、アプリケーションによっては、最小距離のデータが見つからないと判断してもよいことになる）。本実施形態の回路では、入力電圧の電圧差を距離が低いものから重点的に割り振ることができるようになっており（|距離１−距離２|＝５０ｍＶ，|距離５０−距離５１|＝２０ｍＶ）、さらに増幅度の高い回路を用いることにより、距離１００程度までであれば、実用上問題なく、最小距離検索を行なうことができる。

以上より、実用上十分である距離までに対して、正確に最小距離検索を行なうことができ、ディジタル回路より消費電力が小さく、検索時間が短い本実施形態の回路は優れているといえる。

［ＷＬＡ回路１００の変形例１］
差動増幅器１２０−１〜１２０−Ｒおよび制御回路１３０のみを用いた場合、安定時前に出力電圧が大きく振れてしまう場合がある。それに対処するために、図５に示すように、制御回路１３０の出力に容量１４０を付加することで、大きな振れを抑制する。

［ＷＬＡ回路１００の変形例２］
ＣＯＮＴＲＯＬラインの電圧は、制御回路１３０によって決定される。しかし、その電圧には制限があり、ＧＮＤからＶＤＤまでの全ての範囲をカバーすることはできない。また、ＧＮＤまでＣＯＮＴＲＯＬラインの電圧を短い時間で落とすには、より大きなトランジスタが必要となる。これに対処するために、図６に示すように、ＶｏｌｔａｇｅＦｏｌｌｏｗｅｒ回路１５０を付加する。これによりＧＮＤからＶＤＤの大部分の範囲をカバーすることができ、また、高速動作が可能となり、また、トランジスタサイズも抑制することができる。

［ＷＬＡ回路１００の変形例３］
図７は、本発明の実施形態によるＷＬＡ回路の内部構成を示す回路図である。図７に示すＷＬＡ回路１００は、図６に示すＷＬＡ回路１００のＶｏｌｔａｇｅＦｏｌｌｏｗｅｒ回路１５０に代えて、レベルシフト回路１６０および差動増幅器１７０を備える。

レベルシフト回路１６０は、制御回路１３０と、差動増幅器１７０の非反転入力との間に接続される。差動増幅器１７０は、その反転入力端子および出力端子が差動増幅器１２０−１〜１２０−ＲのＣＯＮＴｉｎ端子に接続される。

レベルシフト回路１６０は、制御回路１３０から供給される電圧のレベルを差動増幅器１７０の動作電圧範囲の下限値に低下させ、その低下させた電圧を差動増幅器１７０の非反転入力端子に供給する。より具体的には、差動増幅器１７０の動作電圧範囲を０．４〜１．４Ｖとすると、レベルシフト回路１６０は、制御回路１３０から供給される電圧を０．４Ｖに低下させて差動増幅器１７０の非反転入力端子に供給する。

差動増幅器１７０は、レベルシフト回路１６０から供給された電圧を増幅し、その増幅した電圧をＣＯＮＴＲＯＬ電圧として差動増幅器１２０−１〜１２０−ＲのＣＯＮＴｉｎ端子に供給する。

レベルシフト回路１６０および差動増幅器１７０を設けることによって差動増幅器１２０−１〜１２０−Ｒに供給されるＣＯＮＴＲＯＬ電圧は、レベルシフト回路１６０および差動増幅器１７０を設けない場合（図５に示す場合）に比べ低下する。

その結果、各差増増幅器１２０−１〜１２０−Ｒは、レベルシフト回路１６０および差動増幅器１７０を設けない場合（図５に示す場合）よりも高い電圧からなる出力信号を出力する。

したがって、次段のＷＴＡ回路２００を高速に動作させることができる。

なお、レベルシフト回路１６０および差動増幅器１７０は、差増増幅器１２０−１〜１２０−ＲのＣＯＮＴｉｎ端子に供給するＣＯＮＴＲＯＬ電圧を低下させる「電圧低下回路」を構成する。

［ＷＴＡ回路２００］
図８に示すように、本発明の増幅回路は、ＷＬＡ回路１００と同様、ＷＴＡ回路２００にも適用される。ＷＴＡ回路２００は、ＷＬＡ回路１００からの比較電圧信号ＬＡ１〜ＬＡＲをさらに増幅する。そして、最終決定回路２１０により、一致信号ＭとしてＷｉｎｎｅｒ行に１が出力され、その他のＬｏｓｅｒ行には０が出力される。なお、ＷＴＡ回路２００についても、ＷＬＡ回路１００と同様、図５から図７に示したような変形が可能である。

［シミュレーションによる評価］
本実施形態による連想メモリの性能を回路シミュレーションソフトウェアＨＳＰＩＣＥによって回路シミュレーションで確認した。設計に用いたテクノロジは、０．３５μｍＣＭＯＳであり、１５個の５-ｂｉｔバイナリデータから構成される６４参照データの連想メモリを設計して行なった。回路シミュレーションの結果、本実施形態の連想メモリは、Ｗｉｎｎｅｒを参照データとＷｉｎｎｅｒ距離の広い範囲において高速化かつ低消費電力で見つけることができることが確認された。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の適用範囲は、上記の実施形態に限定されることはない。たとえば上記実施形態では、全並列型連想メモリのパターンマッチング機能を実現するため、本発明の増幅回路をＷＬＡ回路に適用した例について説明したが、本発明の増幅回路を用いたＷＬＡ回路の用途は必ずしも全並列型連想メモリのパターンマッチングに限定されるものではない。たとえばネットワークルータ、コードブックベースデータ圧縮、物体認識、および、人工知能システム、データバンクシステム、インターネットルータ、移動端末（たとえばモバイルビデオ端末など）におけるパターンマッチングに対して広く適用することができる。

Claims

複数の入力電圧を受ける複数の入力ノードと、
前記複数の入力ノードに対応して設けられ、対応する入力ノードの電圧を一方の入力に受ける複数の差動増幅器と、
前記複数の入力電圧のうちの最小または最大電圧に追従する制御電圧を前記複数の差動増幅器の出力から生成し、生成した制御電圧を前記複数の差動増幅器の他方の入力に共通に与える制御回路とを備える増幅回路。
前記制御回路は、
前記複数の差動増幅器に対応して設けられ、対応する差動増幅器の出力をゲートに受け、前記複数の差動増幅器の他方の入力が共通に接続されたノードと第１の電源電圧を受けるノードとの間に並列に接続された複数の第１のＭＯＳトランジスタと、
前記複数の差動増幅器の他方の入力が共通に接続されたノードと第２の電源電圧を受けるノードとの間に接続され所定のバイアス電圧をゲートに受ける第２のＭＯＳトランジスタとを含む、請求の範囲第１項に記載の増幅回路。
前記複数の差動増幅器の他方の入力が共通に接続されたノードに接続された容量をさらに備える、請求の範囲第２項に記載の増幅回路。
前記複数の第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの共通接続ノードと前記複数の差動増幅器の他方の入力の共通接続ノードとの間に設けられたｖｏｌｔａｇｅｆｏｌｌｏｗｅｒ回路をさらに備える、請求の範囲第２項に記載の増幅回路。
前記複数の第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの共通接続ノードと前記複数の差動増幅器の他方の入力の共通接続ノードとの間に設けられ、前記複数の差動増幅器の他方の入力に供給する電圧を低下させる電圧低下回路をさらに備える、請求の範囲第２項に記載の増幅回路。
予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、各比較結果に応じた電流値を有する複数の比較電流信号を生成するメモリアレイ部と、
前記複数の比較電流信号を電圧に変換し増幅するＷＬＡ（ＷｉｎｎｅｒＬｉｎｅ−ｕｐＡｍｐｌｉｆｉｅｒ）回路と、
前記ＷＬＡ回路からの出力をさらに増幅するＷＴＡ（ＷｉｎｎｅｒＴａｋｅＡｌｌ）回路とを備え、
前記ＷＬＡ回路は、
前記複数の比較電流信号に対応して設けられ、対応する比較電流信号を比較電圧信号に変換する複数の電流変圧変換回路と、
前記複数の電流電圧変換回路に対応して設けられ、対応する電流電圧変換回路からの比較電圧信号を一方の入力に受ける複数の差動増幅器と、
前記複数の比較電圧信号のうちの最小または最大電圧に追従する制御電圧を前記複数の差動増幅器の出力から生成し、生成した制御電圧を前記複数の差動増幅器の他方の入力に共通に与える制御回路とを備える連想メモリ。