JPH09213079A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 高速読み出しメモリ領域と大容量メモリ領域
を有する半導体記憶装置において、大容量、小型化、高
速化を可能にする半導体記憶装置を提供する。 【解決手段】 高速読み出しメモリ領域を通常の２値の
セルを用いてＮＯＲ型に構成し、大容量メモリ領域を多
値セルを用いてＮＯＲ型に構成し、これらを混在させて
１チップの半導体記憶装置としている。
を有する半導体記憶装置において、大容量、小型化、高
速化を可能にする半導体記憶装置を提供する。 【解決手段】 高速読み出しメモリ領域を通常の２値の
セルを用いてＮＯＲ型に構成し、大容量メモリ領域を多
値セルを用いてＮＯＲ型に構成し、これらを混在させて
１チップの半導体記憶装置としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に多値セルを有する半導体記憶装置に関する。
関し、特に多値セルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ＯＡ機器の高機能化、低価格化は
めざましいものがあり、ページプリンタの分野において
も、これらに搭載される半導体記憶装置の小型化が進ん
でいる。
めざましいものがあり、ページプリンタの分野において
も、これらに搭載される半導体記憶装置の小型化が進ん
でいる。
【０００３】すなわち、その半導体記憶装置において
は、セルの小型化を可能にするイオン注入プログラム方
式、すなわちＮＡＮＤ型の半導体記憶装置（以下、メモ
リという。）が用いられている。
は、セルの小型化を可能にするイオン注入プログラム方
式、すなわちＮＡＮＤ型の半導体記憶装置（以下、メモ
リという。）が用いられている。
【０００４】図５に、従来のページプリンタのシステム
概略図を示す。システムバスを介して、メモリからのデ
ータ読み出しの制御を行う中央処理装置（ＣＰＵ）、ペ
ージプリンタの印字動作を制御する印字コントローラに
フォントデータを送出する前に、そのフォントデータを
一時的に格納するフォントキャッシュ用ＤＲＡＭ、フォ
ントデータを実際に印字するためにマトリクス状のデー
タに展開するためのプログラムが格納されたプログラム
データ用マスクＲＯＭ、およびフォントデータが格納さ
れたフォントデータ用マスクＲＯＭが接続されている。
概略図を示す。システムバスを介して、メモリからのデ
ータ読み出しの制御を行う中央処理装置（ＣＰＵ）、ペ
ージプリンタの印字動作を制御する印字コントローラに
フォントデータを送出する前に、そのフォントデータを
一時的に格納するフォントキャッシュ用ＤＲＡＭ、フォ
ントデータを実際に印字するためにマトリクス状のデー
タに展開するためのプログラムが格納されたプログラム
データ用マスクＲＯＭ、およびフォントデータが格納さ
れたフォントデータ用マスクＲＯＭが接続されている。
【０００５】ここで、フォントデータ用マスクＲＯＭ
は、データを大容量格納することが重視され、上述のＮ
ＡＮＤ型のメモリが用いられている。これに対し、プロ
グラムデータ用マスクＲＯＭは、プリンタの動作速度を
高速にするために、その読み出し速度も高速化が求めら
れ、また、フォントデータ用マスクＲＯＭに比べ、比較
的小容量でも良いことから、高速読み出しが可能なコン
タクトプログラム方式、すなわちＮＯＲ型のメモリが用
いられている。特開平４−３６３０６２号公報に明記の
とおりである。
は、データを大容量格納することが重視され、上述のＮ
ＡＮＤ型のメモリが用いられている。これに対し、プロ
グラムデータ用マスクＲＯＭは、プリンタの動作速度を
高速にするために、その読み出し速度も高速化が求めら
れ、また、フォントデータ用マスクＲＯＭに比べ、比較
的小容量でも良いことから、高速読み出しが可能なコン
タクトプログラム方式、すなわちＮＯＲ型のメモリが用
いられている。特開平４−３６３０６２号公報に明記の
とおりである。
【０００６】
【発明が解決しようとする課題】従って、従来例では、
フォントデータの大容量化と、プログラムデータの高速
読み出しのために、ＮＡＮＤ型とＮＯＲ型メモリを別個
に設けていたため、これ以上の装置の小型化は困難であ
った。
フォントデータの大容量化と、プログラムデータの高速
読み出しのために、ＮＡＮＤ型とＮＯＲ型メモリを別個
に設けていたため、これ以上の装置の小型化は困難であ
った。
【０００７】一方、近年、多値セルを有するメモリの技
術が開発された。これは、従来のメモリ、すなわち０又
は１の計２ビットのデータしか保持しえなかったセル
（以下、通常セルという）から成るメモリ（以下、通常
メモリという）とは明らかに異なる技術である。すなわ
ち、メモリの有する複数のセルの閾値を複数に異ならせ
て形成し、従って各１セルが計３ビット以上のデータを
保持することが可能なメモリである。
術が開発された。これは、従来のメモリ、すなわち０又
は１の計２ビットのデータしか保持しえなかったセル
（以下、通常セルという）から成るメモリ（以下、通常
メモリという）とは明らかに異なる技術である。すなわ
ち、メモリの有する複数のセルの閾値を複数に異ならせ
て形成し、従って各１セルが計３ビット以上のデータを
保持することが可能なメモリである。
【０００８】そこで、本発明では、この多値セルを用い
て、メモリの大容量化と高速化、さらに小型化を可能に
する半導体記憶装置を提供することを目的とする。
て、メモリの大容量化と高速化、さらに小型化を可能に
する半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】かかる目的のために、本
発明による半導体記憶装置は、１チップに多値セルをＮ
ＯＲ型に配列したメモリ領域と通常セルをＮＯＲ型に配
列したメモリ領域とを有することを特徴とする。
発明による半導体記憶装置は、１チップに多値セルをＮ
ＯＲ型に配列したメモリ領域と通常セルをＮＯＲ型に配
列したメモリ領域とを有することを特徴とする。
【００１０】
【作用】本発明による半導体記憶装置は、多値セルから
なるメモリ領域と通常セルからなるメモリ領域はいずれ
もＮＯＲ型に配置されており、データの高速読み出しが
可能である。また、多値セルを用いているため、少ない
トランジスタ数で大容量のデータを格納することが可能
である。さらに、多値セルを用いることで、トランジス
タ数を大幅に減少させることができ、従って、装置の小
型化も可能である。
なるメモリ領域と通常セルからなるメモリ領域はいずれ
もＮＯＲ型に配置されており、データの高速読み出しが
可能である。また、多値セルを用いているため、少ない
トランジスタ数で大容量のデータを格納することが可能
である。さらに、多値セルを用いることで、トランジス
タ数を大幅に減少させることができ、従って、装置の小
型化も可能である。
【００１１】
【発明の実施の形態】以下に、本発明について図面を参
照して説明する。
照して説明する。
【００１２】図１は、本発明のページプリンタ用半導体
記憶装置である。メモリ領域１、２、８は全てＮＯＲ型
であり、読み出し速度の高速化が可能である。また、メ
モリ領域１は多値セルにより構成されており、大容量、
および装置の小型化が可能である。
記憶装置である。メモリ領域１、２、８は全てＮＯＲ型
であり、読み出し速度の高速化が可能である。また、メ
モリ領域１は多値セルにより構成されており、大容量、
および装置の小型化が可能である。
【００１３】以下、この１チップに形成された半導体記
憶装置の動作について説明する。
憶装置の動作について説明する。
【００１４】まず、チップ外部に存在する図示しないＣ
ＰＵがプログラムデータ用マスクＲＯＭにアクセスする
場合を説明する。なお、プログラムデータ用マスクＲＯ
Ｍは、ここでは通常ＮＯＲ型セル領域２に相当する。こ
のとき、入力端子１２を通してＸアドレスが半導体記憶
装置に入力され、Ｘデコーダ２がそのアドレスをデコー
ドする。そのため、通常メモリである通常ＮＯＲ型セル
領域２の所定アドレスのデータがＹセレクタ５に送出さ
れる。Ｙセレクタ５は、アドレスバスにより半導体記憶
装置に入力されたＹアドレスをデコードしたＹデコーダ
６により制御され、Ｙセレクタ５に送出された複数デー
タのうち所定データのディジット線を選択する。また、
Ｙデコーダ６は、入力されたＹアドレスにより、ＥＮ２
信号を活性化してセンスアンプ２を選択しているので、
Ｙセレクタ５により選択されたデータはセンスアンプ２
で増幅されて、データバスより出力端子１３に出力され
る。
ＰＵがプログラムデータ用マスクＲＯＭにアクセスする
場合を説明する。なお、プログラムデータ用マスクＲＯ
Ｍは、ここでは通常ＮＯＲ型セル領域２に相当する。こ
のとき、入力端子１２を通してＸアドレスが半導体記憶
装置に入力され、Ｘデコーダ２がそのアドレスをデコー
ドする。そのため、通常メモリである通常ＮＯＲ型セル
領域２の所定アドレスのデータがＹセレクタ５に送出さ
れる。Ｙセレクタ５は、アドレスバスにより半導体記憶
装置に入力されたＹアドレスをデコードしたＹデコーダ
６により制御され、Ｙセレクタ５に送出された複数デー
タのうち所定データのディジット線を選択する。また、
Ｙデコーダ６は、入力されたＹアドレスにより、ＥＮ２
信号を活性化してセンスアンプ２を選択しているので、
Ｙセレクタ５により選択されたデータはセンスアンプ２
で増幅されて、データバスより出力端子１３に出力され
る。
【００１５】次に、ＣＰＵがフォントデータ用マスクＲ
ＯＭにアクセスする場合を説明する。なお、フォントデ
ータ用マスクＲＯＭは、ここではＮＯＲ型多値セル領域
１に相当する。このとき、入力端子１２を通してＸアド
レスが半導体記憶装置に入力され、Ｘデコーダ１がその
Ｘアドレスをデコードする。そのため、ＮＯＲ型多値セ
ル領域１の所定アドレスのデータがＹセレクタ５に送出
される。Ｙセレクタ５は、入力されたＹアドレスをデコ
ードしたＹデコーダ６により制御され、Ｙセレクタ５に
送出された複数データのうち所定データのディジット線
を選択する。また、Ｙデコーダ６は、入力されたＹアド
レスにより、ＥＮ１信号を活性化してセンスアンプ１を
選択しているので、Ｙセレクタ５により選択されたデー
タはセンスアンプ１で増幅されて、データバスより出力
端子１３に出力される。しかし、この場合においては、
メモリセルが多値セルであるため、センスアンプ等の動
作は特殊な動作を行う必要がある。
ＯＭにアクセスする場合を説明する。なお、フォントデ
ータ用マスクＲＯＭは、ここではＮＯＲ型多値セル領域
１に相当する。このとき、入力端子１２を通してＸアド
レスが半導体記憶装置に入力され、Ｘデコーダ１がその
Ｘアドレスをデコードする。そのため、ＮＯＲ型多値セ
ル領域１の所定アドレスのデータがＹセレクタ５に送出
される。Ｙセレクタ５は、入力されたＹアドレスをデコ
ードしたＹデコーダ６により制御され、Ｙセレクタ５に
送出された複数データのうち所定データのディジット線
を選択する。また、Ｙデコーダ６は、入力されたＹアド
レスにより、ＥＮ１信号を活性化してセンスアンプ１を
選択しているので、Ｙセレクタ５により選択されたデー
タはセンスアンプ１で増幅されて、データバスより出力
端子１３に出力される。しかし、この場合においては、
メモリセルが多値セルであるため、センスアンプ等の動
作は特殊な動作を行う必要がある。
【００１６】従って、この上述の動作について、図２お
よび図３を参照して、さらに詳細に説明する。
よび図３を参照して、さらに詳細に説明する。
【００１７】まず、図２に、図１のセンスアンプおよび
メモリ領域の具体的構成図を示す。本図において、Ａ
１、Ａ２、…、は多値セルからなるＮＯＲ型多値セル領
域１を示し、Ｂ１、Ｂ２、…、は通常メモリの通常セル
からなる通常ＮＯＲ型セル領域２を示す。Ａ１、Ｂ１か
らなるブロックＢＬ１は、１つのディジット線Ｄ１に接
続され、以下同様にブロックＢＬ２、…、は各々１つの
ディジット線Ｄ２、…、に接続されている。ＤＩＦ１は
接点Ｅ１の電位と電位Ｖref を比較して、例えば接点Ｅ
１の電位より電位Ｖref が大きい場合はロウレベルを出
力し、電位Ｖrefが小さい場合はハイレベルを出力する
比較器である。ＤＩＦ１１、ＤＩＦ１２、ＤＩＦ１３
は、例えば接点Ｆ１１の電位と電位Ｖref を比較して、
接点Ｆ１１の電位より電位Ｖref が大きい場合はロウレ
ベルを出力し、電位Ｖref が小さい場合はハイレベルを
出力する比較器である。また、ＤＩＦ１１、ＤＩＦ１
２、ＤＩＦ１３は、各々、φ１、φ２、φ３信号がハイ
レベルになったときに活性化し比較動作を行い、φ１、
φ２、φ３信号がロウレベルのときは出力はロウレベル
に固定している。さらに、ＶＧ１、ＶＧ２、…、は電
源、例えば接地電位に接続されている。
メモリ領域の具体的構成図を示す。本図において、Ａ
１、Ａ２、…、は多値セルからなるＮＯＲ型多値セル領
域１を示し、Ｂ１、Ｂ２、…、は通常メモリの通常セル
からなる通常ＮＯＲ型セル領域２を示す。Ａ１、Ｂ１か
らなるブロックＢＬ１は、１つのディジット線Ｄ１に接
続され、以下同様にブロックＢＬ２、…、は各々１つの
ディジット線Ｄ２、…、に接続されている。ＤＩＦ１は
接点Ｅ１の電位と電位Ｖref を比較して、例えば接点Ｅ
１の電位より電位Ｖref が大きい場合はロウレベルを出
力し、電位Ｖrefが小さい場合はハイレベルを出力する
比較器である。ＤＩＦ１１、ＤＩＦ１２、ＤＩＦ１３
は、例えば接点Ｆ１１の電位と電位Ｖref を比較して、
接点Ｆ１１の電位より電位Ｖref が大きい場合はロウレ
ベルを出力し、電位Ｖref が小さい場合はハイレベルを
出力する比較器である。また、ＤＩＦ１１、ＤＩＦ１
２、ＤＩＦ１３は、各々、φ１、φ２、φ３信号がハイ
レベルになったときに活性化し比較動作を行い、φ１、
φ２、φ３信号がロウレベルのときは出力はロウレベル
に固定している。さらに、ＶＧ１、ＶＧ２、…、は電
源、例えば接地電位に接続されている。
【００１８】また、ここでは、ＮＯＲ型多値セル領域１
は４値の情報を記憶しうるセルを有するメモリ領域であ
るとする。
は４値の情報を記憶しうるセルを有するメモリ領域であ
るとする。
【００１９】いま、Ｘアドレスが入力され、Ｘデコーダ
１が多値セル領域１のＡ１を選択するとする。このと
き、Ｘデコーダ１によりブロック選択線ＢＳ１１とＶＧ
選択線ＧＳ１１が活性化され、トランジスタＱＢとＱＧ
がＯＮする。次に、Ｙアドレスが入力され、Ｙデコーダ
６によりＹセレクタのＹ１線が活性化され、トランジス
タＱY1がオンする。また、Ｙデコーダ６はＥＮ１線を活
性化し、トランジスタＱE1がオンする。ここで、トラン
ジスタＱE1とＱE2は択一的にオンされ、Ｙセレクタ５の
トランジスタＱY1、ＱY2、…、は択一的にオンされ、１
つのブロックＢＬ内のトランジスタＱＢおよびＱＧも択
一的にオンされるようにＣＰＵによって制御される。従
って、このとき、ディジット線Ｄ１から接点Ｅ１、接点
Ｆ１１を結ぶ導電経路が形成される。
１が多値セル領域１のＡ１を選択するとする。このと
き、Ｘデコーダ１によりブロック選択線ＢＳ１１とＶＧ
選択線ＧＳ１１が活性化され、トランジスタＱＢとＱＧ
がＯＮする。次に、Ｙアドレスが入力され、Ｙデコーダ
６によりＹセレクタのＹ１線が活性化され、トランジス
タＱY1がオンする。また、Ｙデコーダ６はＥＮ１線を活
性化し、トランジスタＱE1がオンする。ここで、トラン
ジスタＱE1とＱE2は択一的にオンされ、Ｙセレクタ５の
トランジスタＱY1、ＱY2、…、は択一的にオンされ、１
つのブロックＢＬ内のトランジスタＱＢおよびＱＧも択
一的にオンされるようにＣＰＵによって制御される。従
って、このとき、ディジット線Ｄ１から接点Ｅ１、接点
Ｆ１１を結ぶ導電経路が形成される。
【００２０】このとき、さらにＸアドレス信号が図３の
ごとく入力される。このＸアドレスは、センスアンプ１
を制御するφ１、φ２、φ３信号を生成するためのもの
である。
ごとく入力される。このＸアドレスは、センスアンプ１
を制御するφ１、φ２、φ３信号を生成するためのもの
である。
【００２１】この信号生成には、例えば、Ｙデコーダの
ないメモリを使用することが考えられる。すなわち、一
つのＸアドレスにより、一本のワード線が選択されたと
き、ここでは３つのメモリセルが活性化される。そし
て、それらに対応する３本のビット線に現れたデータ
は、センスアンプによって増幅されたのち、各々φ１、
φ２、φ３信号として出力される。
ないメモリを使用することが考えられる。すなわち、一
つのＸアドレスにより、一本のワード線が選択されたと
き、ここでは３つのメモリセルが活性化される。そし
て、それらに対応する３本のビット線に現れたデータ
は、センスアンプによって増幅されたのち、各々φ１、
φ２、φ３信号として出力される。
【００２２】このようなメモリを使用すれば、通常ＮＯ
Ｒ型セル領域８のＸアドレス（Ｄ１、Ｄ２、Ｄ３、Ｄ
４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９）に対応したメモリ
セルのうち、φ１信号を出力するビット線に接続された
メモリセルに（１、１、１、０、０、０、０、０、０）
を、φ２信号を出力するビット線に接続されたメモリセ
ルに（０、０、０、１、１、１、０、０、０）を、φ３
信号を出力するビット線に接続されたメモリセルに
（０、０、０、０、０、０、１、１、１）を記憶させて
おき、ＸアドレスをＡ１から順にＡ９まで入力すること
で図３のような波形図が得られる。従って、このような
メモリを使用すれば、装置製造時における設定により任
意のパルス幅を有するパルス信号を発生できる。
Ｒ型セル領域８のＸアドレス（Ｄ１、Ｄ２、Ｄ３、Ｄ
４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９）に対応したメモリ
セルのうち、φ１信号を出力するビット線に接続された
メモリセルに（１、１、１、０、０、０、０、０、０）
を、φ２信号を出力するビット線に接続されたメモリセ
ルに（０、０、０、１、１、１、０、０、０）を、φ３
信号を出力するビット線に接続されたメモリセルに
（０、０、０、０、０、０、１、１、１）を記憶させて
おき、ＸアドレスをＡ１から順にＡ９まで入力すること
で図３のような波形図が得られる。従って、このような
メモリを使用すれば、装置製造時における設定により任
意のパルス幅を有するパルス信号を発生できる。
【００２３】また、φ１、φ２、φ３信号が変化するに
伴い、電圧変換回路１４は、多値セルのゲートに接続さ
れたＷA 線の電圧を図３の如く変化させる。
伴い、電圧変換回路１４は、多値セルのゲートに接続さ
れたＷA 線の電圧を図３の如く変化させる。
【００２４】従って、多値セルの閾値電圧ＶTMが、図３
に示すＶT0〜ＶT3のいずれかより微少電位αだけ大きい
値に設定されているとき、図３のＷA 線の電位変化、い
わばスキャンすることにより、多値セルに設定された閾
値電圧を検知できる。これは、図４の表に示すように、
閾値電圧ＶTMが、４通りの場合に、各比較器がＤ21、Ｄ
22、Ｄ23線上に出力する信号は、各々の閾値に対応して
１通り、すなわち計４通りしかないからである。信号変
換器１５は、Ｄ21、Ｄ22、Ｄ23線のデータを変換し、図
４に示すデータをＤＡ1 、ＤＡ2 線に出力する。このＤ
Ａ1 、ＤＡ2 線に出力されたデータは、データバスを通
して出力端子１３に出力される。
に示すＶT0〜ＶT3のいずれかより微少電位αだけ大きい
値に設定されているとき、図３のＷA 線の電位変化、い
わばスキャンすることにより、多値セルに設定された閾
値電圧を検知できる。これは、図４の表に示すように、
閾値電圧ＶTMが、４通りの場合に、各比較器がＤ21、Ｄ
22、Ｄ23線上に出力する信号は、各々の閾値に対応して
１通り、すなわち計４通りしかないからである。信号変
換器１５は、Ｄ21、Ｄ22、Ｄ23線のデータを変換し、図
４に示すデータをＤＡ1 、ＤＡ2 線に出力する。このＤ
Ａ1 、ＤＡ2 線に出力されたデータは、データバスを通
して出力端子１３に出力される。
【００２５】以上の実施例において、通常メモリはマス
クＲＯＭとしたが、ＥＰＲＯＭ（電気的に書き込み可能
な記憶装置）、ＥＥＰＲＯＭ（電気的に書き込み、消去
可能な記憶装置）としてもよい。また、多値セルは４値
のデータを記憶しているとしたが、３値以上であれば、
本願発明の目的は達成できる。
クＲＯＭとしたが、ＥＰＲＯＭ（電気的に書き込み可能
な記憶装置）、ＥＥＰＲＯＭ（電気的に書き込み、消去
可能な記憶装置）としてもよい。また、多値セルは４値
のデータを記憶しているとしたが、３値以上であれば、
本願発明の目的は達成できる。
【図１】本発明の実施例を示す半導体記憶装置のブロッ
ク図である。
ク図である。
【図２】本発明の実施例のセンスアンプ部およびメモリ
部の回路図である。
部の回路図である。
【図３】本発明の実施例のセンスアンプ部等の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図４】本発明の信号変換器の信号変換表である。
【図５】従来例のページプリンタのシステム概略図であ
る。
る。
１ ＮＯＲ型多値セル領域 ２ 通常ＮＯＲ型セル領域 ３ Ｘデコーダ１ ４ Ｘデコーダ２ ５ Ｙセレクタ ６ Ｙデコーダ１ ７ Ｘデコーダ３ ８ 通常ＮＯＲ型セル領域 ９ センスアンプ３ １０ センスアンプ１ １１ センスアンプ２ １２ 入力端子 １３ 出力端子 １４ 電圧変換回路 １５ 信号変換器
Claims (5)
- 【請求項１】 １チップに多値セルをＮＯＲ型に配列し
たメモリ領域と通常セルをＮＯＲ型に配列したメモリ領
域とを有することを特徴とする半導体記憶装置。 - 【請求項２】 多値セルのソース又はドレインの一方に
ソース又はドレインの一方が接続された第１のトランジ
スタと、前記多値セルのソース又はドレインの他方にソ
ース又はドレインの一方が接続された第２のトランジス
タと、通常セルのソース又はドレインの一方にソース又
はドレインの一方が接続され、前記第１のトランジスタ
のソース又はドレインの他方にソース又はドレインの他
方が接続された第３のトランジスタと、前記通常セルの
ソース又はドレインの他方にソース又はドレインの一方
が接続され、前記第２のトランジスタのソース又はドレ
インの他方にソース又はドレインの他方が接続された第
４のトランジスタと、前記第２のトランジスタのソース
又はドレインの前記他方に接続された定電源と、前記第
１のトランジスタのソース又はドレインの前記他方に接
続されたディジット線とを有し、 前記多値セルのデータを前記ディジット線に読み出す際
には前記第１および第２のトランジスタが活性化されて
導通し、前記通常セルのデータを前記ディジット線に読
み出す際には前記第３および第４のトランジスタが活性
化されて導通することを特徴とする半導体記憶装置。 - 【請求項３】 ゲート手段を介してディジット線に接続
された多値セルと、多値セルのゲート電圧を変化させる
電圧変換手段と、それぞれが第１および第２の入力端を
備え、前記第１の入力端に基準電圧が印加され、前記第
２の入力端が各々共通に前記ディジット線に接続され、
前記第１および第２の入力端の電圧を比較してその結果
を出力する複数の比較器と、前記複数の比較器の出力結
果を受け、前記出力結果を変換して対応する所定ビット
のデータに変換する信号変換器とを有し、 前記多値セルのデータを読み出す際には、前記ゲート手
段はディジット線と前記多値セルとを電気的に接続し、
前記電圧変換手段は、順次前記ゲート電圧を変化させ、
前記複数の比較器は前記ゲート電圧の変化毎に順次択一
的に活性化して比較動作を行うことを特徴とする半導体
記憶装置。 - 【請求項４】 第１の多値セルのソース・ドレイン路が
第１のゲート手段を介して第１のディジット線に接続さ
れ、第１の通常セルのソース・ドレイン路が第２のゲー
ト手段を介して前記第１のディジット線に接続された第
１のメモリブロックと、第２の多値セルのソース・ドレ
イン路が第３のゲート手段を介して第２のディジット線
に接続され、第２の通常セルのソース・ドレイン路が第
４のゲート手段を介して前記第２のディジット線に接続
された第２のメモリブロックと、前記第１、第２のディ
ジット線の一方を選択するセレクタとを有し、 前記第１のメモリブロックの前記第１の多値セルのデー
タを読み出す場合には、前記第１のゲート手段が前記第
１の多値セルのソース・ドレイン路を前記第１のディジ
ット線に電気的に接続し、前記セレクタは前記第１のデ
ィジット線を選択して前記第１のディジット線上のデー
タを出力し、前記第１のメモリブロックの前記第１の通
常セルのデータを読み出す場合には、前記第２のゲート
手段が前記第１の通常セルのソース・ドレイン路を前記
第１のディジット線に電気的に接続し、前記セレクタは
前記第１のディジット線を選択して前記第１のディジッ
ト線上のデータを出力し、前記第２のメモリブロックの
前記第２の多値セルのデータを読み出す場合には、前記
第３のゲート手段が前記第２の多値セルのソース・ドレ
イン路を前記第２のディジット線に電気的に接続し、前
記セレクタは前記第２のディジット線を選択して前記第
２のディジット線上のデータを出力し、前記第２のメモ
リブロックの前記第２の通常セルのデータを読み出す場
合には、前記第４のゲート手段が前記第２の通常セルの
ソース・ドレイン路を前記第２のディジット線に電気的
に接続し、前記セレクタは前記第２のディジット線を選
択して前記第２のディジット線上のデータを出力するこ
とを特徴とする半導体記憶装置。 - 【請求項５】 複数のメモリセルと、前記複数のメモリ
セルに対応してそれぞれ設けられた複数のワード線と、
前記複数のメモリセルに対応してそれぞれ設けられた複
数のビット線と、前記複数のワード線のうち所定のアド
レスに対応するワード線を選択するデコーダとを有し、 前記デコーダにより選択されたワード線に接続された複
数のメモリセルに対応するビット線上のデータを並列デ
ータとして出力し、前記アドレスを順次更新することで
所定のパルス幅を有する複数の信号を同時に生成するパ
ルス信号発生回路。
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