ITVA20070042A1 - Metodo di gestione di un dispositivo di memoria e relativo dispositivo di memoria - Google Patents

Metodo di gestione di un dispositivo di memoria e relativo dispositivo di memoria Download PDF

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Description

"METODO DI GESTIONE DI UN DISPOSITIVO DI MEMORIA E RELATIVO DISPOSITIVO DI MEMORIA"
Questa invenzione concerne in generale le memorie a semiconduttore e più in particolare un metodo di gestione di una memoria con celle a tre o più livelli e un relativo dispositivo di memoria.
Le memorie multi-livello hanno celle che possono assumere più di due stati logici e possono quindi memorizzare l' informazione relativa a più di 1 bit.
Un dispositivo di memoria multi-livello che occupa un’area di silicio di poco maggiore delle memorie a quattro livelli di pari capacità è descritto nella domanda di brevetto italiana VA2006A000065 a nome della stessa richiedente. Esso comprende celle a tre livelli in cui ciascuna coppia di celle è destinata a memorizzare una stringa di tre bit e comprende inoltre un circuito di codifica ed un circuito di decodifica per convertire rispettivamente in fase di scrittura le stringhe di tre bit da memorizzare in stringhe di due valori ternari da scrivere in rispettive coppie di celle a tre livelli, e viceversa in fase di lettura.
Dato che gli stati possibili per le celle sono al più tre, le relative distribuzioni delle soglie di lettura potranno essere relativamente lontane dai livelli di tensione ai quali i noti fenomeni del “ read disturb ” e della “ ritenzione illustrati in dettaglio nella domanda di brevetto italiana VA2006A000065 a nome della stessa richiedente, sono più accentuati.
Un metodo di gestione che ovvia ai problemi causati da eventuali cadute di tensione che dovessero verificarsi in fase di programmazione e che rende il dispositivo di memoria compatibile con le memorie a due bit per cella è divulgato nella domanda di brevetto italiana VA2006A000065 a nome della stessa richiedente. Ogni cella può assumere uno di tre possibili valori logici, con il vantaggio di mantenere un’occupazione d’area inferiore ad una memoria a singolo bit per cella e con un numero minore di distribuzioni rispetto ad una memoria a 2 bit per cella. Di conseguenza non è indispensabile l’uso di codici a correzione d’errore per garantire una determinata affidabilità, e ciò evita le limitazioni in termini di “èri manipulatiorf.
Un’architettura del dispositivo di memoria è schematicamente illustrata in Figura 1. L’elemento base di matrice di una memoria FLASH è la word, che tipicamente è composta da 16 bit. Per memorizzare 16 bit, secondo lo schema di raggruppamento illustrato in Figura 2, sono necessarie 5 coppie di celle a tre livelli più un ultimo bit, che viene memorizzato in un’undicesima cella destinata ad un singolo bit. In pratica, quest’ultima cella potrà assumere solo 2 dei 3 livelli possibili.
Un qualsiasi tecnico esperto riconoscerà immediatamente che non è necessario che il singolo bit memorizzato nella cella a tre livelli sia il bit più significativo o meno significativo, ma potrà essere un qualsiasi altro bit della word. Facendo riferimento allo schema di Figura 2, se per esempio il bit 9 fosse memorizzato in una sola cella a tre livelli, allora i bit da 0 a 8 sarebbero raggruppati in tre teme come illustrato in Figura 2, mentre le rimanenti due teme di bit sarebbero A, B, C e D, E, F e sarebbero memorizzate in rispettive coppie di celle a tre livelli.
Il dispositivo di memoria mostrato in Figura 1 ha uno schieramento di sense amplifìer S.A. identici, ciascuno associato ad una rispettiva cella a tre livelli della word da leggere e generante due bit MSB, LSB rappresentanti il livello di programmazione della cella, ad esempio secondo lo schema di codifica della Figura 3. Rispetto ad un dispositivo classico, il dispositivo di memoria, nella forma esemplificativa di realizzazione di Figura 1, ha, per ogni word che compone una pagina da leggere, uno schieramento di cinque circuiti logici identici di decodifica ML SENSE LOGIC ciascuno associato ad una rispettiva coppia di celle a tre livelli, più un altro circuito logico di decodifica SL SENSE LOGIC associato a quella cella a tre livelli destinata a memorizzare un solo bit. Ciascun circuito ML SENSE LOGIC riceve in ingresso due coppie di bit rappresentative generate da un rispettivo sense amplifìer di una coppia di celle a tre livelli e genera una corrispondente terna di bit OUT2, OUT1, OUTO, come illustrato in Figura 4. Una possibile forma di realizzazione del circuito logico ML SENSE LOGIC è mostrata in Figura 5, che è di per sé chiara ad un qualsiasi tecnico esperto e non verrà illustrata ulteriormente.
Il circuito logico di decodifica SL SENSE LOGIC, come mostrato in Figura 6, è essenzialmente composto da una linea che trasferisce in uscita il bit meno significativo LSB della coppia di bit MSB, LSB. Ciò accade perché si è convenuto di codificare i due livelli del bit da memorizzare nei livelli A e B della cella a tre livelli, lasciando inutilizzato il terzo livello C. Qualora si codificassero i due livelli del bit da memorizzare nei livelli A e C della cella a tre livelli, il circuito logico di decodifica SL SENSE LOGIC trasferirebbe in uscita il bit più significativo MSB.
L’operazione di lettura sarà effettuata leggendo coppie di celle a tre livelli e decodificando i livelli ternari letti in stringhe di tre bit, secondo la codifica mostrata in Figura 4. L’operazione di programmazione sarà invece preceduta da un’operazione di codifica per trasformare terne di bit da scrivere in memoria in coppie di livelli ternari da programmare nelle celle.
L’elemento base della matrice di una memoria flash NOR è la word (16 bit), che è la quantità massima d’informazione che l’utente può leggere e programmare contemporaneamente. In realtà le memorie più evolute sono in grado di leggere contemporaneamente più di una word, tipicamente 4, 8 o 16 (questa quantità d’informazione viene definita "pagina"), mediante le operazioni di:
• lettura page mode , che consiste nel leggere le word all’interno di una pagina con un tempo di accesso più breve rispetto ad un primo accesso effettuato all’interno della medesima pagina;
• lettura burst mode , che consiste in una lettura sequenziale delle celle di memoria dello schieramento a partire da un indirizzo iniziale.
Entrambe le modalità di lettura sono possibili solo mediante una struttura di sensing in grado di leggere e tenere memorizzato il contenuto di un’intera pagina del dispositivo (in burst mode serve per poter sostenere frequenze di lettura sincrone superiori al tempo d’accesso interno del dispositivo).
Il modo più semplice per realizzare una memoria flash NOR basata su celle tri-livello è quello di costruire i 16 bit di ogni word come composizione di 5 terne di bit (10 celle di matrice tri-livello, associate logicamente a coppie) più un’undicesima cella destinata a memorizzare un singolo bit che potrà assumere solo 2 dei 3 livelli possibili. Se ogni pagina ha k word, la struttura di lettura sarà costituita da k* 11 elementi di sensing.
Lo svantaggio dell’utilizzo di 1 cella singolo bit ogni 11 è di causare una perdita di efficienza in termini di occupazione d’area di matrice. Definita la densità d’informazione come il rapporto tra numero di bit memorizzati e numero di celle impiegate, essa è di 16 bit / 11 celle = 1.4545 bit/cella se si tiene conto del numero di celle (16) di ciascuna word del dispositivo contro quella teoricamente possibile calcolata su due celle tri-livello (3 bit / 2 celle = 1.5 bit/cella).
E stato trovato un metodo di gestione di una memoria con celle a k livelli e un relativo dispositivo di memoria con celle a k livelli. Stringhe di N bit da memorizzare sono codificate in corrispondenti stringhe a k livelli composte da C simboli, e tali stringhe a k livelli sono memorizzate in corrispondenti gruppi di C celle di memoria. In generale, il numero di bit di una word non sarà un multiplo intero di C, per cui ci sarà uno o più bit rimanenti.
Secondo l'invenzione, il bit o i bit rimanenti della word sono memorizzati, insieme ai corrispondenti bit rimanenti di altre word della stessa pagina, in un rispettivo gruppo di C celle a k livelli.
Secondo una forma di realizzazione, questa invenzione fornisce un metodo di gestione di una memoria con celle tri-livello e un relativo dispositivo trilivello che ha una densità di informazione aumentata rispetto ai dispositivi tri-livello noti. Questo risultato viene raggiunto raggruppando in teme i bit di ciascuna word di 16 bit, e raggruppando in teme i bit rimanenti delle word che compongono la stessa pagina, da memorizzare in rispettive coppie di celle a tre livelli.
Il metodo dell'invenzione può essere applicato al caso in cui le celle di memoria possano assumere più di tre livelli, anche se non è garantita la bit manipulation. Per esempio, nel caso di memorie aventi celle a sei livelli, è possibile raggruppare i bit di ciascuna word in cinquine e memorizzare ciascuna cinquina in una rispettiva coppia di celle a sei livelli.
Nel caso di word composte di 16 bit, anche in questo caso si avrebbe un bit rimanente, che viene convenientemente raggruppato con il bit rimanente di altre quattro word in una cinquina da memorizzare in una rispettiva coppia di celle a sei livelli.
L'invenzione è definita nelle annesse rivendicazioni.
La Figura 1 mostra un’architettura di un dispositivo di memoria dell’invenzione in cui i dati memorizzati in celle a tre livelli sono letti in word di sedici bit.
La Figura 2 mostra un esempio di codifica di una word composta da 16 bit in undici celle a tre livelli.
La Figura 3 illustra un esempio di decodifica dei livelli di programmazione di una cella a tre livelli in una coppia di bit MSB, LSB.
La Figura 4 illustra come decodificare una tema di bit memorizzata in una rispettiva coppia di celle a tre livelli;
La Figura 5 illustra una possibile architettura di un circuito logico di decodifica in lettura che implementa lo schema di decodifica di Figura 4.
La Figura 6 illustra un esempio di decodifica dei livelli di programmazione di una cella a tre livelli destinata a memorizzare solo un bit e l’architettura di un relativo circuito di decodifica.
La Figura 7 mostra come raggruppare i bit rimanenti di word di una stessa pagina in teme da memorizzare in rispettive coppie di celle a tre livelli. La Figura 8 mostra come raggruppare i bit di una stessa word in cinquine da memorizzare in rispettive coppie di celle a sei livelli.
Come mostrato in Figura 7, è possibile ridurre ulteriormente l'area di silicio occupata dallo schieramento di celle raggruppando in terne i bit di ciascuna word, e raggruppando il bit rimanente di ciascuna word con i bit rimanenti di altre word così da formare teme da memorizzare in rispettive coppie di celle a tre livelli.
Il vantaggio di questa soluzione consiste nel fatto che per memorizzare tre bit rimanenti bastano due sole celle a tre livelli, e non tre celle a tre livelli come nei dispositivi noti. In questo modo il numero di celle necessarie per memorizzare l’informazione di una pagina di k word passa da k*ll a k* 16/1.5 (arrotondato all’intero superiore). Ad esempio:
• k=4: nella memoria tri-livello nota sono necessarie 44 celle/pagina, mentre nella memoria tri-livello proposta bastano 43 celle/pagina; • k=8: nella memoria tri-livello nota sono necessarie 88 celle/pagina, mentre nella memoria tri-livello proposta bastano 86 celle/pagina; • k=16: nella memoria tri-livello nota sono necessarie 176 celle/pagina, mentre nella memoria tri-livello proposta bastano 171 celle/pagina. Con il metodo di gestione di una memoria tri-livello proposto si riduce l’area di silicio occupata di:
Diversamente dal dispositivo di memoria divulgato nella citata domanda di brevetto VA2006A000065, il bit rimanente della word non viene decodificato mediante il circuito di Figura 6, ma con il circuito di Figura 4 insieme a due bit rimanenti di altre due word.
Secondo un'altra forma di realizzazione del metodo dell'invenzione, applicabile a memorie aventi celle a sei livelli, i bit di ciascuna word sono raggruppati in cinquine e ciascuna cinquina è memorizzata in una rispettiva coppia di celle a sei livelli, come schematicamente illustrato in Figura 8.
Anche in questo caso ci sono degli stati della coppia di celle che non sono utilizzati, ma essi sono molto meno numerosi degli stati utilizzati.
I bit di ciascuna word sono raggruppati in cinquine e, come per le memorie a tre livelli, c'è un bit rimanente. Secondo una forma di realizzazione dell'invenzione, il bit rimanente di ciascuna word è raggruppato in una cinquina insieme a quattro bit rimanenti di altre word della stessa pagina e tale cinquina è memorizzata in una rispettiva coppia di celle a sei livelli.
Come apparirà evidente a qualsiasi tecnico esperto, il metodo esposto può essere generalizzato facilmente ad una memoria avente celle che possono assumere uno tra k livelli diversi raggruppando le celle in insiemi di C celle e memorizzando in ciascuna C-upla di celle un numero N di bit dato dalla seguente formula:
in cui la funzione int[.] fornisce il numero intero ottenuto troncando il suo argomento. Il numero di celle C dovrà essere scelto in modo da ridurre il numero di stati non utilizzati, dato da
Se N non è un fattore intero del numero di bit (16) di una word, in ciascuna word ci sarà uno o più bit rimanenti. Sulla falsariga di quanto illustrato in precedenza facendo riferimento al caso di celle a tre livelli, tali bit rimanenti delle word di ciascuna pagina saranno convenientemente raggruppati in insiemi N di bit da memorizzare in rispettive C-uple di celle a k livelli. In questo caso generale, i circuiti di codifica e decodifica della memoria dovranno convertire stringhe di N bit in stringhe a ^-livelli e viceversa utilizzando un opportuno codice. La tecnica esposta permette di simulare il funzionamento di una memoria con celle a 2<Z>livelli utilizzando una memoria con celle ad un numero di livelli k inferiore a 2<Z>. Ciò risulta particolarmente utile quando, per motivi tecnologici, non è possibile realizzare celle a 2<Z>livelli ma si è in grado di produrre memorie con celle a k livelli, con

Claims (10)

  1. RIVENDICAZIONI 1. Dispositivo di memoria comprendente un array di celle ad un numero k di livelli singolarmente indirizzabili, con k diverso da una potenza di due, organizzate in pagine di un numero prestabilito di word ciascuna destinata a memorizzare una stringa di un primo numero di bit, comprendente: un circuito di codifica che riceve in ingresso stringhe di Vbit da memorizzare e genera corrispondenti stringhe a k livelli secondo un codice prestabilito; un circuito di programmazione che riceve in ingresso dette stringhe a k livelli e le memorizza in rispettivi gruppi di C celle a k livelli; un circuito di lettura di dati memorizzati in gruppi di C celle a k livelli, generante corrispondenti stringhe a k livelli; un circuito di decodifica in lettura che riceve in ingresso stringhe a k livelli lette da detti gruppi di C celle a k livelli e genera secondo detto codice prestabilito corrispondenti V-uple di bit lette dalla memoria; dette word di ciascuna pagina essendo raggruppate in gruppi di un numero prestabilito di word, ciascuna word essendo composta da un certo numero di gruppi di C celle a k livelli, il bit o i bit rimanenti della word essendo memorizzati, insieme ai corrispondenti bit rimanenti di altre word della stessa pagina, in un rispettivo gruppo di C celle a k livelli.
  2. 2. Il dispositivo di memoria della rivendicazione 1, in cui dette celle sono a tre livelli, ciascuna word è destinata a memorizzare una stringa di sedici bit, il circuito di codifica riceve in ingresso stringhe di tre bit da memorizzare e genera corrispondenti stringhe ternarie secondo un codice prestabilito, il circuito di programmazione riceve in ingresso dette stringhe ternarie e le memorizza in rispettive coppie di celle a tre livelli, il circuito di lettura legge dati memorizzati in coppie di celle a tre livelli e genera stringhe ternarie, il circuito di decodifica in lettura riceve in ingresso stringhe ternarie lette da dette coppie di celle a tre livelli e genera secondo detto codice prestabilito corrispondenti stringhe di tre bit lette dalla memoria, dette word di ciascuna pagina sono raggruppate in terne, ciascuna word essendo composta da cinque coppie di celle a tre livelli per memorizzare quindici bit, il bit rimanente della word essendo memorizzato, insieme al corrispondente bit rimanente di altre due word della stessa pagina, in una rispettiva coppia di celle a tre livelli.
  3. 3. Il dispositivo di memoria della rivendicazione 2, in cui detto bit rimanente è il bit più significativo oppure meno significativo.
  4. 4. Il dispositivo della rivendicazione da 1 a 3, in cui detto array di celle è organizzato secondo un’architettura di tipo flash NOR.
  5. 5. Il dispositivo di memoria della rivendicazione 1, comprendente un array di celle a sei livelli singolarmente indirizzabili, organizzate in pagine di un numero prestabilito di word ciascuna destinata a memorizzare una stringa di sedici bit, un circuito di codifica che riceve in ingresso stringhe di cinque bit da memorizzare e genera corrispondenti stringhe senarie secondo un codice prestabilito, un circuito di programmazione che riceve in ingresso dette stringhe senarie e le memorizza in rispettive coppie di celle a sei livelli, un circuito di lettura di dati memorizzati in coppie di celle a sei livelli, generante stringhe senarie, un circuito di decodifica in lettura che riceve in ingresso stringhe senarie lette da dette coppie di celle a sei livelli e genera secondo detto codice prestabilito corrispondenti stringhe di cinque bit lette dalla memoria.
  6. 6. Il dispositivo della rivendicazione 5, in cui dette word di ciascuna pagina essendo raggruppate in cinquine, ciascuna word essendo composta da tre cinquine di celle a sei livelli per memorizzare quindici bit, il bit rimanente della word essendo memorizzato, insieme ai corrispondenti bit rimanente di altre quattro word della stessa pagina, in una rispettiva coppia di celle a sei livelli.
  7. 7. Metodo di gestione di una memoria che include celle ad un numero k di livelli singolarmente indirizzabili, con k diverso da una potenza di due, comprendente le operazioni di: memorizzare stringhe di N bit codificandole in corrispondenti stringhe a k livelli secondo un codice prestabilito, e scrivendo ciascuna di dette stringhe a k livelli ciascuna in una rispettiva C-upla di celle a k livelli fornendo impulsi di programmazione a detta C-uple di celle a k livelli; leggere stringhe di N bit dalla memoria leggendo rispettive stringhe a k livelli scritte in rispettive C-uple di celle a k livelli e decodificando ciascuna stringa a k livelli letta in una corrispondente stringa di Nbit secondo detto codice prestabilito; in cui le celle di detta memoria sono organizzate in pagine di un numero prestabilito di word, comprendente le operazioni di: memorizzare un certo numero di stringhe a k livelli in rispettive C-uple di celle a k livelli; memorizzare il bit o i bit rimanenti di detta word e i corrispondenti bit rimanenti di altre word di detta pagina in una rispettiva C-upla di celle a k livelli.
  8. 8. Il metodo di gestione della rivendicazione 7, in cui detta memoria include celle a tre livelli singolarmente indirizzabili, il metodo comprendendo le operazioni di: memorizzare stringhe di tre bit codificandole in corrispondenti stringhe ternarie secondo un codice prestabilito, e scrivendo ciascuna di dette stringhe ternarie in una rispettiva coppia di celle a tre livelli fornendo impulsi di programmazione a detta coppia di celle a tre livelli; leggere stringhe di tre bit dalla memoria leggendo rispettive stringhe ternarie scritte in rispettive coppie di celle a tre livelli e decodificando ciascuna stringa ternaria letta in una corrispondente stringa di tre bit secondo detto codice prestabilito; le celle di detta memoria sono organizzate in pagine di un numero prestabilito di word ciascuna destinata a memorizzare una stringa di sedici bit, il metodo comprendendo le operazioni di: memorizzare cinque terne di bit di ciascuna word in rispettive cinque coppie di celle a tre livelli; memorizzare il bit rimanente di detta word e i corrispondenti bit rimanenti di altre due word di detta pagina in una rispettiva coppia di celle a tre livelli.
  9. 9. Il metodo di gestione della rivendicazione 7, in cui detta memoria include celle a sei livelli singolarmente indirizzabili, il metodo comprendendo le operazioni di: memorizzare stringhe di cinque bit codificandole in corrispondenti stringhe senarie secondo un codice prestabilito, e scrivendo ciascuna di dette stringhe senarie in una rispettiva coppia di celle a sei livelli fornendo impulsi di programmazione a detta coppia di celle a sei livelli; leggere stringhe di cinque bit dalla memoria leggendo rispettive stringhe senarie scritte in rispettive coppie di celle a sei livelli e decodificando ciascuna stringa senaria letta in una corrispondente stringa di cinque bit secondo detto codice prestabilito.
  10. 10. Il metodo della rivendicazione 9, in cui le celle di detta memoria sono organizzate in pagine di un numero prestabilito di word ciascuna destinata a memorizzare una stringa di sedici bit, comprendente le operazioni di: memorizzare tre cinquine di bit di ciascuna word in rispettive coppie di celle a sei livelli; memorizzare il bit rimanente di detta word e i corrispondenti bit rimanenti di altre quattro word di detta pagina in una rispettiva coppia di celle a sei livelli.
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