JP3312574B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＯＲ型のセルア
レイ構造を有する多値のマスクＲＯＭ、又は、ＮＯＲ型
のセルアレイ構造を有する多値のフラッシュＲＯＭから
なる半導体記憶装置に関する。

【０００２】

【従来の技術】半導体の微細化技術の進展に伴いＲＯＭ
の容量も大きくなってきているが、更なる大容量化の一
手段として、メモリセルトランジスタの閾値電圧を３通
り以上に変えることにより、１つのメモリセルトランジ
スタに１ビット以上のデータを記憶させる、いわゆる
「多値ＲＯＭ」が知られている。

【０００３】この多値ＲＯＭは、例えばマスクＲＯＭの
場合、特開平５−４７１８８号公報に記されているよう
に、ＲＯＭコード書き込みのためのイオン注入を複数回
行いそれぞれのイオン注入濃度を変化させることで、３
通り以上の閾値電圧の設定が実現される。また、例えば
フラッシュＲＯＭの場合、特開昭６２−２５７６９９号
公報に記されているように、フローティングゲートに注
入される電荷量を制御することで同様に３通り以上の閾
値電圧の設定が実現される。

【０００４】通常、半導体製品で扱うデータはビット単
位であるため、上述のどちらの公報においても、１つの
メモリセルトランジスタに２ビットのデータを納める方
法として、閾値電圧をＶｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３
の４種類に設定した場合の読み出し方法を例示してい
る。

【０００５】ここで、特開昭６２−２５７６９９号公報
に記されている２ビットのデータの読み出しについて説
明する。図８に同公報に記されている多値記憶半導体回
路のブロック図を示し、図９にデータ読み出し時におけ
る制御回路８４０の動作タイミングチャートを示す。

【０００６】図８、図９に示されるように、ＮＯＲ回路
８５０から制御回路８４０の端子ＳｔにＨｉｇｈレベル
信号の入力があると（図９の（ａ））、制御回路の動作
が開始され、端子Ｖｃの出力を三段階に順次上昇させる
とともに（図９の（ｂ））、各段階毎にクロックタイミ
ングをＣＫ３、ＣＫ２、ＣＫ１の順序で出力し（図９の
（ｃ）、（ｄ）、（ｅ））、これら一連の動作実行後に
データ変換回路のゲート端子Ｇに出力要求信号を出力す
る（図９の（ｆ））。

【０００７】この際、端子Ｖｃからの出力である階段状
のゲート電圧の印加期間は、各段階でのデータ出力がな
されるのに充分な期間Ｔであり、またそのゲート電圧Ｖ
ｂ１、Ｖｂ２、Ｖｂ３は、それぞれ設定される４種類の
閾値電圧Ｖｔ０〜Ｖｔ１、Ｖｔ１〜Ｖｔ２、Ｖｔ２〜Ｖ
ｔ３の間に設定されている。

【０００８】従ってＶｂ１、Ｖｂ２、Ｖｂ３各段階での
メモリセルトランジスタの出力を一時的に記憶し、全て
の段階に対するセルの出力の組み合わせとした時に初め
て１つのメモリセルトランジスタに記憶された４値状態
が判明する。

【０００９】このメモリセルトランジスタの各段階での
出力をラッチするのが、図８に示されるラッチ回路８２
２、８２４及び８２６であり、電位Ｖｂ１に同期してラ
ッチ回路８２２を作動させ、電位Ｖｂ２に同期してラッ
チ回路８２４を作動させ、電位Ｖｂ３に同期してラッチ
回路８２６を作動させるために、クロックタイミングＣ
Ｋ１、ＣＫ２及びＣＫ３を所定位相差で出力する。

【００１０】以上、特開昭６２−２５７６９９号公報の
記載に基づいて説明したが、マスクＲＯＭで４種類の閾
値電圧を定義した場合でも全く同様にして読み出すこと
ができる。

【００１１】また、図１０に、従来使用されているゲー
ト電圧発生回路の一例として、Ｖｂ１の発生回路を示
す。この回路は、Ｐ型トランジスタ８７１とＮ型トラン
ジスタ８７２とを有する基準電圧発生回路部８７０と、
Ｐ型トランジスタ８８１、８８２及び８８６と、Ｎ型ト
ランジスタ８８３、８８４及び８８５とを有する駆動回
路部８８０とからなる。基準電圧発生回路部８７０のＮ
型トランジスタ８７２の閾値はＶｔ０に設定されてお
り、このＰ型トランジスタ８７１の能力を調整すること
で接点Ａに閾値Ｖｔ０近傍の電圧を発生させる。

【００１２】この閾値Ｖｔ０近傍の電圧を受けた駆動回
路８８０は、Ｖｔ０よりも任意の割合（（Ｒ１＋Ｒ２）
／Ｒ２）で大きな電圧Ｖｂ１を発生させることができ
る。

【００１３】

【発明が解決しようとする課題】しかしながら、図１０
に示されるようなゲート電圧発生回路８８０において
は、動作開始直後、電源電圧とほぼ等しい電圧が基準電
圧発生回路８７０のＮ型トランジスタ８７２のドレイン
電極にかかる。

【００１４】メモリセルトランジスタはその集積度向上
のため周辺の回路に使用されるトランジスタよりも微細
化されているため、このような条件下で使用した場合に
はパンチスルーや、バイポーラアクションを起こす可能
性がある。またドレイン近傍が高電界になるため、ホッ
トキャリアの注入により酸化膜特性の劣化などが起こる
ことも考えられる。

【００１５】このため、Ｎ型トランジスタ８７２には単
一のメモリセルトランジスタを使用するのではなく、ゲ
ート長、ゲート幅を調整した周辺トランジスタが一般に
は用いられている。

【００１６】しかしながら、メモリセルトランジスタと
周辺トランジスタはその製造過程、または構成、そのパ
ターン密度等において異なるため、メモリセルトランジ
スタの閾値と周辺トランジスタの閾値とは一般に独立な
パラメータである。従ってメモリセルトランジスタの閾
値がその製造過程により変動した場合、または周辺トラ
ンジスタの閾値がその製造過程により変動した場合、ゲ
ート電圧発生回路８８０はメモリセルトランジスタの読
み出しに適したゲート電圧を発生せず、正常な動作を保
証することができないという問題点があった。

【００１７】例としてメモリセルアレイ内のメモリセル
トランジスタの閾値Ｖｔ０＝１．０Ｖに対し、周辺トラ
ンジスタの閾値をＶｂ１＝（Ｖｔ０＋０．５）＝１．５
Ｖになるように設計したとする。メモリセルトランジス
タの閾値がその製造過程においてＶｔ’０＝（１．０＋
０．２）＝１．２Ｖになったとしても製造過程、構成の
異なる周辺トランジスタの閾値は変動しない。従ってＶ
ｂ１は設計通り１．５Ｖとなる。

【００１８】このとき、ゲート電圧とメモリセルトラン
ジスタの閾値との差は設計段階での０．５Ｖから０．３
Ｖに減少する。このゲート電圧と閾値電圧の差の減少
は、セル電流の減少を招き、クロックタイミング内での
センスアンプによる選択セルの導通、非導通の判定をで
きなくするという問題点となる。

【００１９】本発明は上記問題点に鑑みてなされたもの
であり、その目的とするところは、製造過程によるメモ
リセルトランジスタの閾値の変動によらず安定した読み
出しを保証する多値のメモリセルトランジスタを使用し
た半導体記憶装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１記載の発明は、
ＧＮＤレベルよりも大きい第１の閾値電圧、前記第１の
閾値電圧よりも大きい第２の閾値電圧、前記第２の閾値
電圧よりも大きい第３の閾値電圧、前記第３の閾値電圧
よりも大きい第４の閾値電圧に設定が可能なメモリセル
トランジスタを使用することにより、１つのメモリセル
トランジスタあたりに２ｂｉｔのデータを記憶する半導
体記憶装置において、複数のワード線と複数のデジット
線との各交点に配置され、ゲート電極をワード線に接続
し、ドレイン電極をデジット線に接続した複数の前記メ
モリセルトランジスタからなるメモリセルアレイと、ア
ドレス確定後、一定時間反転する第１のクロック信号
と、前記第１のクロック信号の反転からの復帰後一定時
間反転する第２のクロック信号と、前記第２のクロック
信号の反転からの復帰後一定時間反転する第３のクロッ
ク信号と、を発生するタイミング制御回路と、選択ワー
ド線の電位を検知して、該検知した電位が第１の閾値電
圧よりも高くなったときに第１の検知信号を発生し、該
検知した電位が第２の閾値電圧よりも高くなったときに
第２の検知信号を発生し、該検知した電位が第３の閾値
電圧よりも高くなったときに第３の検知信号を発生する
検知回路と、前記第１のクロック信号の反転から第１の
検知信号を受けるまでＸデコーダを駆動し、第１の検知
信号を受けてから第２のクロック信号を受けるまでＸデ
コーダを一時的に停止し、前記第２のクロック信号の反
転から第２の検知信号を受けるまでＸデコーダを駆動
し、第２の検知信号を受けてから第３のクロック信号を
受けるまでＸデコーダを一時的に停止し、前記第３のク
ロック信号の反転から第３の検知信号を受けるまでＸデ
コーダを駆動し、第３の検知信号を受けてから読み出し
の完了までＸデコーダを一時的に停止させるＸデコーダ
制御信号を発生するＸデコーダ制御回路と、アドレス入
力信号とＸデコーダ制御信号とを受けて、前記選択ワー
ド線以外のワード線をＧＮＤレベルに設定し、前記選択
ワード線を第１のワード電圧、前記第１のワード電圧よ
りも高い第２のワード電圧、前記第２のワード電圧より
も高い第３のワード電圧と段階的に昇圧させるＸデコー
ダ回路と、入力されるアドレス信号に従い、選択デジッ
ト線をセンスアンプ回路に接続するＹセレクタ回路と、
前記選択デジット線と選択ワード線との交点にある選択
メモリセルの導通、非導通を判定するセンスアンプ回路
と、前記第１のクロック信号の反転からの復帰を受けて
第１のワード電圧でのセンスアンプ出力をラッチする第
１のラッチ回路と、前記第２のクロック信号の反転から
の復帰を受けて第２のワード電圧でのセンスアンプ出力
をラッチする第２のラッチ回路と、前記第３のクロック
信号の反転からの復帰を受けて第３のワード電圧でのセ
ンスアンプ出力をラッチする第３のラッチ回路と、前記
第１のラッチ回路、第２のラッチ回路及び第３のラッチ
回路に保持されたセンスアンプ出力を所定の２ｂｉｔデ
ータの形式に変換するデータ変換回路と、を有すること
を特徴とする。

【００２１】従って、この発明によれば、従来の周辺ト
ランジスタを用いてワード線電圧を発生させる回路方式
とは異なり、選択ワード線の電位を検知する検知回路
と、検知回路の出力信号を受けてＸデコーダを制御する
Ｘデコーダ制御回路とを用いることにより、製造時のメ
モリセルトランジスタの閾値の変化量と同等な変化をワ
ード線電位に与え、常に読み出しに最適なワード線電位
を発生する事を可能とし、安定した読み出しを保証す
る。

【００２２】請求項２記載の発明は、請求項１記載の発
明において、前記検知回路は、前記メモリセルトランジ
スタと同一構造で、閾値が前記第１の閾値電圧に設定さ
れ、メモリセルアレイのワード線と第１の検知デジット
線の交点に配置され、ゲート電極がメモリセルアレイの
ワード線に接続され、ドレインが第１の検知デジット線
に接続された複数の検知セルトランジスタからなる第１
の検知セルアレイと、直接、もしくは第１のダミーのＹ
セレクタを介して第１の検知デジット線に接続され、第
１の検知信号を発生する第１の検知アンプと、前記メモ
リセルトランジスタと同一構造で、閾値が前記第２の閾
値電圧に設定され、メモリセルアレイのワード線と第２
の検知デジット線の交点に配置され、ゲート電極がメモ
リセルアレイのワード線に接続され、ドレインが第２の
検知デジット線に接続された複数の検知セルトランジス
タからなる第２の検知セルアレイと、直接、もしくは第
２のダミーのＹセレクタを介して第２の検知デジット線
に接続され、第２の検知信号を発生する第２の検知アン
プと、前記メモリセルトランジスタと同一構造で、閾値
が前記第３の閾値電圧に設定され、メモリセルアレイの
ワード線と第３の検知デジット線の交点に配置され、ゲ
ート電極がメモリセルアレイのワード線に接続され、ド
レインが第３の検知デジット線に接続された複数の検知
セルトランジスタからなる第３の検知セルアレイと、直
接、もしくは第３のダミーのＹセレクタを介して第３の
検知デジット線に接続され、第３の検知信号を発生する
第３の検知アンプと、からなることを特徴とする。

【００２３】従って、この発明によれば、請求項１記載
の発明の作用が得られると共に、検知回路の構成がメモ
リセルトランジスタと同一の構造を有していることか
ら、製造時のメモリセルトランジスタの閾値の変化量と
同等な変化をワード線電位に与え、常に読み出しに最適
なワード線電位を発生する事を可能とし、安定した読み
出しを保証する。

【００２４】請求項３記載の発明は、ＧＮＤレベルより
も大きい第１の閾値電圧、前記第１の閾値電圧よりも大
きい第２の閾値電圧、前記第２の閾値電圧よりも大きい
第３の閾値電圧、前記第３の閾値電圧よりも大きい第４
の閾値電圧に設定が可能なメモリセルトランジスタを使
用することにより、１つのメモリセルトランジスタあた
りに２ｂｉｔのデータを記憶する半導体記憶装置におい
て、複数のワード線と複数のデジット線との各交点に配
置され、ゲート電極をワード線に、ドレイン電極をデジ
ット線に接続した複数の前記メモリセルトランジスタか
らなるメモリセルアレイと、入力されるアドレス信号を
受けて、選択ワード線以外のワード線をＧＮＤレベルに
設定し、該選択ワード線を昇圧するＸデコーダ回路と、
前記選択ワード線の電位を検知し、該検知した電位が第
１の閾値電圧よりも高くなったときに第１の検知信号を
発生し、該検知した電位が第２の閾値電圧よりも高くな
ったときに第２の検知信号を発生し、該検知した電位が
第３の閾値電圧よりも高くなったときに第３の検知信号
を発生する検知回路と、アドレス入力信号に従い、選択
デジット線をセンスアンプ回路に接続するＹセレクタ回
路と、前記選択デジット線と選択ワード線との交点にあ
る選択メモリセルの導通、非導通を判定するセンスアン
プ回路と、前記第１の検知信号を受けてセンスアンプ回
路の出力をラッチする第１のラッチ回路と、前記第２の
検知信号を受けてセンスアンプ回路の出力をラッチする
第２のラッチ回路と、前記第３の検知信号を受けてセン
スアンプ回路の出力をラッチする第３のラッチ回路と、
前記第１のラッチ回路、第２のラッチ回路及び第３のラ
ッチ回路に保持されたセンスアンプ回路の出力を所定の
２ｂｉｔデータの形式に変換するデータ変換回路と、を
有することを特徴とする。

【００２５】従って、この発明によれば、従来の周辺ト
ランジスタを用いてワード線電圧を発生させ、内部回路
によるタイミング制御を行う回路方式とは異なり、選択
ワード線の電位を検知する検知回路と、検知回路の出力
信号を受けてセンスアンプ出力を随時保持していくラッ
チ回路とを用いることで、製造時のメモリセルトランジ
スタの閾値の変化量と同等な値がワード線電位に加わっ
たときに、センスアンプのデータを保持させることで、
読み出しに最適なワード線電位でのデータの保持を可能
とし、安定した読み出しを保証すると共に、タイミング
発生回路、Ｘデコーダ制御回路を必要としないので回路
素子数を抑えてチップの小面積化を図ることができる。

【００２６】請求項４記載の発明は、請求項３記載の発
明において、前記検知回路は、前記メモリセルトランジ
スタと同一構造で、閾値が前記第１の閾値電圧に設定さ
れ、メモリセルアレイのワード線と第１の検知デジット
線の交点に配置され、ゲート電極がメモリセルアレイの
ワード線に接続され、ドレインが第１の検知デジット線
に接続された複数の検知セルトランジスタからなる第１
の検知セルアレイと、直接、もしくは第１のダミーのＹ
セレクタを介して第１の検知デジット線に接続され、第
１の検知信号を発生する第１の検知アンプと、前記メモ
リセルトランジスタと同一構造で、閾値が前記第２の閾
値電圧に設定され、メモリセルアレイのワード線と第２
の検知デジット線の交点に配置され、ゲート電極がメモ
リセルアレイのワード線に接続され、ドレインが第２の
検知デジット線に接続された複数の検知セルトランジス
タからなる第２の検知セルアレイと、直接、もしくは第
２のダミーのＹセレクタを介して第２の検知デジット線
に接続され、第２の検知信号を発生する第２の検知アン
プと、前記メモリセルトランジスタと同一構造で、閾値
が前記第３の閾値電圧に設定され、メモリセルアレイの
ワード線と第３の検知デジット線の交点に配置され、ゲ
ート電極がメモリセルアレイのワード線に接続され、ド
レインが第３の検知デジット線に接続された複数の検知
セルトランジスタからなる第３の検知セルアレイと、直
接、もしくは第３のダミーのＹセレクタを介して第３の
検知デジット線に接続され、第３の検知信号を発生する
第３の検知アンプからなることを特徴とする。

【００２７】従って、この発明によれば、請求項３記載
の発明の作用が得られると共に、検知回路の構成がメモ
リセルトランジスタと同一の構造を有していることか
ら、製造時のメモリセルトランジスタの閾値の変化量と
同等な変化をワード線電位に与え、常に読み出しに最適
なワード線電位を発生する事を可能とし、安定した読み
出しを保証する。

【００２８】

【発明の実施の形態】次に、本発明に係る半導体記憶装
置の一実施形態について図面を参照して説明する。

【００２９】図１に本発明に係る半導体記憶装置の第１
の実施形態のブロック図を示す。図２に図１に示す半導
体記憶装置が具備する検知セルアレイ、検知アンプを有
する検知回路５０の一実施形態の回路図を示し、図３に
図１に示す半導体記憶装置が具備するＸデコーダ制御回
路７０の一実施形態を示し、図４に図１に示す半導体記
憶装置が具備するＸデコーダ２０の一実施形態を示す。

【００３０】また、図５は、図１に示される半導体記憶
装置の各ブロックに、図２〜４に示される回路を適用
し、ワード線Ｗ０を選択した場合の各信号とワード線Ｗ
０の電位とのタイミングチャートを示す図である。

【００３１】また、図１の回路ブロック中、図２〜４に
記載した、検知セルアレイ５１、５２及び５３と、検知
アンプ６１、６２及び６３と、Ｘデコーダ制御回路７０
と、Ｘデコーダ２０以外の他のブロックの回路は公知の
回路を使用できるためその回路図を省略する。

【００３２】次に、この第１の実施形態に係る半導体記
憶装置の構成について説明する。図１を参照すると、こ
の半導体記憶装置は、メモリセルトランジスタを有する
メモリセルアレイ１０と、アドレスラインＡ０〜Ａｎか
ら信号が入力されるＸデコーダ２０と、Ｙセレクタ３０
と、タイミング制御信号φ１、φ２及びφ３を出力する
タイミング制御回路４０と、ワード線Ｗの電位を検知す
る検知回路５０と、Ｘデコーダ制御信号ＸＥを出力する
Ｘデコーダ制御回路７０と、センスアンプ８０と、セン
スアンプ８０からの出力をラッチするラッチ９１、９２
及び９３と、データ変換回路１００とを有する。

【００３３】まず、上述の検知回路５０の回路図を図２
に示す。この図に示されるように、この検知回路５０
は、検知セルアレイ５１、５２及び５３と、ダミーＹセ
レクタ３１、３２及び３３と、検知アンプ６１、６２及
び６３とを有する。

【００３４】第１の検知セルアレイ５１はビット線に並
列接続された閾値Ｖｔ０の検知セルトランジスタ（以
下、単に検知セルとも言う。）５１０〜５１２からな
り、各検知セルトランジスタのゲート電極はそれぞれワ
ード線Ｗ０〜Ｗ２に接続されている。

【００３５】さらに、ビット線１は第１のダミーＹセレ
クタ３１を介し第１の検知アンプ６１に接続される。こ
こで検知アンプ６１は、負荷ＭＯＳであるＰ型ＭＯＳト
ランジスタ６１１とフィードバックインバータを形成す
るＮ型ＭＯＳトランジスタ６１２と、インバータ６１３
と、出力φ’１を波形整形するインバータ６１４とから
なる。

【００３６】同様に、第２の検知セルアレイ５２はビッ
ト線に並列接続された閾値Ｖｔ１の検知セルトランジス
タ５２０〜５２２からなり、各検知セルトランジスタの
ゲート電極はそれぞれワード線Ｗ０〜Ｗ２に接続されて
いる。

【００３７】さらにビット線２は第２のダミーＹセレク
タ３２を介し第２の検知アンプ６２に接続される。検知
アンプ６２は負荷ＭＯＳであるＰ型ＭＯＳトランジスタ
６２１と、フィードバックインバータを形成するＮ型Ｍ
ＯＳトランジスタ６２２と、インバータ６２３と、出力
φ’２の波形整形をするインバータ６２４とからなる。

【００３８】同様に、第３の検知セルアレイ５３はビッ
ト線に並列接続された閾値Ｖｔ２の検知セルトランジス
タ５３０〜５３２からなり、各検知セルトランジスタの
ゲート電極はそれぞれワード線Ｗ０〜Ｗ２に接続されて
いる。

【００３９】さらに、ビット線３は第３のダミーＹセレ
クタ３３を介し第３の検知アンプ６３に接続される。検
知アンプ６３は負荷ＭＯＳであるＰ型ＭＯＳトランジス
タ６３１と、フィードバックインバータを形成するＮ型
ＭＯＳトランジスタ６３２と、インバータ６３３と、出
力φ’３を波形整形するインバータ６３４とからなる。

【００４０】この回路において、各検知セルトランジス
タは、ワード線が０Ｖであり各検知セルが非導通状態時
には、それぞれの検知アンプ６１、６２及び６３の出力
信号φ’１、φ’２及びφ’３がＬｏｗに、ワード線の
電位が上昇し各検知セルトランジスタが導通状態に変化
するとき、その出力信号φ’１、φ’２及びφ’３は順
次Ｈｉｇｈになるように設定されている。

【００４１】次に、Ｘデコーダ制御回路７０の内部の構
成を図３に示す。このＸデコーダ制御回路７０は、タイ
ミング制御回路４０の出力φ１と検知アンプ６１の出力
φ’１とを入力信号とする２ＮＯＲ回路７０１と、タイ
ミング制御回路４０の出力φ２と検知アンプ６２の出力
φ’２とを入力信号とする２ＮＯＲ回路７０２と、タイ
ミング制御回路４０の出力φ３と検知アンプ６３の出力
φ’３とを入力信号とする２ＮＯＲ回路７０３と、それ
ぞれの２ＮＯＲ回路７０１〜７０３の出力信号を受け、
Ｘデコーダ制御信号ＸＥを出力する３ＮＯＲ回路７００
とからなる。

【００４２】次に、Ｘデコーダ回路２０の内部の構成を
図４に示す。このＸデコーダ回路２０はＸデコーダ制御
信号ＸＥを受けワード線への電荷供給をコントロールす
るＰ型ＭＯＳトランジスタ３００と、このＰ型ＭＯＳト
ランジスタ３００のドレイン端子を電流供給源とし、ア
ドレス信号Ａ０〜Ａｎを入力、出力をワード線Ｗ０〜Ｗ
ｎとする複数のインバータ３０３〜３２３とから形成さ
れている。

【００４３】次に、この第１の実施形態に係る半導体記
憶装置を用いて、図２に示すワード線Ｗ０に連なるセル
を選択した場合の読み出し動作を、図１〜図４、及び図
５のタイミングチャートを用いて説明する。ただし、説
明を簡略化するためＹセレクタ３０のアドレスは確定
し、センスアンプ８０と任意のビット線は既に接続され
ているとする。また、以下の説明において信号の電位は
ＬｏｗはＧＮＤ、Ｈｉｇｈは電源電圧である。初期条件
としてワード線Ｗ０は０Ｖであるため、信号φ’１、φ
２’及びφ’３はＬｏｗ出力である。

【００４４】図４に示されるインバータ３０３に入力す
るアドレスＡ０がＬｏｗになることで（図５の
（ａ））、ワード線Ｗ０はＸデコーダ２０のＰ型ＭＯＳ
トランジスタ３０１を介し、Ｐ型ＭＯＳトランジスタ３
００に接続される。

【００４５】そして、タイミング制御回路４０から出力
された第１のタイミング制御信号φ１がＬｏｗになると
（図５の（ｂ））、φ１、φ’１が供にＬｏｗであるた
め、Ｘデコーダ制御回路７０から出力されるＸＥはＨｉ
ｇｈからＬｏｗに変化し（図５の（ｈ））、図４に示さ
れるＰ型ＭＯＳトランジスタ３００が導通され、ワード
線Ｗ０の電位は上昇する（図５の（ｉ））。

【００４６】そして、ワード線Ｗ０の電位が上昇し検知
セル５１０の閾値を越えると、検知セル５１０が導通
し、検知アンプ６１の出力φ’１はＬｏｗからＨｉｇｈ
となり（図５の（ｅ））、Ｘデコーダ制御回路の入力
が、φ１がＬｏｗ、φ’１がＨｉｇｈとなるため、Ｘデ
コーダ制御回路７０から出力されるＸＥはＬｏｗからＨ
ｉｇｈへと切り替えられる。ワード線Ｗ０の電位上昇
は、図５のｔ１に示す時点、検知セル５１０が導通した
電位Ｖａ１で、一旦止まる。

【００４７】ここで、検知回路５０が有する検知セルト
ランジスタとメモリセルアレイが有するメモリセルトラ
ンジスタとは同一構造のトランジスタ同士であるため、
閾値Ｖｔ０に設定された検知セル５１０が導通するワー
ド線電位Ｖａ１ならば、閾値Ｖｔ０に設定されたメモリ
セルトランジスタもまた導通する。

【００４８】そして、タイミング制御信号φ１をＬｏｗ
からＨｉｇｈに切り替えることで（図５の（ｂ））、図
１に示す第１のラッチ回路９１にワード線Ｗ０の一段階
目の読み出し結果が保持される（図中ラッチタイミング
１）。

【００４９】次に第２のタイミング制御信号φ２をＨｉ
ｇｈからＬｏｗに切り替える（図５の（ｃ））。図３に
示す２ＮＯＲ７０２の入力信号φ２、φ’２が供にＬｏ
ｗであるため、ＸＥはＬｏｗに切り替わり、図５に示す
ｔ２の時点よりワード線Ｗ０の電位は再び上昇する。

【００５０】ワード線Ｗ０の電位が上昇し閾値Ｖｔ１に
設定された検知セル５２０が導通状態になるとφ’２は
ＬｏｗからＨｉｇｈとなり（図５の（ｆ））、ＸＥがＬ
ｏｗからＨｉｇｈへと切り替えられる。これにより、図
４に示すＰ型ＭＯＳトランジスタ３００は非導通状態と
なり、ワード線Ｗ０の電位上昇は、図５のｔ３に示す時
点において、検知セル５２０が導通した電位Ｖａ２で再
び止まる。

【００５１】そして、タイミング制御信号φ２をＬｏｗ
からＨｉｇｈに切り替えることで、第２のラッチ回路９
２にワード線二段階目の読み出し結果が保持される（図
中ラッチタイミング２）。

【００５２】次に、第３のタイミング制御信号φ３をＨ
ｉｇｈからＬｏｗに切り替える（図５の（ｄ））。図３
に示す２ＮＯＲ７０３の入力信号φ３、φ’３が供にＬ
ｏｗであるため、ＸＥはＬｏｗに切り替わり、図５に示
すｔ４の時点よりワード線Ｗ０の電位は三たび上昇す
る。

【００５３】ワード線Ｗ０の電位が上昇し閾値Ｖｔ２に
設定された検知セル５３０が導通状態になると、φ’３
はＬｏｗからＨｉｇｈとなり（図５の（ｇ））、ＸＥを
ＬｏｗからＨｉｇｈと切り替える。これにより、図４に
示すＰ型ＭＯＳトランジスタ３００は非導通状態とな
り、ワード線Ｗ０の電位上昇は、図５のｔ５に示す時
点、検知セル５３０が導通した電位Ｖａ３で三たび止ま
る。

【００５４】次に、タイミング制御信号φ３をＬｏｗか
らＨｉｇｈに切り替えることで図１に示される第３のラ
ッチ回路９３に、ワード線Ｗ０の三段階目の読み出し結
果が保持される（図中ラッチタイミング３）。

【００５５】最後に、三段階目のデータ出力を保持した
後、Ａ０をＬｏｗからＨｉｇｈと切り替えることで（図
５の（ａ））、ワード線Ｗ０の電位をＧＮＤまで落と
し、φ’１、φ’２及びφ’３をＬｏｗレベルとするこ
とで次の読み出しに備える（図５のｔ６以降）。

【００５６】それぞれの検知セル５１０、５２０及び５
３０が導通するワード線電位Ｖａ１、Ｖａ２及びＶａ３
の各段階において、ラッチ回路９１、ラッチ回路９２及
びラッチ回路９３においてラッチされたセンスアンプ８
０の出力結果を、図１に示すデータ変換回路１００を通
して２ｂｉｔのデータ出力とする技術は公知のため省略
する。

【００５７】ここで、閾値Ｖｔ０に設定される筈のメモ
リセルトランジスタの閾値が変動した場合を考える。例
として、メモリセルアレイ内のメモリセルトランジスタ
の閾値電圧がＶｔ０＝１．０Ｖに対し、検知セルトラン
ジスタが導通するワード線電位としてＶａ１＝（Ｖｔ０
＋０．５）＝１．５Ｖになるように設計したとする。

【００５８】メモリセルトランジスタの閾値がその製造
過程において、Ｖｔ’０＝（１．０＋０．２）＝１．２
Ｖになったとする。検知セルトランジスタとメモリセル
トランジスタはその製造過程、構成が同一であるため、
その影響は検知セルトランジスタにも等しく及ぼされ検
知セルトランジスタの閾値もＶｔ’０＝１．２Ｖとな
る。

【００５９】よって、この場合の第一段階目のワード線
電圧Ｖａ’１は閾値Ｖｔ’０の検知セルトランジスタが
導通する電位としてＶａ’１＝（Ｖｔ’０＋０．５）＝
１．７Ｖと決定される。

【００６０】これによりメモリセルトランジスタの閾値
Ｖｔ０の変動分と、ワード線の電圧上昇分が０．２Ｖで
等しく、その差は０．５Ｖと変わらないためワード線の
第一段階目での読み出しは安定な動作が保証される。こ
の場合の動作波形を図５の（ｅ）、（ｆ）、（ｈ）、
（ｉ）において波線で示す。

【００６１】図５の（ｅ）に示すように、信号φ’１は
ｔ１よりも遅い時刻ｔ’１で反転し、ワード線Ｗ０の電
位はＶａ１よりも０．２Ｖ高い電位Ｖａ’１に制御され
る（図５の（ｉ））。

【００６２】また、図５の（ｆ）に示すように、信号
φ’２はｔ３よりも早い時刻ｔ’３で反転し、Ｖｔ１読
み出しの第２段階目のワード線電位Ｖａ２を保持する。

【００６３】以上、閾値Ｖｔ０が変動した場合について
述べたが、この第１の実施形態によれば、Ｖｔ１、Ｖｔ
２の各閾値が変動した場合についても同様に成立し、製
造過程でメモリセルトランジスタの閾値が変動しても、
常に各閾値で読み出しに最適な電位になるようにワード
線電圧が制御される。

【００６４】次に本発明に係る半導体記憶装置の第２の
実施形態について図面を参照して説明する。図６にこの
第２の実施形態に係る半導体記憶装置のブロック図を示
す。検知回路５０が有する検知セルアレイ５１、５２及
び５３、及び検知アンプ６１、６２及び６３の回路は、
図２に示す第１の実施形態における回路と同様である。

【００６５】また、図６の回路ブロック中、図２に示す
検知回路の回路以外のブロックは、公知の回路を使用で
きるためその回路図を省略する。

【００６６】また図７は、図５に示す半導体記憶装置に
図２に示す検知回路５０の回路を適用し、ワード線Ｗ０
を選択した場合の各信号とワード線電圧のタイミングチ
ャートを示す図である。

【００６７】次に、この第２の実施形態の、ワード線Ｗ
０に連なるセルを選択した場合の読み出し動作を、図
２、図６及び、図７のタイミングチャートを用いて説明
する。説明を簡略化するためＹセレクタ３０のアドレス
は確定し、センスアンプ８０と任意のビット線は既に接
続されているとする。さらに、初期条件としてワード線
Ｗ０は０Ｖであるため信号φ’１、φ’２及びφ’３は
Ｌｏｗ出力となっている。まず、アドレスＡ０がＬｏｗ
になることで、ワード線Ｗ０の電位は上昇する。

【００６８】図７に示すように、ワード線Ｗ０の電位が
上昇し検知セル５１０の閾値を越えると、検知セル５１
０が導通し、時刻ｔ２１において、検知アンプ６１の出
力φ’１はＬｏｗからＨｉｇｈとなる（図７の
（ｃ））。第１のラッチ回路９４はこの信号を受けてセ
ンスアンプ回路８０のこの時点での出力をラッチする。

【００６９】ここで、検知セルトランジスタとメモリセ
ルトランジスタとは同一の構造をとっているため、閾値
Ｖｔ０に設定された検知セル５１０が導通し、検知アン
プを駆動する時刻ｔ２１のワード線電位が与えられたな
らば、ワード線Ｗ０に連なる閾値Ｖｔ０に設定されたメ
モリセルトランジスタもまた導通する。従って、この時
点でセンスアンプ出力をラッチすれば、従来例のワード
線第一段階目の読み出しと同等な情報を得ることが出来
る。

【００７０】さらに、ワード線電位が上昇し検知セル５
２０の閾値を越えると、検知セル５２０が導通し検知ア
ンプ６２の出力φ’２は、時刻ｔ２２において、Ｌｏｗ
からＨｉｇｈとなる（図７の（ｄ））。第２のラッチ回
路９５はこの信号を受けてセンスアンプ８０の出力をこ
の時点においてラッチする。

【００７１】ここで、検知セルトランジスタとメモリセ
ルトランジスタとは同一の構造をとっているため、閾値
Ｖｔ１に設定された検知セル５２０が導通し、センスア
ンプ８０を駆動する時刻ｔ２２におけるワード線電位が
与えられたならば、ワード線に連なる閾値Ｖｔ１に設定
されたメモリセルトランジスタもまた導通する。従っ
て、この時点でセンスアンプ８０の出力をラッチすれ
ば、従来例のワード線第二段階目の読み出しと同等な情
報を得ることができる。

【００７２】さらに、ワード線電位が上昇し検知セル５
３０の閾値を越えると、検知セル５３０が導通し検知ア
ンプ６３の出力φ’３は、時刻ｔ２３において、Ｌｏｗ
からＨｉｇｈとなる（図７の（ｅ））。第３のラッチ回
路９６はこの信号を受けてセンスアンプ８０のこの時点
での出力をラッチする。

【００７３】ここで、検知セルトランジスタとメモリセ
ルトランジスタは同一の構造をとっているため、閾値Ｖ
ｔ２に設定された検知セル５３０が導通し、センスアン
プを駆動する時刻ｔ２３におけるワード線電位が与えら
れたならば、ワード線に連なる閾値Ｖｔ２に設定された
メモリセルトランジスタもまた導通する。従って、この
時点でセンスアンプ出力をラッチすれば、従来例のワー
ド線第三段階目の読み出しと同等な情報を得ることが出
来る。

【００７４】第三段階目の読み出し終了後、アドレスＡ
０をＬｏｗからＨｉｇｈに切り替え（図７の（ａ））、
ワード線の電圧をＧＮＤレベルとし（図７の（ｂ））、
読み出しを完了する。ラッチ９４、ラッチ９５及びラッ
チ９６に保持されたセンスアンプの出力結果をデータ変
換回路１００を通して２ｂｉｔのデータ出力とする技術
は公知のため省略する。

【００７５】ここで、閾値Ｖｔ０に設定されるべきメモ
リセルトランジスタの閾値が変動した場合を考える。例
としてメモリセルアレイ内の閾値Ｖｔ０＝１．０Ｖに対
し（Ｖｔ０＋０．５）＝１．５Ｖでφ’１が反転するよ
うに設計したとする。

【００７６】メモリセルトランジスタの閾値がその製造
過程においてＶｔ’０＝（１．０＋０．２）＝１．２Ｖ
になった場合、検知セルトランジスタ５１０とメモリセ
ルトランジスタはその製造過程、構成が同一であるた
め、その影響は検知セルトランジスタにも等しく及ぼさ
れ検知セルトランジスタ５１０の閾値もＶｔ’０＝１．
２Ｖとなる。よって、この場合の信号φ’１が反転する
ワード線電位は閾値がＶｔ０の時よりも０．２Ｖだけ高
いレベルになる。

【００７７】これによりメモリセルトランジスタの閾値
Ｖｔ０の変動分と、センスアンプ出力のラッチタイミン
グを決定するワード線電位の上昇分が共に０．２Ｖで等
しくなるので、安定した読み出しが保証される。この際
の動作波形を図７中に波線で示す。

【００７８】図７の（ｃ）に示すように、信号φ’１は
ｔ２１よりも遅い時刻ｔ’２１で反転し、センスアンプ
８０からの出力のラッチ回路９４によるラッチはワード
線Ｗ０の電位が０．２Ｖ高い電位の時に行われる。

【００７９】以上、メモリセルトランジスタの閾値Ｖｔ
０が変動した場合について述べたが、Ｖｔ１、Ｖｔ２の
各閾値が変動した場合についても同様のことが成立し、
各閾値に適当なワード線電位でセンスアンプ８０の出力
がラッチされるようにそのタイミングが制御される。

【００８０】また、この第２の実施形態においては、タ
イミング制御回路、Ｘデコーダ制御回路を用いずに構成
されるため回路素子数を抑えて、チップの小面積化に効
果的である。

【００８１】以上、本発明に係る半導体記憶装置の実施
形態として、第１の実施形態、第２の実施形態を用いて
説明したが、本発明はこの回路例のみに限られるもので
はなく、本発明の趣旨を変更しない範囲で種々の回路が
使用可能である。

【００８２】また、１つのメモリセルトランジスタに２
ビットの情報を持つ場合について説明したが、より多量
の情報を持たせた多値セルの場合にも適応できることは
いうまでもない。

【００８３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、多値のメモリセルを使用したＲＯＭにおい
て、その製造過程でメモリセルトランジスタの閾値が変
動した場合でも安定した読み出しを保証する半導体記憶
装置の供給が可能となる。

【００８４】さらに、本発明の他の態様によれば、多値
のメモリセルを使用したＲＯＭにおいて、その製造過程
でメモリセルトランジスタの閾値が変動した場合でも安
定した読み出しを保証すると共に、回路数を抑えチップ
面積を縮小できる半導体記憶装置の供給が可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の実施形態
のブロック図である。

【図２】本発明に係る半導体記憶装置が有する検知回路
の一実施形態の回路図である。

【図３】本発明に係る半導体記憶装置が有するＸデコー
ダ制御回路の一実施形態を示す図である。

【図４】本発明に係る半導体記憶装置が有するＸデコー
ダの一実施形態を示す回路図である。

【図５】図１に示す半導体記憶装置のタイミングチャー
トとワード線の電位を示す図である。

【図６】本発明に係る半導体記憶装置の第２の実施形態
のブロック図である。

【図７】図６に示す半導体記憶装置のタイミングチャー
トとワード線の電位を示す図である。

【図８】従来の半導体記憶装置のブロック図である。

【図９】従来の半導体記憶装置のタイミングチャートを
示す図である。

【図１０】従来の半導体記憶装置が有するゲート電圧発
生回路の回路図である。

【符号の説明】

１０ メモリセルアレイ ２０ Ｘデコーダ ３０ Ｙセレクタ ３１、３２、３３ ダミーＹセレクタ ４０ タイミング制御回路 ５０ 検知回路 ５１、５２、５３ 検知セルアレイ ６１、６２、６３ 検知アンプ ７０ Ｘデコーダ制御回路 ８０ センスアンプ ９１、９２、９３、９４、９５、９６ ラッチ回路 １００ データ変換回路 φ１ 第１のタイミング制御信号 φ２ 第２のタイミング制御信号 φ３ 第３のタイミング制御信号 φ’１ 第１の検知信号 φ’２ 第２の検知信号 φ’３ 第３の検知信号 ＸＥ Ｘデコーダ制御信号 Ｖａ１ 第１のワード電圧 Ｖａ２ 第２のワード電圧 Ｖａ３ 第３のワード電圧

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ＧＮＤレベルよりも大きい第１の閾値電
   圧、前記第１の閾値電圧よりも大きい第２の閾値電圧、
   前記第２の閾値電圧よりも大きい第３の閾値電圧、前記
   第３の閾値電圧よりも大きい第４の閾値電圧に設定が可
   能なメモリセルトランジスタを使用することにより、１
   つのメモリセルトランジスタあたりに２ｂｉｔのデータ
   を記憶する半導体記憶装置において、 複数のワード線と複数のデジット線との各交点に配置さ
   れ、ゲート電極をワード線に接続し、ドレイン電極をデ
   ジット線に接続した複数の前記メモリセルトランジスタ
   からなるメモリセルアレイと、 アドレス確定後、一定時間反転する第１のクロック信号
   と、前記第１のクロック信号の反転からの復帰後一定時
   間反転する第２のクロック信号と、前記第２のクロック
   信号の反転からの復帰後一定時間反転する第３のクロッ
   ク信号と、を発生するタイミング制御回路と、 選択ワード線の電位を検知して、該検知した電位が第１
   の閾値電圧よりも高くなったときに第１の検知信号を発
   生し、該検知した電位が第２の閾値電圧よりも高くなっ
   たときに第２の検知信号を発生し、該検知した電位が第
   ３の閾値電圧よりも高くなったときに第３の検知信号を
   発生する検知回路と、 前記第１のクロック信号の反転から第１の検知信号を受
   けるまでＸデコーダを駆動し、第１の検知信号を受けて
   から第２のクロック信号を受けるまでＸデコーダを一時
   的に停止し、 前記第２のクロック信号の反転から第２の検知信号を受
   けるまでＸデコーダを駆動し、第２の検知信号を受けて
   から第３のクロック信号を受けるまでＸデコーダを一時
   的に停止し、 前記第３のクロック信号の反転から第３の検知信号を受
   けるまでＸデコーダを駆動し、第３の検知信号を受けて
   から読み出しの完了までＸデコーダを一時的に停止させ
   るＸデコーダ制御信号を発生するＸデコーダ制御回路
   と、 アドレス入力信号とＸデコーダ制御信号とを受けて、 前記選択ワード線以外のワード線をＧＮＤレベルに設定
   し、前記選択ワード線を第１のワード電圧、前記第１の
   ワード電圧よりも高い第２のワード電圧、前記第２のワ
   ード電圧よりも高い第３のワード電圧と段階的に昇圧さ
   せるＸデコーダ回路と、 入力されるアドレス信号に従い、選択デジット線をセン
   スアンプ回路に接続するＹセレクタ回路と、 前記選択デジット線と選択ワード線との交点にある選択
   メモリセルの導通、非導通を判定するセンスアンプ回路
   と、 前記第１のクロック信号の反転からの復帰を受けて第１
   のワード電圧でのセンスアンプ出力をラッチする第１の
   ラッチ回路と、 前記第２のクロック信号の反転からの復帰を受けて第２
   のワード電圧でのセンスアンプ出力をラッチする第２の
   ラッチ回路と、 前記第３のクロック信号の反転からの復帰を受けて第３
   のワード電圧でのセンスアンプ出力をラッチする第３の
   ラッチ回路と、 前記第１のラッチ回路、第２のラッチ回路及び第３のラ
   ッチ回路に保持されたセンスアンプ出力を所定の２ｂｉ
   ｔデータの形式に変換するデータ変換回路と、を有する
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記検知回路は、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第１の閾値電圧に設定され、メモリセルアレイのワード
   線と第１の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第１の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第１の検知セルアレイと、 直接、もしくは第１のダミーのＹセレクタを介して第１
   の検知デジット線に接続され、第１の検知信号を発生す
   る第１の検知アンプと、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第２の閾値電圧に設定され、メモリセルアレイのワード
   線と第２の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第２の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第２の検知セルアレイと、 直接、もしくは第２のダミーのＹセレクタを介して第２
   の検知デジット線に接続され、第２の検知信号を発生す
   る第２の検知アンプと、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第３の閾値電圧に設定され、メモリセルアレイのワード
   線と第３の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第３の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第３の検知セルアレイと、 直接、もしくは第３のダミーのＹセレクタを介して第３
   の検知デジット線に接続され、第３の検知信号を発生す
   る第３の検知アンプと、からなることを特徴とする請求
   項１に記載の半導体記憶装置。
3. 【請求項３】 ＧＮＤレベルよりも大きい第１の閾値電
   圧、前記第１の閾値電圧よりも大きい第２の閾値電圧、
   前記第２の閾値電圧よりも大きい第３の閾値電圧、前記
   第３の閾値電圧よりも大きい第４の閾値電圧に設定が可
   能なメモリセルトランジスタを使用することにより、１
   つのメモリセルトランジスタあたりに２ｂｉｔのデータ
   を記憶する半導体記憶装置において、 複数のワード線と複数のデジット線との各交点に配置さ
   れ、ゲート電極をワード線に、ドレイン電極をデジット
   線に接続した複数の前記メモリセルトランジスタからな
   るメモリセルアレイと、 入力されるアドレス信号を受けて、 選択ワード線以外のワード線をＧＮＤレベルに設定し、
   該選択ワード線を昇圧するＸデコーダ回路と、 前記選択ワード線の電位を検知し、該検知した電位が第
   １の閾値電圧よりも高くなったときに第１の検知信号を
   発生し、該検知した電位が第２の閾値電圧よりも高くな
   ったときに第２の検知信号を発生し、該検知した電位が
   第３の閾値電圧よりも高くなったときに第３の検知信号
   を発生する検知回路と、 アドレス入力信号に従い、選択デジット線をセンスアン
   プ回路に接続するＹセレクタ回路と、 前記選択デジット線と選択ワード線との交点にある選択
   メモリセルの導通、非導通を判定するセンスアンプ回路
   と、 前記第１の検知信号を受けてセンスアンプ回路の出力を
   ラッチする第１のラッチ回路と、 前記第２の検知信号を受けてセンスアンプ回路の出力を
   ラッチする第２のラッチ回路と、 前記第３の検知信号を受けてセンスアンプ回路の出力を
   ラッチする第３のラッチ回路と、 前記第１のラッチ回路、第２のラッチ回路及び第３のラ
   ッチ回路に保持されたセンスアンプ回路の出力を所定の
   ２ｂｉｔデータの形式に変換するデータ変換回路と、を
   有することを特徴とする半導体記憶装置。
4. 【請求項４】 前記検知回路は、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第１の閾値電圧に設定され、メモリセルアレイのワード
   線と第１の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第１の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第１の検知セルアレイと、 直接、もしくは第１のダミーのＹセレクタを介して第１
   の検知デジット線に接続され、第１の検知信号を発生す
   る第１の検知アンプと、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第２の閾値電圧に設定され、メモリセルアレイのワード
   線と第２の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第２の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第２の検知セルアレイと、 直接、もしくは第２のダミーのＹセレクタを介して第２
   の検知デジット線に接続され、第２の検知信号を発生す
   る第２の検知アンプと、 前記メモリセルトランジスタと同一構造で、閾値が前記
   第３の閾値電圧に設定され、メモリセルアレイのワード
   線と第３の検知デジット線の交点に配置され、ゲート電
   極がメモリセルアレイのワード線に接続され、ドレイン
   が第３の検知デジット線に接続された複数の検知セルト
   ランジスタからなる第３の検知セルアレイと、 直接、もしくは第３のダミーのＹセレクタを介して第３
   の検知デジット線に接続され、第３の検知信号を発生す
   る第３の検知アンプからなることを特徴とする請求項３
   に記載の半導体記憶装置。