JP5065940B2 - 磁気記憶装置 - Google Patents
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Description
上田 善寛 他, "STT-MRAMに向けた低読出し電圧・高速センスアンプの検討" 社団法人 電子情報通信学会 信学技報
(第1の実施形態)
図1は、本発明の第1の実施形態に従う磁気記憶装置のメモリセルアレイとデータ読み出し回路を示している。メモリセルアレイ10は、マトリクス状に配列された複数のメモリセル11を有し、複数のワードライン12と複数のビットライン13との交差部に配置されている。
前述したように、ビットライン13上にはトランジスタ22のオンにより選択されたMTJ素子21に記憶されているデータに対応する電流が流れる。例えば、MTJ素子21にデータ“0”が記憶されているときビットライン13上の電流は0であり、MTJ素子21にデータ“1”が記憶されているときビットライン13上の電流は1であるとする。本実施形態によると、ビットライン13上の電流に対して、電流増幅ブロック16によってグループ毎に重み付け加算がなされる。すなわち、カラム・デコーダ15によって選択されたグループ内のnビットライン上の電流が重み付け加算される。
I−V変換器17は、最も簡単には例えば図4に示すように抵抗R1を用いてもよいが、図5に示すような演算増幅器OAと帰還抵抗R2によるトランスインピーダンス増幅器17を用いてもよい。
図9は、本発明の第2の実施形態に従う磁気記憶装置を示している。図2において図1と相対応する部分に同一符号を付して第1の実施形態との相違点について説明すると、第2の実施形態では、図1中に示した電流増幅ブロック16から出力される加算電流信号が電流入力型のADC19に直接入力される。
11・・・メモリセル
12・・・ワードライン
13・・・ビットライン
14・・・ロウ・デコーダ
15・・・カラム・デコーダ
16・・・電流増幅ブロック
17・・・I−V変換器
18・・・電圧入力型ADC
19・・・電流入力型ADC
Claims (9)
- 複数のワードラインと、
前記ワードラインと交差して配置され、グループ化された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、
前記ワードラインを順次選択する第1のデコーダと、
前記ビットラインをグループ単位で順次駆動する第2のデコーダと、
選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、
前記加算電流信号を電圧信号に変換する電流−電圧変換器と、
前記電圧信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置。 - 複数のワードラインと、
前記ワード線と交差して配置され、グループ化された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、
前記ワードラインを順次選択する第1のデコーダと、
前記ビットラインをグループ単位で順次駆動する第2のデコーダと、
選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、
前記加算電流信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置。 - 前記重み付け加算器は、2のべき乗の重み係数を用いて前記重み付け加算を行うように構成される請求項1または2のいずれか1項記載の磁気記憶装置。
- 前記重み付け加算器は、前記選択されたグループ内のビットライン上を流れる電流をそれぞれ増幅して増幅電流を出力する、異なる利得を持つ複数の電流増幅器を含む請求項1または2のいずれか1項記載の磁気記憶装置。
- 前記重み付け加算器は、前記選択されたグループ内のビットライン上を流れる電流をそれぞれ増幅して増幅電流を出力する、異なる利得を持つ複数の電流増幅器を含み、前記増幅電流を加算することによって前記加算電流信号を生成するように構成される請求項1または2のいずれか1項記載の磁気記憶装置。
- 前記複数の電流増幅器の利得は、2のべき乗の比を持つ請求項4または5のいずれか1項記載の磁気記憶装置。
- 前記電流増幅器は、カレントミラー回路を含む請求項4または5のいずれか1項記載の磁気記憶装置。
- 前記カレントミラー回路は、第1のトランジスタ及び第2のトランジスタを有し、前記第1のトランジスタ及び前記第2のトランジスタは、前記電流増幅器間で異なるサイズ比を持つ請求項7記載の磁気記憶装置。
- 前記カレントミラー回路は、第1のMOSトランジスタ及び第2のMOSトランジスタを有し、前記第1のMOSトランジスタのチャネル幅/チャネル長比と前記第2のMOSトランジスタのチャネル幅/チャネル長比との比は、前記電流増幅器間で異なるように設定される請求項7記載の磁気記憶装置。
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