KR20210101566A - 레벨 쉬프터 회로 및 이를 포함하는 전자 장치 - Google Patents

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KR20210101566A
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한재승
김경민
설해식
정연환
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삼성전자주식회사
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Abstract

레벨 시프터 회로가 제공된다. 레벨 시프터 회로는, 제1 전원공급전압에 연결된 제1 서브회로, 제2 전원공급전압에 연결된 제2 서브회로 및 상기 제1 및 제2 서브회로에 연결되어, 인에이블 신호에 따라 입력노드에 인가되는 신호에 상응하여 제1 전원공급전압 또는 제2 전원공급전압을 출력단자 또는 반전출력단자로 출력하는 시프팅 회로를 포함한다.

Description

레벨 쉬프터 회로 및 이를 포함하는 전자 장치{LEVEL SHIFTER CIRCUITRY AND ELECTRONIC APPARATUS INCLUDING THE SAME}
본 발명은 레벨 쉬프터 회로에 관한 것이다.
일반적으로 반도체 집적회로의 설계에서 상이한 전압레벨을 요구하는 회로들 간의 인터페이스(Interface)를 위해 전압 레벨 쉬프터를 필요로 하는 경우가 있다. 예를 들어, 반도체 등과 같은 집적회로는 정해진 전압 범위에서 동작하지만 외부 회로들과 인터페이스하거나, 다른 회로들에 신호를 제공하기 위해서는 정해진 전압 범위 이상의 신호전압이 필요할 수 있다. 이러한 경우에 사용되는 레벨 쉬프터는 신호 전압의 크기가 서로 다른 두 시스템을 연결할 때 두 시스템 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로이다. 이러한 레벨 쉬프터는 특히 작은 전압 범위에서 큰 전압 범위로 신호 전압 크기를 바꾸어 주는 경우에 사용된다.
특히 높은 출력 전압을 갖는 승압형 변환기(boost converter), 높은 입력 전압을 갖는 강압형 변환기(step-down converter) 또는 푸시풀(push pull) 회로의 구동을 위하여 낮은 전압 레벨의 신호를 높은 전압 레벨로 변환해 주는 레벨 쉬프터(level shifter)가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 레이아웃 면적이 작은 레벨 쉬프터 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공급전압 마진(margin) 및 게인(gain)이 향상된 레벨 쉬프터 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 레벨 시프터 회로는 제1 전원공급전압에 연결된 제1 서브회로, 제2 전원공급전압에 연결된 제2 서브회로 및 제1 및 제2 서브회로에 연결되어, 인에이블 신호에 따라 입력노드에 인가되는 신호에 상응하여 제1 전원공급전압 또는 제2 전원공급전압을 출력단자 또는 반전출력단자로 출력하는 시프팅 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는 픽셀 어레이를 포함하는 제1 레이어 및 제1 레이어 아래에 배치되어, 픽셀 어레이를 구동하는 로우 드라이버를 포함하는 제2 레이어를 포함하고, 로우 드라이버는 어레이로 배치된 복수의 레벨 시프터 회로를 포함하고, 레벨 시프터 회로는 제1 전원공급단자 및 제1 노드 사이에 직렬로 연결된 적어도 둘의 제1 풀업 트랜지스터, 제1 풀업 트랜지스터에 병렬로 연결되고, 제1 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀업트랜지스터, 제1 노드와 제2 전원공급단자 사이에 직렬로 연결된 적어도 둘의 제1 풀다운 트랜지스터, 제2 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀다운 트랜지스터를 포함하고, 적어도 하나의 제1 풀업 트랜지스터와 서로 마주보는 적어도 하나의 제2 풀업 트랜지스터는 크로스 커플로 연결되고, 적어도 하나의 제1 풀다운 트랜지스터와 서로 마주보는 적어도 하나의 제2 풀다운 트랜지스터는 크로스 커플로 연결되어, 제1노드로부터 반전 출력신호를 출력하고, 제2 노드로부터 출력신호를 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 레벨 시프터 회로는 제1 전원공급단자 및 제1 노드 사이에 직렬로 연결된 적어도 둘의 제1 풀업 트랜지스터, 제1 풀업 트랜지스터에 병렬로 연결되고, 제1 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀업트랜지스터, 제1 노드와 제2 전원공급단자 사이에 직렬로 연결된 적어도 둘의 제1 풀다운 트랜지스터, 제2 전원공급단자 및 제2 노드(N3) 사이에 직렬로 연결되는 적어도 둘의 제2 풀다운 트랜지스터를 포함하고, 적어도 하나의 제1 풀업 트랜지스터와 서로 마주보는 적어도 하나의 제2 풀업 트랜지스터는 크로스 커플로 연결되고, 적어도 하나의 제1 풀다운 트랜지스터와 서로 마주보는 적어도 하나의 제2 풀다운 트랜지스터는 크로스 커플로 연결되어, 제1노드로부터 반전 출력신호를 출력하고, 제2 노드로부터 출력신호를 출력할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 2a 내지 도 2d는 도 1의 레벨 시프터 회로의 동작을 설명하기 위한 회로도이고, 도 3은 도 2는 도 1의 레벨 시프터 회로의 동작 중 등가 회로이다.
도 4는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 5는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 6은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 7은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 8은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 9는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 10은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 11는 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 이미지 센서의 블록도이다.
도 12은 도 11에 도시된 이미지 센서의 레이아웃이다.
도 13는 도 12에 도시된 로직 회로 레이어의 레이아웃이다.
도 14은 도 13의 로우 드라이버를 나타낸 블록도이다.
도 15은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 16은 도 13에 포함되는 레벨 시프터 회로의 레이아웃이다.
도 17은 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 디스플레이 장치의 블록도이다.
도 18은 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 반도체 장치의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
본 발명의 설명에 앞서, 회로에 명시된 전원공급전압 VDD, 입력 전원공급전압 VDDI는 다양한 실시예에 따라 시스템 전원공급전압과 동일할 수도 있고, 시스템 전원공급전압으로부터 조정된 전압으로서 서로 다를 수도 있다. 또한 회로에 명시된 입력 접지전압 VSSI는 다양한 실시예에 따라 시스템 접지전압과 동일할 수도 있고, 시스템 접지 전압으로부터 조정되어 서로 다를 수도 있다.
도 1은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 1을 참고하면, 레벨 시프터 회로(Level Shifter Circuitry, 100)는 포지티브 서브회로(10), 네거티브 서브회로(20), 인에이블 회로(31,32) 시프팅 회로(Shifting Circuit, 40)를 포함할 수 있다.
포지티브 서브회로(10)는 MP1 트랜지스터 및 MP2 트랜지스터를 포함할 수 있다. MP1 트랜지스터 및 MP2 트랜지스터 일단 각각은 VDD 전원공급전압에 연결되고, 게이트에는 제1 바이어스 전류(Bias1)에 의한 전압이 인가된다. 포지티브 서브회로(10)에 포함되는 트랜지스터들은, 예를 들어 PMOS 트랜지스터일 수 있다.
시프팅 회로(40)는 몇몇 실시예에 따라 2 단(stage)의 풀업 트랜지스터와 2단의 풀다운 트랜지스터 구조를 포함할 수 있다. 시프팅 회로(40)의 2단의 풀업 트랜지스터와 2단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스커플된 구조로 연결될 수 있다.
예를 들어 시프팅 회로(40)는 MP3 트랜지스터 내지 MP6 트랜지스터(MP3, MP4, MP5, MP 6) 및 MN3 트랜지스터 내지 MN6 트랜지스터(MN3, MN4, MN5, MN6)를 포함할 수 있다. 예를 들어 MP3 트랜지스터 내지 MP6 트랜지스터는 PMOS 트랜지스터일 수 있고, MN3 트랜지스터 내지 MN6 트랜지스터는 NMOS 트랜지스터일 수 있다.
MP3 트랜지스터는 MP1 트랜지스터의 타단과 N1 노드 사이에 연결되고, 게이트는 N3 노드에 연결될 수 있다. MP4 트랜지스터는 MP2 트랜지스터의 타단과 N3 노드 사이에 연결되고, 게이트는 N1 노드에 연결될 수 있다. 즉, MP3 트랜지스터와 MP4 트랜지스터는 서로 크로스 커플(Cross Coupled)된 구조로 연결될 수 있다.
MP5 트랜지스터는 N1 노드와 반전출력단자(Output_bar) 사이에 연결되고, 게이트는 V_Bias1 전원공급단자에 연결될 수 있다. MP6 트랜지스터는 N3 노드와 출력단자(Output) 사이에 연결되고, 게이트는 V_Bias1 전원공급단자에 연결될 수 있다. V_Bias1은 실시예에 따라 시스템 접지전압(GND)과 다른 저전압일 수 있다.
MN5 트랜지스터는 반전출력단자(Output_bar)와 N4 노드 사이에 연결되고, 게이트는 V_Bias2 전원공급단자에 연결될 수 있다. MN6 트랜지스터는 출력단자(Output)와 N2 노드 사이에 연결되고, 게이트는 V_Bias2 전원공급단자에 연결될 수 있다. V_Bias2는 실시예에 따라 시스템 전원공급전압 VDD와 다른 전원공급전압을 가질 수 있다.
MN3 트랜지스터는 일단이 N2 노드에 연결되고, 게이트는 N2 노드에 연결될 수 있다. MN4 트랜지스터는 일단이 N4 노드에 연결되고, 게이트는 N4 노드에 연결될 수 있다. 즉, MN3 트랜지스터와 MN4 트랜지스터는 서로 크로스 커플된 구조로 연결될 수 있다.
네거티브 서브회로(20)는 MN1 트랜지스터 및 MN2 트랜지스터를 포함할 수 있다. MN1 트랜지스터는 MN3 트랜지스터의 타단과 nVDD 전원공급단자에 연결될 수 있다. MN2 트랜지스터는 MN4 트랜지스터의 타단과 nVDD 전원공급단자에 연결될 수 있다.
인이에블 회로(31, 32)는 풀업 트랜지스터 측의 일 노드에 연결될 수 있다. 몇몇 실시예에 따라 인에이블 회로(31,32)는 N1 노드와 N3 노드에 각각 연결될 수 있다. 인에이블 회로(31, 32)는 MN7 트랜지스터와 MN8 트랜지스터를 포함할 수 있다. 인에이블 신호 EN1과 EN2는 서로 반대되는 로직 신호일 수 있다. 예를 들어 인에이블 신호 EN1이 로우이면, 인에이블 신호 EN2는 하이일 수 있다. 인에이블 회로(31, 32)에 포함되는 트랜지스터는 예를 들어 NMOS 트랜지스터일 수 있다. 도면에서는 본 발명의 몇몇 실시예들에 따른 인에이블 회로(31, 32)가 N1 노드와 N3 노드에 각각 연결된 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 인에이블 회로(31, 32) 중 어느 하나의 인에이블 회로를 포함할 수 있다.
MN7 트랜지스터는 일단이 N1 노드에 타단이 VSSI 입력 접지단자에 연결되고, 게이트에는 EN1 인에이블 신호가 인가될 수 있다. MN8 트랜지스터는 일단이 N3 노드에 타단이 VSSI 입력 접지단자에 연결되고, 게이트에는 EN2 인에이블 신호가 인가될 수 있다.
즉, 레벨 쉬프터 회로(100)는 VDD 전원공급단자와 nVDD 전원공급단자 사이에 직렬로 연결된 MP1 트랜지스터, MP3 트랜지스터, MP5 트랜지스터, MN5 트랜지스터, MN3 트랜지스터, MN1 트랜지스터와 VDD 전원공급단자와 nVDD 전원공급단자 사이에 직렬로 연결된 MP2 트랜지스터, MP4 트랜지스터, MP6 트랜지스터, MN6 트랜지스터, MN4 트랜지스터, MN2 트랜지스터를 포함할 수 있고, MP3 트랜지스터와 MP4 트랜지스터는 서로 크로스 커플로 연결되고, MN3 트랜지스터와 MN4 트랜지스터 또한 서로 크로스 커플로 연결될 수 있다.
또한, 레벨 쉬프터 회로(100)는 MP3 트랜지스터와 MP5 트랜지스터 사이의 N1 노드, MP4 트랜지스터와 MP6 트랜지스터 사이의 N3 노드에 각각 연결되는 인에이블 회로(31,32)를 더 포함할 수 있다.
도 2a 내지 도 2d는 도 1의 레벨 시프터 회로의 동작을 설명하기 위한 회로도이고, 도 3은 도 2는 도 1의 레벨 시프터 회로의 동작 중 등가 회로이다.
설명의 편의를 위해, 턴오프되는 트랜지스터는 점선으로 도시하였고, 입력된 신호의 흐름 설명을 위해 이중선(=) 및 굵은 선(-)으로 각각 도시하여 설명한다.
설명의 편의를 위해 전원공급전압 VDD은 3.6V, nVDD는 -1.8V, V_Bias2는 1.8V, V_Bias1는 0V, 바이어스 Bias1는 6μA, 바이어스 Bias2는 4 μA로 가정하고, 각 트랜지스터의 문턱전압 Vth는 0.4V로 가정하나, 본 발명의 실시예가 이에 제한되는 것은 아니며 다양한 실시예에 따라 입력 전압 또는 입력 바이어스의 범위가 달라질 수 있다. 예를 들어 nVDD는 다양한 실시예에 따라 다른 범위의 음전압 또는 양전압을 가질 수 있고, 각 트랜지스터의 문턱전압은 설계에 따라 다른 값을 가질 수도 있다.
바이어스 Bias1 및 바이어스 Bias2는 이후에 설명할 일정한 전류 바이어스를 공급하는 전류 소스에 기초하여 MP1 내지 MP4 트랜지스터의 게이트에 공급되는 바이어스이다. V_Bias1 및 V_Bias2는 일정한 전압 바이어스에 기초하여 MP5, MP6, MN5, MN6 트랜지스터의 게이트에 공급되는 전압 바이어스이다.
도 2a를 참고하면, 인에이블 신호 EN1에 로우(Low)가 인가되면, MN7 트랜지스터는 턴오프된다. 인에이블 신호 EN2에 하이(high)가 인가되면, MN8 트랜지스터는 턴온된다. MP1 트랜지스터 및 MP2 트랜지스터는 바이어스 Bias1에 의해 항상 턴온된다.
N3 노드에 연결된 MP4 트랜지스터 및 MP6 트랜지스터가 턴오프되므로 N3 노드는 로우가 된다. N1 노드에 연결된 MP5 트랜지스터는 V_Bias1 신호에 따라 턴온되므로 하이가 된다. MP4 트랜지스터는 N1 노드의 신호에 따라 턴오프된다. 즉, 전류가 VDD전원공급전압이 MP1, 트랜지스터, MP3 트랜지스터, MP5 트랜지스터를 통해 흘러가면서 레벨 시프팅되어 반전 출력단자(Output_bar)로 3.6V가 출력된다.
한편 바이어스 Bias2에 의해 MN1 트랜지스터와 MN2 트랜지스터는 항상 턴온된다. N4 노드는 반전 출력 단자(Output_bar)와 MN5 트랜지스터를 통해 하이가 되고, MN4 트랜지스터는 턴온된다. N2 노드는 MN4 트랜지스터 및 MN6 트랜지스터가 턴온되므로 로우가 된다. MN3 트랜지스터 및 MN5 트랜지스터는 턴오프된다. 즉, 전류가 nVDD전원공급전압이 MN2 트랜지스터, MN4 트랜지스터, MN6 트랜지스터를 통해 흘러가면서 레벨 시프팅되어 출력 단자(Output)로 -1.8V가 출력된다.
도 2b를 참고하면, 인에이블 신호 EN1에 MN7 트랜지스터의 문턱전압(0.7V)에 가까운 낮은 공급전압(예를 들어 1V가 아닌 0.6V)이 입력되고, 인에이블 신호 EN2에 로우가 입력되는 경우를 도시한 것이다. 도 2b는 도 2a와 달리 MP3 트랜지스터와 MP4 트랜지스터가 턴온된다.
이 경우 전류가 VDD 전원공급전압이 MP1, 트랜지스터, MP3 트랜지스터, MP5 트랜지스터를 통해 흘러가면서 레벨 시프팅되어 반전 출력단자(Output_bar)로 3.6V가 출력된다.
한편 반대 측은 MP4 트랜지스터가 턴온되더라도, MP6 트랜지스터가 턴오프되므로 풀업 회로의 영향없이 nVDD 전원공급전압이 MN2 트랜지스터, MN4 트랜지스터, MN6 트랜지스터를 통해 흘러가면서 레벨 시프팅되어 출력단자(Output)로 -1.8V가 출력된다.
도 2c를 참고하면, 도 2b의 레벨 시프팅 이후 레벨 변경이 유도되는 것을 도시한 것이다.
레벨 쉬프터 회로가 레벨 시프팅을 하는 중 MP2 트랜지스터, MP4 트랜지스터, MP6 트랜지스터, MN6 트랜지스터, MN4 트랜지스터, MN2 트랜지스터(X)가 모두 턴온되는 경우가 발생할 수 있다. 도시한 대로 X로 도시한 트랜지스터들이 모두 턴온되면, 즉, 풀업 트랜지스터들과 풀다운 트랜지스터가 모두 연결되면, 도 3의 등가회로와 같이 동작하게 된다. 이경우 바이어스 Bias1는 Idsp로서 6μA, 바이어스 Bias2는 Idsn으로서 4 μA로 공급된다.
몇몇 실시예에서 등가회로의 VDD는 도 1에 도시된 서브회로의 VDD 전원공급전압으로서 3.6V일 수 있고, 등가회로의 VSS는 도 1에 도시된 VSSI와 동일하게 0V이며, 인에이블 회로에 8 μA가 공급되면서 인에이블 신호가 0.65V이고 MP1 트랜지스터와 MP2 트랜지스터의 게이트에 공급되는 바이어스(Bias1)가 6 μA, MN1 및 MN2 트랜지스터의 게이트에 공급되는 바이어스(Bias 2)가 4 μA라고 가정하자. 이러한 가정은 도 1에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 예시일 뿐, 상기 전압 또는 전류에 한정되는 것은 아니고 다양한 실시예에 따라 다른 범위의 전압 또는 전류일 수 있다.
상기 가정에서 도 3에 기초하여 설명하면, 등가 회로의 MNT 트랜지스터는 새츄레이션(Saturation)되고, MNT 트랜지스터의 드레인-소스 저항 Rdsn _sat은 수학식 1과 같이 설명할 수 있다.
<수학식 1>
Figure pat00001
한편, MPT 트랜지스터는 트라이오드 영역에서 동작하게 되는데, MPT 트랜지스터의 드레인-소스 전류 Idsp를 전압 Vds에 대한 식으로 설명하면, MPT 트랜지스터의 드레인-소스 저항 Rdsp _tri는 수학식 2와 같다.
<수학식 2>
Figure pat00002
즉, 출력전압 Vdsn은 MPT 트랜지스터의 드레인-소스 저항 Rdsp _tri와 MNT 트랜지스터의 드레인-소스 저항 Rdsn _sat를 모두 고려하여 전원전압 VDD와 접지전압 VSS에 기초하여 정리하면, 출력전압 Vdsn의 스윙 범위는 수학식 3과 같이 정리될 수 있다. 수학식 3에서 Vgsp는 MPT 트랜지스터의 게이트 소스 전압이고, Vthp는 MPT 트랜지스터의 문턱전압, V는 (VDD-VSS)이다.
<수학식 3>
Figure pat00003
수학식 3을 MPT 트랜지스터의 드레인-소스 전류 Idsp 및 MNT 트랜지스터의 드레인-소스 전류 Idsn에 대한 식으로 정리하면 수학식 4 및 수학식 5와 같이 정리할 수 있다.
<수학식 4>
Figure pat00004
<수학식 5>
Figure pat00005
VSS는 0V라고 가정하면 수학식 6과 같이 정리될 수 있다.
<수학식 6>
Figure pat00006
앞서 설명한 가정에 따라 VDD, Vgsp, Vthp, Idsn, Idsp에 각각 값을 대입하면, Vdsn 은 3.6-(0.65-0.4)*(4μ/6μ)로서 약 3.6V가 되므로, 인에이블 회로, 즉 입력 신호가 낮은 공급전압(0.65V)을 갖더라도 출력신호의 전압, 즉 출력전압(Output)이 원하는 레벨(3.6V)로 충분히 레벨 시프팅되는 것을 알 수 있다.
한편, 등가 회로의 MPT 트랜지스터가 새츄레이션(Saturation)되고 MNT 트랜지스터가 트라이오드 영역에서 동작하는 경우는 수학식 7과 같이 정리될 수 있다.
<수학식 7>
Figure pat00007
수학식 7에 의할 경우에도 낮은 공급전압이 입력되더라도 출력전압이 충분히 레벨 시프팅되는 것을 알 수 있다.
도 2d를 참고하면, 몇몇 실시예에 따라 출력전압이 레벨 시프팅된 이후에 MP3 트랜지스터와 MP5 트랜지스터, MN4 트랜지스터가 턴오프될 수도 있다.
이 경우 전류는 nVDD 전원공급전압이 MN1 트랜지스터, MN3 트랜지스터, MN5 트랜지스터를 거쳐 반전출력단자(Output_bar)로 -1.8V가 출력될 수 있다. 반대편에는 전류가 VDD 전원공급전압으로부터 MP2 트랜지스터, MP4 트랜지스터, MP6 트랜지스터를 거쳐 흐르므로 출력단자(Output)로 3.6V가 출력될 수 있다.
도 4는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 4를 참조하면, 레벨 시프터 회로(100)는 드라이빙 회로(50)를 더 포함할 수 있다. 설명의 편의를 위해 도 1과 중복되는 구성의 설명은 생략한다.
레벨 시프터 회로(100)는 포지티브 서브 회로(10), 네거티브 서브 회로(20), 시프팅 회로(40) 및 드라이빙 회로(50)를 더 포함할 수 있다.
시프팅 회로(40)는 N3 노드에 입력신호 IN1을 인가받고, N1 노드에 입력신호 IN2를 인가받을 수 있다. 입력 신호 IN1 및 입력신호 IN2는 MP3 트랜지스터 및 MP4 트랜지스터를 턴온 또는 턴오프하여 레벨 쉬프터 회로가 레벨 시프팅 동작을 수행하도록 하는 신호이다. 서브회로(10,20) 및 시프팅 회로(40)의 동작과 관련해서는 도 2a 내지 도 2d에서 설명한 바와 동일하므로 구체적인 설명은 생략한다. 드라이빙 회로(50)는 풀업 드라이버 또는 풀다운 드라이버의 구동에 따라 출력신호(Output)의 전압레벨이 스윙될 수 있다.
드라이빙 회로(50)는 MP10 트랜지스터와 MP9 트랜지스터가 캐스코드 구조로 연결된 풀업 드라이버와, MN9 트랜지스터와 MN10 트랜지스터가 캐스코드 구조로 연결된 풀다운 드라이버를 포함할 수 있다. 몇몇 실시예에 따른 드라이빙 회로(50)는 VDD 전원공급단자와 N5 노드 사이에 직렬로 연결된 MP10 트랜지스터, MP9 트랜지스터, N5 노드와 nVDD 전원공급단자 사이에 직렬로 연결된 MN9 트랜지스터 및 MN 10 트랜지스터를 포함할 수 있다. MP9 트랜지스터와 MP10 트랜지스터는 예를 들어 PMOS 트랜지스터일 수 있고, MN9 트랜지스터와 MN10 트랜지스터는 예를 들어 NMOS 트랜지스터일 수 있다.
MP10 트랜지스터의 게이트에는 N3 노드가 연결될 수 있고, MP9 트랜지스터의 게이트에는 V_Bias1 전원공급단자가 연결될 수 있다. MN9 트랜지스터의 게이트에는 V_Bias2 전원공급단자가 연결될 수 있고, MN10 트랜지스터의 게이트에는 N2 노드가 연결될 수 있다.
도 5는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 5를 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 인에이블 회로(35,36) 및 시프팅 회로(40)를 포함할 수 있다. 서브 회로(10, 20) 및 시프팅 회로(40)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
인이에블 회로(35, 36)는 풀다운 트랜지스터 측의 일 노드에 연결될 수 있다. 몇몇 실시예에 따른 인에이블 회로(35,36)은 N2 노드와 N4 노드에 각각 연결될 수 있다. 인에이블 회로(35, 36)는 MP7 트랜지스터와 MP8 트랜지스터를 포함할 수 있다. MP7 트랜지스터와 MP8 트랜지스터는 예를 들어 PMOS 트랜지스터일 수 있다.
인에이블 회로(35, 36)는 MP7 트랜지스터는 일단이 N4 노드에 타단이 VDDI 전원공급단자에 연결되고, 게이트에는 EN1 인에이블 신호가 인가될 수 있다. MP8 트랜지스터는 일단이 N2 노드에 타단이 VDDI 전원공급단자에 연결되고, 게이트에는 EN2 인에이블 신호가 인가될 수 있다.
도면에서는 본 발명의 몇몇 실시예들에 따른 인에이블 회로(35, 36)가 N2 노드와 N4 노드에 각각 연결된 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 인에이블 회로(35, 36) 중 어느 하나의 인에이블 회로를 포함할 수 있다.
도 6은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 6을 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 인에이블 회로(31,32) 및 시프팅 회로(40)를 포함할 수 있다. 서브 회로(10, 20) 및 인에이블 회로(31,32)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
몇몇 실시예에 따른 시프팅 회로(40)는 2단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터로 구성될 수 있다. 시프팅 회로(40)의 2단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스 커플된 구조로 연결될 수 있다. 몇몇 실시예에 따라 시프팅 회로(40)는 MP3 트랜지스터 내지 MP6 트랜지스터와 MN3 트랜지스터, MN4 트랜지스터를 포함할 수 있다.
MP3 트랜지스터는 MP1 트랜지스터의 타단과 N1 노드 사이에 연결되고, 게이트는 N3 노드에 연결될 수 있다. MP4 트랜지스터는 MP2 트랜지스터의 타단과 N3 노드 사이에 연결되고, 게이트는 N1 노드에 연결될 수 있다. 즉, MP3 트랜지스터와 MP4 트랜지스터는 서로 크로스 커플(Cross Coupled)된 구조로 연결될 수 있다. MP5 트랜지스터는 N1 노드와 반전출력단자(Output_bar), 즉 N4노드 사이에 연결되고, 게이트는 V_Bias1 공급단자에 연결될 수 있다. MP6 트랜지스터는 N3 노드와 출력단자(Output), 즉 N2 노드 사이에 연결되고, 게이트는 V_Bias1 공급단자에 연결될 수 있다.
MN3 트랜지스터는 N4 노드와 MN1 트랜지스터의 일단(드레인 단자) 사이에 연결되고, 게이트는 N2 노드에 연결될 수 있다. MN4 트랜지스터는 N2 노드와 MN2 트랜지스터의 일단(드레인 단자) 사이에 연결되고, 게이트는 N4 노드에 연결될 수 있다. 즉, MN3 트랜지스터와 MN4 트랜지스터는 서로 크로스 커플(Cross Coupled)된 구조로 연결될 수 있다.
도 7은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 7을 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 인에이블 회로(35,36) 및 시프팅 회로(40)를 포함할 수 있다. 서브 회로(10, 20) 및 인에이블 회로(35,36)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
몇몇 실시예에 따른 시프팅 회로(40)는 1단의 풀업 트랜지스터와 2단의 풀다운 트랜지스터로 구성될 수 있다. 시프팅 회로(40)의 1단의 풀업 트랜지스터와 2단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스커플된 구조로 연결될 수 있다. 몇몇 실시예에 따라 시프팅 회로(40)는 MP3 트랜지스터, MP4 트랜지스터와 MN3 트랜지스터 내지 MN6 트랜지스터를 포함할 수 있다.
MP3 트랜지스터는 MP1 트랜지스터의 타단과 N1 노드, 즉, 반전 출력단자(Output_bar) 사이에 연결되고, 게이트는 N3 노드에 연결될 수 있다. MP4 트랜지스터는 MP2 트랜지스터의 타단과 N3 노드, 즉. 출력단자(Output) 사이에 연결되고, 게이트는 N1 노드에 연결될 수 있다. 즉, MP3 트랜지스터와 MP4 트랜지스터는 서로 크로스 커플(Cross Coupled)된 구조로 연결될 수 있다.
MN5 트랜지스터는 반전출력단자(Output_bar)와 N4 노드 사이에 연결되고, 게이트는 V_Bias2 공급단자에 연결될 수 있다. MN6 트랜지스터는 출력단자(Output)와 N2 노드 사이에 연결되고, 게이트는 V_Bias2 공급단자에 연결될 수 있다. MN3 트랜지스터는 N4 노드와 MN1 트랜지스터의 일단(드레인 단자) 사이에 연결되고, 게이트는 N2 노드에 연결될 수 있다. MN4 트랜지스터는 N2 노드와 MN2 트랜지스터의 일단(드레인 단자) 사이에 연결되고, 게이트는 N4 노드에 연결될 수 있다. 즉, MN3 트랜지스터와 MN4 트랜지스터는 서로 크로스 커플(Cross Coupled)된 구조로 연결될 수 있다.
도 8은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 8을 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 시프팅 회로(40) 및 인버터 회로(60)를 포함할 수 있다. 서브 회로(10, 20)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
몇몇 실시예에 따른 시프팅 회로(40)는 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터로 구성될 수 있다. 시프팅 회로(40)의 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스 커플된 구조로 연결될 수 있다. 또는 시프팅 회로(40)는 2개의 인버터가 서로 크로스 커플된 구조로 연결된 것으로 설명할 수도 있다.
시프팅 회로(40)는 N5 노드로 입력신호 IN1을, N6 노드로 입력신호 IN2를 입력받을 수 있고, 풀업 트랜지스터와 풀 다운 트랜지스터는 N5 노드 또는 N6 노드를 기준으로 노드 양단에 각각 연결될 수 있다.
몇몇 실시예에 따라 시프팅 회로(40)는 MP3 트랜지스터, MP4 트랜지스터와 MN3 트랜지스터, MN4 트랜지스터를 포함할 수 있다. MP3 트랜지스터는 MP1 트랜지스터의 일단(드레인 단자)과 N5 노드 사이에 연결되어, 게이트에는 N6 노드가 연결될 수 있다. MP4 트랜지스터는 MP2 트랜지스터의 일단(드레인 단자)과 N6 노드 사이에 연결되어, 게이트에는 N5 노드가 연결될 수 있다. MN3 트랜지스터는 MN1 트랜지스터의 일단(드레인 단자)과 N5 노드 사이에 연결되어, 게이트에는 N5 노드가 연결될 수 있다. MN4 트랜지스터는 MN2 트랜지스터의 일단(드레인 단자)과 N6 노드가 연결되어, 게이트에는 N5 노드가 연결될 수 있다.
인버터 회로(60)는 몇몇 실시예에 따라 VDD 전원공급단자와 nVDD 전원공급단자 사이에 캐스코드 구조로 연결된 MP13 트랜지스터와 MN13 트랜지스터를 포함할 수 있다. 인버터 회로(60)의 입력, 즉 MP13 트랜지스터와 MN13 트랜지스터의 게이트는 N6 노드에 연결될 수 있다. 인버터 회로(60)의 출력, 즉 MP13 트랜지스터의 일단(드레인 단자)와, MN13 트랜지스터의 일단(드레인 단자)는 출력단자(Output)에 연결될 수 있다. 즉, 인버터 회로(60)는 N6 노드의 신호를 인버팅(inverting)하여 출력단자(Output)로 출력한다.
도 9는 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 9를 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 인에이블 회로(35, 36) 및 시프팅 회로(40)를 포함할 수 있다. 서브 회로(10, 20) 및 인에이블 회로(35, 36)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
몇몇 실시예에 따른 시프팅 회로(40)는 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터로 구성될 수 있다. 시프팅 회로(40)의 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스커플된 구조로 연결될 수 있다. 또는 시프팅 회로(40)는 2개의 인버터가 서로 크로스 커플된 구조로 연결된 것으로 설명할 수도 있다. 시프팅 회로(40)는 N5 노드에 인에이블 회로(35)가 연결되어 입력신호를 입력받을 수 있고, N6 노드에 인에이블 회로 (36)이 연결되어 입력신호를 입력받을 수 있다. 시프팅 회로(40)의 풀업 트랜지스터와 풀 다운 트랜지스터는 N5 노드 또는 N6 노드를 기준으로 노드 양단에 각각 연결될 수 있다. 시프팅 회로(40)의 나머지 구체적인 구성은 도 8에서 설명한 바와 동일하므로, 설명을 생략한다.
도 10은 몇몇 실시예에 따른 레벨 시프터 회로이다.
도 10을 참조하면, 레벨 시프터 회로(100)는 서브 회로(10, 20), 인에이블 회로(31, 32) 및 시프팅 회로(40)를 포함할 수 있다. 서브 회로(10, 20) 및 인에이블 회로(31, 32)의 구성 및 동작과 관련하여 앞서 설명한 바와 중복되는 설명은 생략한다.
몇몇 실시예에 따른 시프팅 회로(40)는 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터로 구성될 수 있다. 시프팅 회로(40)의 1단의 풀업 트랜지스터와 1단의 풀다운 트랜지스터는 캐스코드 구조로 연결되고, 적어도 둘의 캐스코드 구조가 병렬 연결되면서, 서로 마주보는 풀업 트랜지스터 또는 서로 마주보는 풀다운 트랜지스터가 서로 크로스커플된 구조로 연결될 수 있다. 또는 시프팅 회로(40)는 2개의 인버터가 서로 크로스 커플된 구조로 연결된 것으로 설명할 수도 있다. 시프팅 회로(40)는 N5 노드에 인에이블 회로(31)가 연결되어 입력신호를 입력받을 수 있고, N6 노드에 인에이블 회로(32)이 연결되어 입력신호를 입력받을 수 있다. 시프팅 회로(40)의 풀업 트랜지스터와 풀 다운 트랜지스터는 N5 노드 또는 N6 노드를 기준으로 노드 양단에 각각 연결될 수 있다. 시프팅 회로(40)의 나머지 구체적인 구성은 도 8에서 설명한 바와 동일하므로, 설명을 생략한다.
도 11는 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 이미지 센서의 블록도이고, 도 12는 도 11에 도시된 이미지 센서의 레이아웃이며, 도 13은 도 12에 도시된 로직 회로 레이어의 레이아웃이다. 도 14는 도 13의 로우 드라이버를 나타낸 블록도이다.
도 11을 참고하면, 이미지 센서(1000)는 컨트롤 레지스터 블록(1100), 타이밍 제너레이터(1200), 로우 드라이브(1300), 픽셀 어레이(1400), 아날로그 디지털 컨버터(1500), 램프 신호 생성기(1600), 버퍼부(1700)를 포함할 수 있다,
컨트롤 레지스터 블록(1100)은 이미지 센싱 장치(1000)의 동작을 전체적으로 제어할 수 있다. 특히, 타이밍 제네레이터(1200), 램프 신호 생성기(1600) 및 버퍼부(1700)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(1200)는 이미지 센싱 장치(1000)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(1200)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(1300), 아날로그 디지털 컨버터(1500), 램프 신호 생성기(1600) 등에 전달될 수 있다.
픽셀 어레이(1400)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(1400)는 복수의 픽셀(또는 단위 픽셀)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 빛을 받아들여 전하를 생성하는 광전 소자와, 광전 소자가 생성한 전하를 전기 신호로 변환하는 픽셀 회로 등을 포함할 수 있다. 광전 소자는 유기 포토 다이오드 또는 반도체 포토 다이오드 등을 포함할 수 있으며, 일 실시예에서 유기 포토 다이오드와 반도체 포토 다이오드가 복수의 픽셀들(PX) 각각에서 서로 적층될 수 있다. 픽셀 회로는 광전 소자가 생성한 전하를 전기 신호로 변환하기 위한 복수의 트랜지스터들을 포함할 수 있다.
로우 드라이버(1300)는 픽셀 어레이(1400)의 로우(row)를 선택적으로 활성화시킬 수 있다.
아날로그 디지털 컨버터(1500)는 픽셀 어레이(1400)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
비록 도면에서는 아날로그 디지털 컨버터(1500)가 상관 이중 샘플러(CDS), 비교기 등을 포함하는 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 상관 이중 샘플러(CDS), 비교기 등은 아날로그 디지털 컨버터(500)와 서로 분리된 로직 회로로 구현될 수도 있다.
램프 신호 생성기(1600)는 아날로그 디지털 컨버터(1500)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 아날로그 디지털 컨버터(1500)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프 신호 생성기(1600)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(1700)는 예를 들어, 래치부를 포함할 수 있다. 버퍼부(1700)는 외부로 제공할 이미지 신호를 임시적으로 저장할 수 있으며, 이미지 데이터를 외부 메모리 또는 외부 장치로 전송할 수 있다.
도 12을 참고하면, 이미지 센서(1000)는 스택(stack)되는 복수의 레이어로 구현될 수 있다. 몇몇 실시예에 따라 픽셀 어레이(1400)는 제1 레이어(Layer 1)에 구현되고, 나머지 구성, 즉 로직 회로는 제2 레이어(Layer 2)에 구현될 수 있다. 로직 회로에는 도 12에 도시된 이미지 센서(1000)에서, 픽셀 어레이(1400)를 제외한 나머지 구성요소들(1100, 1200, 1300, 1500, 1600, 1700)이 포함될 수 있다. 즉, 픽셀 어레이 영역과 로직 회로 영역은 웨이퍼 레벨에서 서로 적층될 수 있다.
제1 레이어(Laye 1)는 복수의 픽셀(PX)들이 포함되는 센싱 영역(SA)과, 센싱 영역(SA) 주변에 마련되는 제1 패드 영역(PA1)을 포함할 수 있다. 제1 패드 영역(PA1)에는 복수의 상부 패드들(PAD1)이 포함되고, 복수의 상부 패드들(PAD1)은 비아 등을 통해 제2 레이어(Layer 2)의 제2 패드 영역(PA2)에 마련된 패드들(PAD21, PAD22) 및 로직 회로(LOGIC)에 연결될 수 있다.
몇몇 실시예에 따라 패드(PAD21, PAD22)는 입력 인터페이스 패드일 수 있고 패드(PAD23)은 출력 인터페이스 패드일 수 있다.
도 13를 참고하면, 제2 레이어는 데이터버스(DBS, 1800), 아날로그 디지털 컨버터(1500), 램프 신호 생성기(1600)는 제1 방향으로 패드 영역(PAD21, PAD22)에 인접하여 배치될 수 있다. 로우 드라이버(1300)는 제2 방향으로 패드 영역(PAD21, PAD22)과 패드 영역(PAD23) 사이에 배치될 수 있다. 로우 드라이버(1400)는 도 14를 참고하면, 로우 드라이버(1300)는 수직 디코더(vertical decoder; 1310), 로직부(1320), 레벨 시프터 회로(100) 및 드라이버(1330)를 포함할 수 있다.
로우 드라이버(1300)는 타이밍 제네레이터(1200)에서 발생된 동작 타이밍 기준 신호를 입력 받을 수 있다. 로직부(1320)는 수직 디코더(1310)에서 디코딩된 결과에 따라, 레벨 시프터(100)로 인에이블 신호(EN1, EN2)를 제공할 수 있다. 레벨 시프터 회로(100)는 인에이블 신호에 의해 인에이블 되어, 출력 전압을 출력할 수 있다. 레벨 시프터 회로(100)는 앞서 설명한 두 개의 인버터가 크로스 결합되어 타겟 전압을 출력하는 시프팅 회로, 소스 회로, 서브 회로, 인에이블 회로를 포함할 수 있다. 드라이버(1300)는 레벨 시프터 회로(100)로부터 출력된 전압을 보정하여 픽셀 어레이(1400)에 입력할 수 있다.
즉, 로우 드라이버(1600)는 레벨 시프터 회로를 어레이 형태로 포함할 수 있다. 제1 방향으로 M개(M은 자연수), 제2 방향으로 N개(N은 M보다 큰 자연수)의 어레이로 포함될 수 있고 이 경우 도 14 및 도 15에 도시된 것처럼 소스 회로에 연결되어 어레이 형태로 배치될 수 있다.
패드(PAD21, PAD22)로 입력된 전원공급전압은 데이터 버스(1800)를 통해 전송되어 로직회로의 다른 구성요소를 거쳐 로우 드라이버(1300)로 인가된다. 로우 드라이버(1300)에 포함된 레벨 시프터 회로(100)는 로우 드라이버(1300)의 전원 입력단자(예를 들어 PAD 21, PAD22)로부터 멀어질수록, 예를 들어 Y지점의 경우, 신호의 전송경로가 길어지면서 입력된 공급전압보다 낮아진 공급전압에서 동작하게 된다. 몇몇 실시예에 따른 레벨 시프터 회로(100)는 공급전압 마진을 보다 확보하여 낮은 공급전압에서도 동작할 수 있다.
도 15을 참고하면, 레벨 시프터 회로는 적어도 하나 이상의 소스 회로를 더 포함할 수 있다. 레벨 시프터 회로(100-1 내지 100-N)는 소스 회로에 복수 개 연결될 수 있다. 소스 회로는 소스 트랜지스터 및 전류원을 포함할 수 있다.
소스 트랜지스터는 일단이 시스템 전원공급전압(VDD) 또는 입력 전원공급전압(VDDI)에 연결되고 타단 및 게이트가 소스 노드(ND0)에 연결될 수 있다. 전류원은 소스 노드(ND0)에 연결되어 기설정된 바이어스 전류(Bias)를 공급할 수 있다. 예를 들어 바이어스 전류는 도 1에 도시된 바이어스 Bias 1 또는 바이어스 Bias 2일 수 있다.
몇몇 실시예에 따라 바이어스 전류(Bias1)와 바이어스 전류(Bias2)가 서로 다른 경우 소스 회로는 복수 개로 구현될 수 있다. 레벨 시프터 회로(100)의 서브회로(10)에 공급되는 바이어스 전류(Bias 1)은 제1 소스 회로로부터 공급될 수 있다. 또한 서브회로(20)에 공급되는 바이어스 전류(Bias2)는 제2 소스 회로로부터 공급될 수 있다. 제1 소스 회로와 제2 소스 회로는 서로 독립적일 수 있다.도시하지는 아니하였으나, 몇몇 실시예에 따라 소스 회로는 적어도 하나의 전압원을 더 포함할 수 있다. 전압원은 도 1에 도시된 전압 바이어스 V_Bias 1 또는 V_Bias 2를 공급할 수 있다.
도 16은 도 13에 포함되는 레벨 시프터 회로의 레이아웃이다.
도 16(a)을 참조하면, 비교예의 레벨 시프터 회로(1300)는 프리업 회로(Pre-Up), 업 회로(Up), 업 드라이버 회로(Up-driver), 다운 회로(Down) 회로 및 다운 드라이버 회로(Down - driver)회로를 포함한다. 업 드라이브 회로 및 다운 드라이버 회로는 도 14의 드라이버(1330)에 포함될 수 있다. 풀업 및 풀다운 동작을 위해 프리업 회로(Pre-Up), 업 회로(Up) 및 다운 회로(Down) 회로를 필요로 하므로, 비교예의 레벨 시프터 회로의 사이즈가 컸다.
그러나 본 명세서에 개시된 몇몇 실시예에 따른 레벨 시프터 회로(1300)는 도 16(b)와 같이 공급전압 마진을 충분히 확보하면서도 풀업-풀다운 동작을 위한 프리업 회로(Pre-Up)의 사이즈(Lc1), 업 회로(Up) 및 다운 회로(Down) 회로의 사이즈(Lc2)를 줄여서, 레이아웃 설계상 면적이 줄어드는 효과가 있다.
도 17은 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 디스플레이 장치의 블록도이다.
도 17을 참조하면, 디스플레이 장치(2000)는 디스플레이 패널(2100), 소스드라이버(2200), 게이트드라이버(2300), 컨트롤러(2400)를 포함한다.
디스플레이 패널(2100)은 복수의 데이터라인들(S1 내지 SN), 복수의 게이트라인들(G1 내지 Gg) 및 상기 복수의 데이터라인들과 상기 복수의 게이트라인들 사이에 접속된 복수의 픽셀들(Cell)을 포함한다.
소스 드라이버(2200)는 컨트롤러(2400)로부터 출력되는 제어신호들(CON2)에 응답하여 디스플레이 패널(2100)에 구현된 복수의 데이터 라인들(또는 소스라인들)을 구동하고, 데이터를 디스플레이 패널(2100)에 출력한다.
게이트 드라이버(2300)는 컨틀롤러(2400)로부터 출력되는 제어신호들(CON1)에 응답하여, 소스드라이버(2200)로부터 출력되는 데이터들이 복수의 픽셀에 각각 공급될 수 있도록 디스플레이 패널(2100)에 구현된 복수의 게이트 라인들(또는 스캔 라인들)을 순차적으로 구동한다. 이때 게이트 드라이버(230)는 본 발명의 몇몇 실시예에 따른 레벨 시프터 회로(100)를 포함할 수 있고, 제어신호들(CON1)에 응답하여 게이트 라인을 구동하기 위한 구동전압을 레벨 시프팅 할 수 있다.
도 18은 몇몇 실시예에 따른 레벨 시프터 회로를 포함하는 반도체 장치의 블록도이다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치(3000)는 메모리 셀 어레이(3200)와 주변 회로(3100)을 포함할 수 있다.
반도체 장치(3000)는 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있으나, 실시예들이 이러한 예시들에 제한되는 것은 아니다.
이하에서는 반도체 장치(3000)가 수직형 낸드 플래시 메모리(VNAND)인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에따른 실시예들이 이러한 예시에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 따른 실시예들은 앞서 설명한 비휘발성 메모리들에 얼마든지 적용 가능하다.
메모리 셀 어레이(3200)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(3100)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(3130)에 연결될 수 있다.
주변 회로(3100)는 반도체 장치(3000)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(3000)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(3100)는 제어 로직(3120), 로우 디코더(3110) 및 페이지 버퍼(3130)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(3100)는 입출력 회로, 반도체 장치(3000)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(3200)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(3120)은 로우 디코더(3110), 전압 생성 회로 및 입출력 회로에 연결될 수 있다. 제어 로직(3120)은 반도체 장치(3000)의 전반적인 동작을 제어할 수 있다. 제어 로직(3120)은 제어 신호(CTRL)에 응답하여 반도체 장치(3000) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(3120)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절하는 신호를 로우 디코더(3110)로 전송할 수 있다.
로우 디코더(3110)는 내부 제어신호에 포함된 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 로우 디코더(3110)는 내부 제어 신호에 따라 레벨 시프터 회로(100)의 레벨 시프팅 동작을 활성화(Enable)할 수 있다. 레벨 시프터 회로(100)는 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행에 상응하는 전압으로 입력 전압을 레벨 시프팅하여 출력할 수 있다.
페이지 버퍼(3130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(3200)에 연결될 수 있다. 페이지 버퍼(3130)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(3130)는 기입 드라이버로 동작하여 메모리 셀 어레이(3200)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(3130)는 감지 증폭기로 동작하여 메모리 셀 어레이(3200)에 저장된 데이터(DATA)를 감지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 레벨 시프터 회로 10, 20: 서브회로
31, 32, 35, 36: 인에이블 회로 40 : 시프팅 회로
50 : 드라이빙 회로 60 : 인버터

Claims (20)

  1. 제1 전원공급전압에 연결된 제1 서브회로;
    제2 전원공급전압에 연결된 제2 서브회로; 및
    상기 제1 및 제2 서브회로에 연결되어, 인에이블 신호에 따라 입력노드에 인가되는 신호에 상응하여 상기 제1 전원공급전압 또는 상기 제2 전원공급전압을 출력단자 또는 반전출력단자로 출력하는 시프팅 회로를 포함하는 레벨 시프터 회로.
  2. 제1항에 있어서, 제1 서브회로는
    상기 제1 전원공급전압에 일단이 연결된 제1 제1 타입 트랜지스터;
    상기 제1 전원공급전압에 일단이 연결된 제2 제1 타입 트랜지스터를 포함하는, 레벨 시프터 회로.
  3. 제2항에 있어서, 제2 서브회로는
    상기 제2 전원공급전압에 일단이 연결된 제1 제2 타입 트랜지스터;
    상기 제2 전원공급전압에 일단이 연결된 제2 제2 타입 트랜지스터를 포함하는, 레벨 시프터 회로.
  4. 제3항에 있어서, 상기 시프팅 회로는
    적어도 하나의 단(stage)으로 연결되는 풀업 트랜지스터; 및
    상기 풀업 트랜지스터의 일단에 적어도 하나의 단(stage)으로 연결되고, 적어도 하나가 풀다운 트랜지스터를 포함하고,
    상기 풀업 트랜지스터의 타단은 상기 제1 제1 타입 트랜지스터 및 상기 제2 제1 타입 트랜지스터에 각각 연결되고,
    상기 풀다운 트랜지스터의 일단은 상기 제1 제2 타입 트랜지스터 및 상기 제2 제2 타입 트랜지스터에 각각 연결되고,
    서로 마주보는 풀업 트랜지스터 및 서로 마주보는 풀다운 트랜지스터 각각은 크로스 커플 구조로 연결되는, 레벨 시프터 회로.
  5. 제3항에 있어서,
    상기 제1 제1 타입 트랜지스터 및 상기 제2 제1 타입 트랜지스터에 각각 일단이 연결되는 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터;
    상기 제1 제2 타입 트랜지스터 및 상기 제2 제2 타입 트랜지스터에 각각 일단이 연결되고, 상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터의 타단에 각각 타단이 연결되는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터;
    상기 제1 풀업 트랜지스터와 상기 제2 풀업 트랜지스터의 게이트는 크로스 커플 구조로 연결되고,
    상기 제1 풀다운 트랜지스터 및 상기 제2 풀다운 트랜지스터의 게이트가 크로스 커플 구조로 연결되는, 레벨 시프터 회로.
  6. 제1항에 있어서,
    상기 인에이블 신호에 따라 상기 시프팅 회로를 동작시키는 인에이블 회로를 더 포함하는, 레벨 시프터 회로.
  7. 제6항에 있어서, 상기 인에이블 회로는
    게이트에 상기 인에이블 신호가 인가되고, 일단은 접지전압에 연결되고, 타단은 상기 입력노드에 연결되는 N 타입 트랜지스터를 포함하는, 레벨 시프터 회로.
  8. 제6항에 있어서, 상기 인에이블 회로는
    게이트에 상기 인에이블 신호가 인가되고, 일단은 제1 전원공급전압에 연결되고, 타단은 상기 입력노드에 연결되는 P타입 트랜지스터를 포함하는, 레벨 시프터 회로.
  9. 제1항에 있어서,
    상기 출력단자 또는 반전출력단자에서의 출력 신호를 기설정된 전압레벨 범위로 증폭하는 드라이빙 회로를 더 포함하는, 레벨 시프터 회로.
  10. 제1항에 있어서,
    상기 출력단자 또는 반전출력단자에서의 출력 신호를 인버팅하는 인버터 회로를 더 포함하는, 레벨 시프터 회로.
  11. 제1 전원공급단자 및 제1 노드 사이에 직렬로 연결된 적어도 둘의 제1 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터에 병렬로 연결되고, 상기 제1 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀업 트랜지스터;
    상기 제1 노드와 제2 전원공급단자 사이에 직렬로 연결된 적어도 둘의 제1 풀다운 트랜지스터;
    상기 제2 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀다운 트랜지스터를 포함하고,
    적어도 하나의 상기 제1 풀업 트랜지스터와 서로 마주보는 적어도 하나의 상기 제2 풀업 트랜지스터는 크로스 커플로 연결되고,
    적어도 하나의 상기 제1 풀다운 트랜지스터와 서로 마주보는 적어도 하나의 상기 제2 풀다운 트랜지스터는 크로스 커플로 연결되어,
    상기 제1 노드로부터 반전 출력신호를 출력하고, 상기 제2 노드로부터 출력신호를 출력하는, 레벨 시프터 회로.
  12. 제11항에 있어서, 상기 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터는
    상기 제1 전원공급단자에 일단이 연결되고, 게이트가 제1 바이어스에 연결되는 제1 서브 풀업 트랜지스터 및 제2 서브 풀업 트랜지스터;
    상기 제1 서브 풀업 트랜지스터의 타단과 상기 제1 노드 및 제1 입력노드에 연결되는 제1 시프팅 풀업 트랜지스터; 및
    상기 제2 서브 풀업 트랜지스터의 타단과 상기 제2 노드 및 제2 입력노드에 연결되는 제2 시프팅 풀업 트랜지스터;를 포함하고
    상기 제1 시프팅 풀업 트랜지스터와 상기 제2 시프팅 풀업 트랜지스터는 크로스 커플로 연결되는, 레벨 시프터 회로.
  13. 제11항에 있어서, 상기 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터는
    상기 제1 전원공급단자에 일단이 연결되고, 게이트가 제1 바이어스에 연결되는 제1 서브 풀업 트랜지스터 및 제2 서브 풀업 트랜지스터;
    상기 제1 서브 풀업 트랜지스터의 타단과 제1 입력노드 사이에 연결되는 제1 시프팅 풀업 트랜지스터;
    게이트가 상기 제1 시프팅 풀업 트랜지스터와 크로스 커플로 연결되며, 상기 제2 서브 풀업 트랜지스터의 타단과 제2 입력노드에 연결되는 제2 시프팅 풀업 트랜지스터;
    게이트에 제3 전원공급단자가 연결되고, 상기 제1 입력노드와 상기 제1 노드 사이에 연결되는 제3 시프팅 풀업 트랜지스터; 및
    게이트에 상기 제3 전원공급단자가 연결되고, 상기 제2 입력노드와 상기 제1 노드 사이에 연결되는 제4 시프팅 풀업 트랜지스터를 포함하는, 레벨 시프터 회로.
  14. 제11항에 있어서, 상기 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터는
    상기 제2 전원공급단자에 일단이 연결되고, 게이트가 제2 바이어스에 연결되는 제1 서브 풀다운 트랜지스터 및 제2 서브 풀다운 트랜지스터;
    상기 제1 서브 풀다운 트랜지스터의 타단과 상기 제1 노드에 연결되는 제1 시프팅 풀다운 트랜지스터; 및
    상기 제2 서브 풀다운 트랜지스터의 타단과 상기 제1 노드에 연결되는 제2 시프팅 풀다운 트랜지스터;를 포함하고
    상기 제1 시프팅 풀다운 트랜지스터와 상기 제2 시프팅 풀다운 트랜지스터는 크로스 커플로 연결되는, 레벨 시프터 회로.
  15. 제11항에 있어서, 상기 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터는
    상기 제2 전원공급단자에 일단이 연결되고, 게이트가 제2 바이어스에 연결되는 제1 서브 풀다운 트랜지스터 및 제2 서브 풀다운 트랜지스터;
    일단이 상기 제1 서브 풀다운 트랜지스터의 타단에 연결되는 제1 시프팅 풀다운 트랜지스터;
    게이트가 상기 제1 시프팅 풀다운 트랜지스터와 크로스 커플로 연결되며, 일단이 상기 제2 서브 풀다운 트랜지스터의 타단에 연결되는 제2 시프팅 풀다운 트랜지스터;
    게이트에 제4 전원공급단자가 연결되고, 상기 제1 시프팅 풀다운 트랜지스터의 타단 또는 제3 입력노드와 상기 제1 노드 사이에 연결되는 제3 시프팅 풀다운 트랜지스터; 및
    게이트에 제3 전원공급단자가 연결되고, 상기 제2 시프팅 풀다운 트랜지스터의 타단 또는 제4 입력노드와 상기 제1 노드 사이에 연결되는 제4 시프팅 풀다운 트랜지스터를 포함하는, 레벨 시프터 회로.
  16. 제11항에 있어서, 게이트에 인에이블 신호가 인가되고, 일단은 접지전압에 연결되고, 타단은 상기 제1 및 제2 입력노드에 각각 연결되는 트랜지스터들을 포함하는, 레벨 시프터 회로.
  17. 제11항에 있어서, 게이트에 인에이블 신호가 인가되고, 일단은 제1 전원공급전압에 연결되고, 타단은 타단은 상기 제3 및 제4 입력노드에 연결되는 트랜지스터를 더 포함하는, 레벨 시프터 회로.
  18. 픽셀 어레이를 포함하는 제1 레이어; 및
    상기 제1 레이어 아래에 배치되어, 상기 픽셀 어레이를 구동하는 로우 드라이버를 포함하는 제2 레이어;를 포함하고,
    상기 로우 드라이버는 어레이로 배치된 복수의 레벨 시프터 회로를 포함하고,
    상기 레벨 시프터 회로는
    제1 전원공급단자 및 제1 노드 사이에 직렬로 연결된 적어도 둘의 제1 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터에 병렬로 연결되고, 상기 제1 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀업 트랜지스터;
    상기 제1 노드와 제2 전원공급단자 사이에 직렬로 연결된 적어도 둘의 제1 풀다운 트랜지스터;
    상기 제2 전원공급단자 및 제2 노드 사이에 직렬로 연결되는 적어도 둘의 제2 풀다운 트랜지스터를 포함하고,
    적어도 하나의 상기 제1 풀업 트랜지스터와 서로 마주보는 적어도 하나의 상기 제2 풀업 트랜지스터는 크로스 커플로 연결되고,
    적어도 하나의 상기 제1 풀다운 트랜지스터와 서로 마주보는 적어도 하나의 상기 제2 풀다운 트랜지스터는 크로스 커플로 연결되어,
    상기 제1 노드로부터 반전 출력신호를 출력하고, 상기 제2 노드로부터 출력신호를 출력하는, 이미지 센서.
  19. 제18항에 있어서, 상기 레벨 시프터 회로는
    게이트에 인에이블 신호가 인가되고, 일단은 접지전압에 연결되고, 타단은 상기 입력노드에 연결되는 N 타입 트랜지스터를 포함하는, 이미지 센서.
  20. 제19항에 있어서, 상기 인에이블 신호는
    제1 입력노드에 입력되는 제1 인에이블 신호 및 제2 입력노드에 입력되는 제2 인에이블 신호를 포함하고,
    상기 제1 인에이블 신호와 상기 제2 인에이블 신호는 서로 반대되는 신호인, 이미지 센서.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112243569A (zh) * 2018-06-19 2021-01-19 株式会社索思未来 半导体集成电路装置及电平位移电路
US11632110B2 (en) * 2020-08-10 2023-04-18 Mediatek Inc. High speed circuit with driver circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429716B1 (en) * 1998-12-14 2002-08-06 Ati International Srl Pre-buffer voltage level shifting circuit and method
US6801064B1 (en) * 2002-08-27 2004-10-05 Cypress Semiconductor, Corp Buffer circuit using low voltage transistors and level shifters
US7053657B1 (en) * 2003-06-26 2006-05-30 Cypress Semiconductor Corporation Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs
US7215146B2 (en) * 2004-10-29 2007-05-08 Intel Corporation High speed buffered level-up shifters
US7834661B2 (en) 2005-02-22 2010-11-16 Samsung Electronics Co., Ltd. Ultra-low-power level shifter, voltage transform circuit and RFID tag including the same
US7710182B2 (en) * 2007-07-19 2010-05-04 Chartered Semiconductor Manufacturing, Ltd. Reliable level shifter of ultra-high voltage device used in low power application
US20090206878A1 (en) * 2008-02-14 2009-08-20 Himax Technologies Limited Level shift circuit for a driving circuit
US7994821B1 (en) 2010-04-02 2011-08-09 Altera Corporation Level shifter circuits and methods
TWI376097B (en) * 2008-09-18 2012-11-01 Ili Technology Corp Level shift circuit
US8723551B2 (en) * 2009-11-02 2014-05-13 Ati Technologies Ulc Integrated circuit with improved level shifter
US8766696B2 (en) 2010-01-27 2014-07-01 Solaredge Technologies Ltd. Fast voltage level shifter circuit
US8564357B2 (en) 2011-04-20 2013-10-22 Pacesetter, Inc. Voltage level shifting circuit
US9246493B2 (en) 2012-08-01 2016-01-26 Renesas Electronics Corporation Level shift circuit and semiconductor device
US8791743B1 (en) 2013-02-18 2014-07-29 Apple Inc. Balanced level shifter with wide operation range
JP6336831B2 (ja) 2014-06-25 2018-06-06 ローム株式会社 インタフェース回路、それを用いた半導体集積回路
US9559673B2 (en) 2015-04-01 2017-01-31 Qualcomm Incorporated Low-power wide-range level shifter
US9647660B1 (en) * 2016-08-05 2017-05-09 Arm Limited Apparatus and method for universal high range level shifting
US10164637B2 (en) * 2017-02-24 2018-12-25 Qualcomm Incorporated Level shifter for voltage conversion
US10187061B1 (en) * 2017-06-16 2019-01-22 Apple Inc. Level shifting circuit with data resolution and grounded input nodes

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