JP2000222884A - 連想メモリのアイドルワードの検出回路および検出方法 - Google Patents
連想メモリのアイドルワードの検出回路および検出方法Info
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- JP2000222884A JP2000222884A JP11023602A JP2360299A JP2000222884A JP 2000222884 A JP2000222884 A JP 2000222884A JP 11023602 A JP11023602 A JP 11023602A JP 2360299 A JP2360299 A JP 2360299A JP 2000222884 A JP2000222884 A JP 2000222884A
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Abstract
(57)【要約】
【課題】 バリッドセルを有するＣＡＭにおいて、バリ
ッドセルのデータとアドレスエンコーダを利用して、ア
イドルワードを検出し出力する。 【解決手段】 バリッドセル１５を有する連想メモリの
アイドルワードの検出回路であって、アイドルワード検
出信号ＩＷＤに応じてアドレス・エンコーダ１８にバリ
ッドセル１５の出力（バリッド１６）を供給するための
手段１９を含むことを特徴とするアイドルワードの検出
回路である。
ッドセルのデータとアドレスエンコーダを利用して、ア
イドルワードを検出し出力する。 【解決手段】 バリッドセル１５を有する連想メモリの
アイドルワードの検出回路であって、アイドルワード検
出信号ＩＷＤに応じてアドレス・エンコーダ１８にバリ
ッドセル１５の出力（バリッド１６）を供給するための
手段１９を含むことを特徴とするアイドルワードの検出
回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、連想メモリ（ＣＡ
Ｍ）に関し、より詳しくは、バリッドセルを有するＣＡ
Ｍにおける検索対象となるデータを有しないアイドルワ
ードの検出回路およびその検出方法に関する。
Ｍ）に関し、より詳しくは、バリッドセルを有するＣＡ
Ｍにおける検索対象となるデータを有しないアイドルワ
ードの検出回路およびその検出方法に関する。
【０００２】
【従来の技術】連想メモリ（ＣＡＭ）は、半導体メモリ
にデータ検索用のデバイスを追加することにより、通常
のデータの読み書き動作に加えて、入力された検索デー
タに一致するデータがメモリ内にあるか否かを検知し、
一致データがある場合はそのアドレスを出力し、一致デ
ータがない場合はそのデータがないことを出力する半導
体メモリである。一般的なＣＡＭは、図１に示すよう
に、アドレス／データ回路（バス）１と入出力／制御回
路２と複数のメモリブロック３から構成されている。
にデータ検索用のデバイスを追加することにより、通常
のデータの読み書き動作に加えて、入力された検索デー
タに一致するデータがメモリ内にあるか否かを検知し、
一致データがある場合はそのアドレスを出力し、一致デ
ータがない場合はそのデータがないことを出力する半導
体メモリである。一般的なＣＡＭは、図１に示すよう
に、アドレス／データ回路（バス）１と入出力／制御回
路２と複数のメモリブロック３から構成されている。
【０００３】図２は従来のＣＡＭのメモリ・ブロック３
を示す図である。このメモリブロック３は、一般のメモ
リに見られるアドレス・デコーダ１０、データ書き込み
用ドライバ１１、データ読み出し用センスアンプ１２、
ＣＡＭセルアレイ１３に加えて、データ検索用ドライバ
１１、ワードマッチライン１４、バリッドセル１５、バ
リッド１６、ワードマッチ回路１７、アドレス・エンコ
ーダ１８を含んでいる。データ検索用ドライバは、デー
タ書き込み用ドライバと兼用できるので、図２では同一
の符号１１で示され、データ検索時に検索データをセル
アレイのビットラインに送る機能を有している。バリッ
ドセル１５は、ワードアドレスごとに存在するメモリセ
ルである。バリッドセル１５は、そのワードアドレスに
データが書き込まれていない状態では、”偽”（ビッ
ト”０”）を保持し、データが書き込まれた場合に、”
真”（ビット”１”）が書き込まれこれを保持するメモ
リである。
を示す図である。このメモリブロック３は、一般のメモ
リに見られるアドレス・デコーダ１０、データ書き込み
用ドライバ１１、データ読み出し用センスアンプ１２、
ＣＡＭセルアレイ１３に加えて、データ検索用ドライバ
１１、ワードマッチライン１４、バリッドセル１５、バ
リッド１６、ワードマッチ回路１７、アドレス・エンコ
ーダ１８を含んでいる。データ検索用ドライバは、デー
タ書き込み用ドライバと兼用できるので、図２では同一
の符号１１で示され、データ検索時に検索データをセル
アレイのビットラインに送る機能を有している。バリッ
ドセル１５は、ワードアドレスごとに存在するメモリセ
ルである。バリッドセル１５は、そのワードアドレスに
データが書き込まれていない状態では、”偽”（ビッ
ト”０”）を保持し、データが書き込まれた場合に、”
真”（ビット”１”）が書き込まれこれを保持するメモ
リである。
【０００４】ワードマッチライン１４には、データ検索
時に検索データとメモリセル内のデータを各ワードアド
レスごとに比較した結果が出力される。ワードマッチ回
路１７は、ワードマッチライン１４を介してＣＡＭセル
アレイ１３に接続されている。ワードマッチ回路１７
は、ワードマッチライン１４とバリッドセル１５の出力
であるバリッド１６を受けて、一致データの有無を判定
し出力する回路である。アドレス・エンコーダ１８は、
ワードマッチ回路１７の出力を受け、特定の重み付けを
してアドレスを作成し出力する。特定の重み付けとは、
例えば低いアドレスの優先度を高めることを言う。
時に検索データとメモリセル内のデータを各ワードアド
レスごとに比較した結果が出力される。ワードマッチ回
路１７は、ワードマッチライン１４を介してＣＡＭセル
アレイ１３に接続されている。ワードマッチ回路１７
は、ワードマッチライン１４とバリッドセル１５の出力
であるバリッド１６を受けて、一致データの有無を判定
し出力する回路である。アドレス・エンコーダ１８は、
ワードマッチ回路１７の出力を受け、特定の重み付けを
してアドレスを作成し出力する。特定の重み付けとは、
例えば低いアドレスの優先度を高めることを言う。
【０００５】次に、図２のＣＡＭの動作について説明す
る。図３はＣＡＭ内のデータの流れを説明するための図
である。図３では、ＣＡＭセルアレイのワードアドレス
０からアドレス６までに図示される７つのデータが記憶
されている。ワードアドレス０、１、３、５、６のバリ
ッドセルには、検索対象のデータが存在することを示す
ビット”１”が記憶されている。また、ワードアドレス
２と４のバリッドセルには、検索対象のデータが存在し
ない（データが無効である）、言い換えれば、まだデー
タが書き込まれていない、あるいは書き込まれた後に無
効になったことを示すビット”０”が記憶されている。
る。図３はＣＡＭ内のデータの流れを説明するための図
である。図３では、ＣＡＭセルアレイのワードアドレス
０からアドレス６までに図示される７つのデータが記憶
されている。ワードアドレス０、１、３、５、６のバリ
ッドセルには、検索対象のデータが存在することを示す
ビット”１”が記憶されている。また、ワードアドレス
２と４のバリッドセルには、検索対象のデータが存在し
ない（データが無効である）、言い換えれば、まだデー
タが書き込まれていない、あるいは書き込まれた後に無
効になったことを示すビット”０”が記憶されている。
【０００６】今、データ検索用ドライバ１１（図２）に
より、図３の符号２０で示される検索データが入力され
たとする。ワードマッチライン１４には、データ検索時
に検索データとメモリセル内のデータを各ワードアドレ
スごとに比較した結果が出力される。ワードマッチ回路
１７は、ワードマッチライン１４とバリッドセル１５の
出力であるバリッド１６を受けて、一致データの有無を
検出し出力する。検索データ２０とセル内のデータが一
致する場合は、ビット”０”を出力する。反対に、検索
データ２０とセル内のデータが一致しない場合は、ビッ
ト”１”を出力する。図３の例では、ワードアドレス
１、２、６でデータが一致している。しかし、アドレス
２の場合、バリッドセルにビット"０"が立っているの
で、ワードマッチ回路の出力は”１”となっている。し
たがって、アドレス１と６のワードマッチ出力のみが”
０”となり、残りのアドレスは”１”となる。
より、図３の符号２０で示される検索データが入力され
たとする。ワードマッチライン１４には、データ検索時
に検索データとメモリセル内のデータを各ワードアドレ
スごとに比較した結果が出力される。ワードマッチ回路
１７は、ワードマッチライン１４とバリッドセル１５の
出力であるバリッド１６を受けて、一致データの有無を
検出し出力する。検索データ２０とセル内のデータが一
致する場合は、ビット”０”を出力する。反対に、検索
データ２０とセル内のデータが一致しない場合は、ビッ
ト”１”を出力する。図３の例では、ワードアドレス
１、２、６でデータが一致している。しかし、アドレス
２の場合、バリッドセルにビット"０"が立っているの
で、ワードマッチ回路の出力は”１”となっている。し
たがって、アドレス１と６のワードマッチ出力のみが”
０”となり、残りのアドレスは”１”となる。
【０００７】アドレス・エンコーダ１８は、ワードマッ
チ回路１７の出力を受け取り、最も小さいアドレスを出
力する。図３の例では、アドレス１と６の２つの一致ア
ドレスのうちの小さい方のアドレス１を出力する。同時
にマッチ出力として”真”を出力する。
チ回路１７の出力を受け取り、最も小さいアドレスを出
力する。図３の例では、アドレス１と６の２つの一致ア
ドレスのうちの小さい方のアドレス１を出力する。同時
にマッチ出力として”真”を出力する。
【０００８】図１乃至図３を用いて説明した従来のＣＡ
Ｍにおいては、以下のような問題点がある。すなわち、 （１）ＣＡＭにデータが書き込まれていない”空きアド
レス”（アイドルワード）があるか否かが不明である。 （２）ＣＡＭのどのアドレスが”空きアドレス”である
かが不明である。 （３）（１）と（２）の問題を解決し、”空きアドレ
ス”（アイドルワード）の有無および”空きアドレス”
（アイドルワード）がある場合そのアドレスを知るため
には、ＣＡＭ外部に新たな回路を設ける必要がある。
Ｍにおいては、以下のような問題点がある。すなわち、 （１）ＣＡＭにデータが書き込まれていない”空きアド
レス”（アイドルワード）があるか否かが不明である。 （２）ＣＡＭのどのアドレスが”空きアドレス”である
かが不明である。 （３）（１）と（２）の問題を解決し、”空きアドレ
ス”（アイドルワード）の有無および”空きアドレス”
（アイドルワード）がある場合そのアドレスを知るため
には、ＣＡＭ外部に新たな回路を設ける必要がある。
【０００９】
【発明が解決しようとする課題】本発明は上記ＣＡＭの
問題点を解決するためになされたものである。その目的
は、ＣＡＭにおいて、”空きアドレス”（アイドルワー
ド）の有無および”空きアドレス”（アイドルワード）
がある場合そのアドレスを知ることができるようにする
ことである。
問題点を解決するためになされたものである。その目的
は、ＣＡＭにおいて、”空きアドレス”（アイドルワー
ド）の有無および”空きアドレス”（アイドルワード）
がある場合そのアドレスを知ることができるようにする
ことである。
【００１０】本発明の目的は、ＣＡＭ外部に新たな回路
を設けることなく、アイドルワードの有無およびアイド
ルワードがある場合そのワードアドレスを知ることがで
きるようにすることである。
を設けることなく、アイドルワードの有無およびアイド
ルワードがある場合そのワードアドレスを知ることがで
きるようにすることである。
【００１１】本発明の目的は、バリッドセルを有するＣ
ＡＭにおいて、バリッドセルのデータとアドレスエンコ
ーダを利用して、アイドルワードを検出し出力すること
ができるようにすることである。
ＡＭにおいて、バリッドセルのデータとアドレスエンコ
ーダを利用して、アイドルワードを検出し出力すること
ができるようにすることである。
【００１２】
【課題を解決するための手段】請求項１に係る発明によ
れば、バリッドセルを有する連想メモリのアイドルワー
ドの検出回路であって、アイドルワード検出信号に応じ
てアドレス・エンコーダにバリッドセルの出力を供給す
るための手段を含むことを特徴とするアイドルワードの
検出回路が提供される。
れば、バリッドセルを有する連想メモリのアイドルワー
ドの検出回路であって、アイドルワード検出信号に応じ
てアドレス・エンコーダにバリッドセルの出力を供給す
るための手段を含むことを特徴とするアイドルワードの
検出回路が提供される。
【００１３】請求項５に係る発明によれば、連想メモリ
（ＣＡＭ）であって、ＣＡＭセルと、バリッドセルと、
ワードマッチラインと、ワードマッチ回路と、アドレス
・エンコーダと、バリッドセルの出力を用いてアイドル
ワードを検出するための回路とを含む連想メモリが提供
される。
（ＣＡＭ）であって、ＣＡＭセルと、バリッドセルと、
ワードマッチラインと、ワードマッチ回路と、アドレス
・エンコーダと、バリッドセルの出力を用いてアイドル
ワードを検出するための回路とを含む連想メモリが提供
される。
【００１４】請求項９に係る発明によれば、バリッドセ
ルを有する連想メモリのアイドルワードの検出方法であ
って、バリッドセルに有効データの有無を表わすビット
・データを書き込むステップと、アイドルワード検出信
号に応じてアドレス・エンコーダにバリッドセルのビッ
ト・データを出力するステップと、を含むアイドルワー
ドの検出方法が提供される。
ルを有する連想メモリのアイドルワードの検出方法であ
って、バリッドセルに有効データの有無を表わすビット
・データを書き込むステップと、アイドルワード検出信
号に応じてアドレス・エンコーダにバリッドセルのビッ
ト・データを出力するステップと、を含むアイドルワー
ドの検出方法が提供される。
【００１５】
【発明の実施の形態】本発明の実施の形態について、図
面を参照しながら詳しく説明する。図４は、本発明に係
るアイドルワードの検出方法を概念的に示すための図で
ある。図４は矢印２２を除いて図３と同じである。本発
明は、一言で言うとバリッドセルに注目し、バリッドセ
ルのデータを利用して空きアドレス（アイドルワード）
を検出をおこなうものである。すなわち、概念的には図
４の矢印２２で示すように、バリッドセルのデータをア
ドレスエンコーダに引き渡すことにより、アイドルワー
ドを検出するものである。
面を参照しながら詳しく説明する。図４は、本発明に係
るアイドルワードの検出方法を概念的に示すための図で
ある。図４は矢印２２を除いて図３と同じである。本発
明は、一言で言うとバリッドセルに注目し、バリッドセ
ルのデータを利用して空きアドレス（アイドルワード）
を検出をおこなうものである。すなわち、概念的には図
４の矢印２２で示すように、バリッドセルのデータをア
ドレスエンコーダに引き渡すことにより、アイドルワー
ドを検出するものである。
【００１６】図４の例では、バリッドセルのワードアド
レス２と４には、検索対象のデータが存在しない（デー
タが無効である）、言い換えれば、まだデータが書き込
まれていない、あるいは書き込まれた後に無効になった
ことを示すビット”０”が記憶されている。アドレス・
エンコーダは、このバリッドセルのアドレス２と４のデ
ータを受け取り、最も小さいアドレスであるアドレス２
を出力する。同時に、アドレス・エンコーダはマッチ出
力として”真”を出力する。
レス２と４には、検索対象のデータが存在しない（デー
タが無効である）、言い換えれば、まだデータが書き込
まれていない、あるいは書き込まれた後に無効になった
ことを示すビット”０”が記憶されている。アドレス・
エンコーダは、このバリッドセルのアドレス２と４のデ
ータを受け取り、最も小さいアドレスであるアドレス２
を出力する。同時に、アドレス・エンコーダはマッチ出
力として”真”を出力する。
【００１７】図５と図６は、図４で示した本発明の概念
を具体的に表した図である。図５と図６は、本発明のＣ
ＡＭのＣＡＭセルアレイ１３からアドレス・エンコーダ
１８までの構成を示した図である。ＣＡＭの他の構成
（アドレスデコーダ１０、ドライバ１１、センスアンプ
１２）は図２の従来例と同じである。
を具体的に表した図である。図５と図６は、本発明のＣ
ＡＭのＣＡＭセルアレイ１３からアドレス・エンコーダ
１８までの構成を示した図である。ＣＡＭの他の構成
（アドレスデコーダ１０、ドライバ１１、センスアンプ
１２）は図２の従来例と同じである。
【００１８】図５の第１例では、本発明のアイドルワー
ドの検出回路（選択回路）１９をアドレス・エンコーダ
１８の入力前に設置している。そして、制御信号として
アイドルワード検出信号（ＩＷＤ）を用いて、バリッド
セル１５の出力であるバリッド１６（アイドルワード検
索出力）とワードマッチ回路１７の出力（データ検索出
力）を切り替えてアドレス・エンコーダ１８に出力す
る。アイドルワード検出信号（ＩＷＤ）は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
（ＩＷＤ）として用いることができる。なお、図５にお
いては、検出回路（選択回路）１９は独立した１つの回
路として示されているが、アドレス・エンコーダ１７内
に組み込むこともできる。
ドの検出回路（選択回路）１９をアドレス・エンコーダ
１８の入力前に設置している。そして、制御信号として
アイドルワード検出信号（ＩＷＤ）を用いて、バリッド
セル１５の出力であるバリッド１６（アイドルワード検
索出力）とワードマッチ回路１７の出力（データ検索出
力）を切り替えてアドレス・エンコーダ１８に出力す
る。アイドルワード検出信号（ＩＷＤ）は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
（ＩＷＤ）として用いることができる。なお、図５にお
いては、検出回路（選択回路）１９は独立した１つの回
路として示されているが、アドレス・エンコーダ１７内
に組み込むこともできる。
【００１９】一方、図６の第２例は、本発明のアイドル
ワードの検出回路（選択回路）１９をワードマッチ回路
１７の入力前に設置し、アイドルワード検出信号（ＩＷ
Ｄ）により、バリッドセル１５の出力であるバリッド１
６（アイドルワード検索出力）とワードマッチラインの
出力（データ検索出力）を切り替えてワードマッチ回路
１７に出力する方法である。なお、図６においては、検
出回路（選択回路）１９は独立した１つの回路として示
されているが、ワードマッチ回路１７内に組み込むこと
もできる。
ワードの検出回路（選択回路）１９をワードマッチ回路
１７の入力前に設置し、アイドルワード検出信号（ＩＷ
Ｄ）により、バリッドセル１５の出力であるバリッド１
６（アイドルワード検索出力）とワードマッチラインの
出力（データ検索出力）を切り替えてワードマッチ回路
１７に出力する方法である。なお、図６においては、検
出回路（選択回路）１９は独立した１つの回路として示
されているが、ワードマッチ回路１７内に組み込むこと
もできる。
【００２０】図７はバリッドセル１５の構成例を示した
図である。このバリッドセルは、図６と図７のＣＡＭに
共通して使用できる。図７のバリッドセルは、一般的な
ラッチ回路を利用したものであり、Ｎ型ＦＥＴ３０と３
つのインバータ３１、３２、３３から構成されている。
動作としては、あるワードアドレスにデータが書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、Ｎ型ＦＥＴ３０の入力（DATA）及びゲート
（GATE）を"1"（高）にする。この時、２つのインバー
タ３１、３２を経た出力（VALID）は"1"にセットされる
と同時にインバータ３１、３３により出力（VALID）"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力（DATA）"0"（低）に、ゲート（GAT
E）を"1"（高）にして出力（VALID）を"0"にセットす
る。この時、インバータ３１、３３により出力（VALI
D）"0"が自己保持される。
図である。このバリッドセルは、図６と図７のＣＡＭに
共通して使用できる。図７のバリッドセルは、一般的な
ラッチ回路を利用したものであり、Ｎ型ＦＥＴ３０と３
つのインバータ３１、３２、３３から構成されている。
動作としては、あるワードアドレスにデータが書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、Ｎ型ＦＥＴ３０の入力（DATA）及びゲート
（GATE）を"1"（高）にする。この時、２つのインバー
タ３１、３２を経た出力（VALID）は"1"にセットされる
と同時にインバータ３１、３３により出力（VALID）"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力（DATA）"0"（低）に、ゲート（GAT
E）を"1"（高）にして出力（VALID）を"0"にセットす
る。この時、インバータ３１、３３により出力（VALI
D）"0"が自己保持される。
【００２１】図８は図５のＣＡＭにおけるワードマッチ
回路１７の構成例を示した図である。図８のワードマッ
チ回路は、Ｎ型ＦＥＴ４０とＰ型ＦＥＴ４１およびセン
スアンプ（ＳＡ）４２から構成される。なお、ワードマ
ッチ回路では、ＣＡＭセル及びワードアドレス単位の比
較方法に応じて、様々なセンス方式を採ることができ
る。センスアンプ（ＳＡ）は、入力がある基準電位より
低いときに"0"を、高いときに"1"を出力する。入力（WM
LINE）は、入力された検索データとメモリ内のデータが
ワードアドレス単位で一致したときに"0"になり、一致
しなかったときは"1"となるような信号である。例え
ば、バリッドセルの出力であるバリッド（VALID）１６
が"1"のときＮ型ＦＥＴ４０がオンし同時にＰ型ＦＥＴ
４１がオフとなる。この時、ノード（WMSENSE）がワー
ドマッチライン（WMLINE）と接続され、センスアンプ
（ＳＡ）によりワードマッチライン（WMLINE）上の信号
に応じた値がワードマッチ（WM）に出力される。バリッ
ド（VALID）１６が"0"のとき、そのアドレスはデータ検
索の対象外であるので、Ｎ型ＦＥＴ４０がオフし同時に
Ｐ型ＦＥＴ４１がオンになる。この時、ノード（WMSENS
E）とワードマッチライン（WMLINE）が切り離され、ノ
ード（WMSENSE）の電位が高くなり、ワードマッチ（W
M）に"1"が出力される。
回路１７の構成例を示した図である。図８のワードマッ
チ回路は、Ｎ型ＦＥＴ４０とＰ型ＦＥＴ４１およびセン
スアンプ（ＳＡ）４２から構成される。なお、ワードマ
ッチ回路では、ＣＡＭセル及びワードアドレス単位の比
較方法に応じて、様々なセンス方式を採ることができ
る。センスアンプ（ＳＡ）は、入力がある基準電位より
低いときに"0"を、高いときに"1"を出力する。入力（WM
LINE）は、入力された検索データとメモリ内のデータが
ワードアドレス単位で一致したときに"0"になり、一致
しなかったときは"1"となるような信号である。例え
ば、バリッドセルの出力であるバリッド（VALID）１６
が"1"のときＮ型ＦＥＴ４０がオンし同時にＰ型ＦＥＴ
４１がオフとなる。この時、ノード（WMSENSE）がワー
ドマッチライン（WMLINE）と接続され、センスアンプ
（ＳＡ）によりワードマッチライン（WMLINE）上の信号
に応じた値がワードマッチ（WM）に出力される。バリッ
ド（VALID）１６が"0"のとき、そのアドレスはデータ検
索の対象外であるので、Ｎ型ＦＥＴ４０がオフし同時に
Ｐ型ＦＥＴ４１がオンになる。この時、ノード（WMSENS
E）とワードマッチライン（WMLINE）が切り離され、ノ
ード（WMSENSE）の電位が高くなり、ワードマッチ（W
M）に"1"が出力される。
【００２２】図９は図５の第１例の検出回路１９のさら
なる具体例を示す図である。図９の例では、選択回路５
０が図８のアイドルワード検出信号（ＩＷＤ）に応じて
ワードマッチ出力（WM）とバリッド（VALID）を切り替
える。すなわち、通常のデータ検索の場合は、アイドル
ワード検出信号（ＩＷＤ）が”０（低）”となり、選択
回路５０からアドレスエンコーダ５１へワードマッチ出
力（WM）が出力される。アイドルワード検出の場合は、
アイドルワード検出信号（ＩＷＤ）が”１（高）”とな
り、選択回路５０からアドレスエンコーダ５１へバリッ
ド（VALID）が出力される。
なる具体例を示す図である。図９の例では、選択回路５
０が図８のアイドルワード検出信号（ＩＷＤ）に応じて
ワードマッチ出力（WM）とバリッド（VALID）を切り替
える。すなわち、通常のデータ検索の場合は、アイドル
ワード検出信号（ＩＷＤ）が”０（低）”となり、選択
回路５０からアドレスエンコーダ５１へワードマッチ出
力（WM）が出力される。アイドルワード検出の場合は、
アイドルワード検出信号（ＩＷＤ）が”１（高）”とな
り、選択回路５０からアドレスエンコーダ５１へバリッ
ド（VALID）が出力される。
【００２３】図１０は図６の第２例の検出回路１９のさ
らなる具体例を示す図である。図１０の例は、図８のワ
ードマッチ回路のセンスアンプ４２の入力段に選択回路
４３を設けたものである。選択回路４３は、アイドルワ
ード検出信号（ＩＷＤ）に応じてワードマッチ出力（W
M）とバリッド出力（VALID）を切り替える。すなわち、
通常のデータ検索の場合は、アイドルワード検出信号
（ＩＷＤ）が”０（低）”となり、選択回路４３からセ
ンスアンプ（ＳＡ）４２へワードマッチ出力（WM）が出
力される。アイドルワード検出の場合は、アイドルワー
ド検出信号（ＩＷＤ）が”１（高）”となり、選択回路
４３からセンスアンプ（ＳＡ）４２へバリッドセルの出
力（VALID）が出力される。
らなる具体例を示す図である。図１０の例は、図８のワ
ードマッチ回路のセンスアンプ４２の入力段に選択回路
４３を設けたものである。選択回路４３は、アイドルワ
ード検出信号（ＩＷＤ）に応じてワードマッチ出力（W
M）とバリッド出力（VALID）を切り替える。すなわち、
通常のデータ検索の場合は、アイドルワード検出信号
（ＩＷＤ）が”０（低）”となり、選択回路４３からセ
ンスアンプ（ＳＡ）４２へワードマッチ出力（WM）が出
力される。アイドルワード検出の場合は、アイドルワー
ド検出信号（ＩＷＤ）が”１（高）”となり、選択回路
４３からセンスアンプ（ＳＡ）４２へバリッドセルの出
力（VALID）が出力される。
【００２４】図１１から図１３に本発明の選択回路４
３、５０の詳細（例）を示す。図１１の選択回路は、イ
ンバータ６０とＡＮＤ回路６１、６２とＯＲ回路６３か
ら構成される。図１２の選択回路は、インバータ６４と
ＯＲ回路６５、６６とＡＮＤ回路６７によって構成され
る。図１３は、インバータ６８とＮ型ＦＥＴ６９、７１
とＰ型ＦＥＴ７０、７２からなる選択回路である。図１
１から図１３のいずれの構成においても、アイドルワー
ド検出信号（ＩＷＤ）が"0"の場合、選択回路の出力は
ワードマッチラインの出力（WMSENSE）もしくはワード
マッチ出力（WM）となり、通常のデータ検索を行う。ア
イドルワード検出信号（ＩＷＤ）が"1"の場合は、選択
回路の出力はバリッド出力（VALID）となり、アイドル
ワード検索を行うことができる。
３、５０の詳細（例）を示す。図１１の選択回路は、イ
ンバータ６０とＡＮＤ回路６１、６２とＯＲ回路６３か
ら構成される。図１２の選択回路は、インバータ６４と
ＯＲ回路６５、６６とＡＮＤ回路６７によって構成され
る。図１３は、インバータ６８とＮ型ＦＥＴ６９、７１
とＰ型ＦＥＴ７０、７２からなる選択回路である。図１
１から図１３のいずれの構成においても、アイドルワー
ド検出信号（ＩＷＤ）が"0"の場合、選択回路の出力は
ワードマッチラインの出力（WMSENSE）もしくはワード
マッチ出力（WM）となり、通常のデータ検索を行う。ア
イドルワード検出信号（ＩＷＤ）が"1"の場合は、選択
回路の出力はバリッド出力（VALID）となり、アイドル
ワード検索を行うことができる。
【００２５】以上、本発明の実施例について、図面に基
づいて種々説明したが、本発明は上記した実施例に限定
されるものではない。その他、本発明はその趣旨を逸脱
しない範囲で当業者の知識に基づき種々なる改良，修
正，変形を加えた態様で実施できるものである。
づいて種々説明したが、本発明は上記した実施例に限定
されるものではない。その他、本発明はその趣旨を逸脱
しない範囲で当業者の知識に基づき種々なる改良，修
正，変形を加えた態様で実施できるものである。
【図１】一般的なＣＡＭの構成例を示す図である。
【図２】従来のＣＡＭのメモリ・ブロックを示す図であ
る。
る。
【図３】従来のＣＡＭ内のデータの流れを説明するため
の図である。
の図である。
【図４】本発明に係るアイドルワードの検出方法を概念
的に示した図である。
的に示した図である。
【図５】本発明のアイドルワードの検出回路を含むＣＡ
Ｍ（第１例）を示す図である。
Ｍ（第１例）を示す図である。
【図６】本発明のアイドルワードの検出回路を含むＣＡ
Ｍ（第２例）を示す図である。
Ｍ（第２例）を示す図である。
【図７】本発明のバリッドセルの例を示す図である。
【図８】図５の本発明のＣＡＭにおけるワードマッチ回
路の構成例を示した図である。
路の構成例を示した図である。
【図９】図５の第１の検出回路の詳細を示す図である。
【図１０】図６の第２の検出回路の詳細を示す図であ
る。
る。
【図１１】本発明の選択回路の詳細を示す図である。
【図１２】本発明の選択回路の詳細を示す図である。
【図１３】本発明の選択回路の詳細を示す図である。
１：アドレス／データ回路（バス） ２：入出力／制御回路 ３：メモリブロック １０、５１：アドレス・デコーダ １１：データ書き込み用ドライバ １２：データ読み出し用センスアンプ １３：ＣＡＭセルアレイ １４：ワードマッチライン １５：バリッドセル １６：バリッド １７：ワードマッチ回路 １８：アドレス・エンコーダ １９、４３、５０：アイドルワード検出回路（選択回
路） ２０：検索データ
路） ２０：検索データ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年７月６日（１９９９．７．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図５の第１例では、本発明のアイドルワー
ドの検出回路（選択回路）１９をアドレス・エンコーダ
１８の入力前に設置している。そして、制御信号として
アイドルワード検出信号（ＩＷＤ）を用いて、バリッド
セル１５の出力であるバリッド１６（アイドルワード検
索出力）とワードマッチ回路１７の出力（データ検索出
力）を切り替えてアドレス・エンコーダ１８に出力す
る。アイドルワード検出信号（ＩＷＤ）は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
（ＩＷＤ）として用いることができる。なお、図５にお
いては、検出回路（選択回路）１９は独立した１つの回
路として示されているが、アドレス・エンコーダ１８内
に組み込むこともできる。
ドの検出回路（選択回路）１９をアドレス・エンコーダ
１８の入力前に設置している。そして、制御信号として
アイドルワード検出信号（ＩＷＤ）を用いて、バリッド
セル１５の出力であるバリッド１６（アイドルワード検
索出力）とワードマッチ回路１７の出力（データ検索出
力）を切り替えてアドレス・エンコーダ１８に出力す
る。アイドルワード検出信号（ＩＷＤ）は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
（ＩＷＤ）として用いることができる。なお、図５にお
いては、検出回路（選択回路）１９は独立した１つの回
路として示されているが、アドレス・エンコーダ１８内
に組み込むこともできる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図７はバリッドセル１５の構成例を示した
図である。このバリッドセルは、図５と図６のＣＡＭに
共通して使用できる。図７のバリッドセルは、一般的な
ラッチ回路を利用したものであり、Ｎ型ＦＥＴ３０と３
つのインバータ３１、３２、３３から構成されている。
動作としては、あるワードアドレスにデータを書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、Ｎ型ＦＥＴ３０の入力（DATA）及びゲート
（GATE）を"1"（高）にする。この時、２つのインバー
タ３１、３２を経た出力（VALID）は"1"にセットされる
と同時にインバータ３１、３３により出力（VALID）"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力（DATA）を"0"（低）に、ゲート（G
ATE）を"1"（高）にして出力（VALID）を"0"にセットす
る。この時、インバータ３１、３３により出力（VALI
D）"0"が自己保持される。
図である。このバリッドセルは、図５と図６のＣＡＭに
共通して使用できる。図７のバリッドセルは、一般的な
ラッチ回路を利用したものであり、Ｎ型ＦＥＴ３０と３
つのインバータ３１、３２、３３から構成されている。
動作としては、あるワードアドレスにデータを書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、Ｎ型ＦＥＴ３０の入力（DATA）及びゲート
（GATE）を"1"（高）にする。この時、２つのインバー
タ３１、３２を経た出力（VALID）は"1"にセットされる
と同時にインバータ３１、３３により出力（VALID）"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力（DATA）を"0"（低）に、ゲート（G
ATE）を"1"（高）にして出力（VALID）を"0"にセットす
る。この時、インバータ３１、３３により出力（VALI
D）"0"が自己保持される。
Claims (12)
- 【請求項１】 バリッドセルを有する連想メモリのアイ
ドルワードの検出回路であって、アイドルワード検出信
号に応じてアドレス・エンコーダにバリッドセルの出力
を供給するための手段を含むことを特徴とする、アイド
ルワードの検出回路。 - 【請求項２】 前記バリッドセルの出力を供給するため
の手段が、ワードマッチ回路とアドレス・エンコーダの
間に設けられた選択回路を含み、該選択回路がアイドル
ワード検出信号に応じて、バリッドセルの出力とワード
マッチ回路の出力を切り替えてアドレス・エンコーダに
出力することを特徴とする請求項１のアイドルワードの
検出回路。 - 【請求項３】 前記バリッドセルの出力を供給するため
の手段が、バリッドセルとワードマッチ回路の間に設け
られた選択回路を含み、該選択回路がアイドルワード検
出信号に応じて、バリッドセルの出力とワードマッチラ
イン上の出力を切り替えてワードマッチ回路に出力する
ことを特徴とする請求項１のアイドルワードの検出回
路。 - 【請求項４】 前記アイドルワード検出信号がサーチ信
号であることを特徴とする請求項１乃至請求項３のいず
れかに記載のアイドルワードの検出回路。 - 【請求項５】 連想メモリ（ＣＡＭ）であって、 ＣＡＭセルと、 バリッドセルと、 ワードマッチラインと、 ワードマッチ回路と、 アドレス・エンコーダと、 バリッドセルの出力を用いてアイドルワードを検出する
ための回路と、 を含む連想メモリ。 - 【請求項６】 前記アイドルワードを検出するための回
路が、ワードマッチ回路とアドレス・エンコーダの間に
設けられた選択回路を含み、該選択回路がアイドルワー
ド検出信号に応じて、バリッドセルの出力とワードマッ
チ回路の出力を切り替えてアドレス・エンコーダに出力
することを特徴とする請求項５の連想メモリ。 - 【請求項７】 前アイドルワードを検出するための回路
が、バリッドセルとワードマッチ回路の間に設けられた
選択回路を含み、該選択回路がアイドルワード検出信号
に応じて、バリッドセルの出力とワードマッチライン上
の出力を切り替えてワードマッチ回路に出力することを
特徴とする請求項５の連想メモリ。 - 【請求項８】 前記アイドルワード検出信号がサーチ信
号であることを特徴とする請求項５乃至請求項７のいず
れかに記載の連想メモリ。 - 【請求項９】 バリッドセルを有する連想メモリのアイ
ドルワードの検出方法であって、 バリッドセルに有効データの有無を表わすビット・デー
タを書き込むステップと、 アイドルワード検出信号に応じてアドレス・エンコーダ
にバリッドセルのビット・データを出力するステップ
と、 を含むアイドルワードの検出方法。 - 【請求項１０】 前記バリッドセルのビット・データを
出力するステップが、アイドルワード検出信号に応じ
て、バリッドセルの出力とワードマッチ回路の出力を切
り替えてアドレス・エンコーダに出力するステップを含
むことを特徴とする請求項９のアイドルワードの検出方
法。 - 【請求項１１】 前記バリッドセルのビット・データ出
力を出力するステップが、アイドルワード検出信号に応
じて、バリッドセルの出力とワードマッチライン上の出
力を切り替えてワードマッチ回路に出力するステップを
含むことを特徴とする請求項９のアイドルワードの検出
方法。 - 【請求項１２】 前記アイドルワード検出信号がサーチ
信号であることを特徴とする請求項９乃至請求項１０の
いずれかに記載のアイドルワードの検出方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02360299A JP3484093B2 (ja) | 1999-02-01 | 1999-02-01 | 連想メモリ |
| KR1020000001840A KR100366524B1 (ko) | 1999-02-01 | 2000-01-15 | 연상 메모리의 아이들 워드의 검출 회로 및 검출 방법 |
| US09/491,260 US6477615B1 (en) | 1999-02-01 | 2000-01-26 | Detecting circuit and detecting method of idle word for content addressable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02360299A JP3484093B2 (ja) | 1999-02-01 | 1999-02-01 | 連想メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222884A true JP2000222884A (ja) | 2000-08-11 |
| JP3484093B2 JP3484093B2 (ja) | 2004-01-06 |
Family
ID=12115165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02360299A Expired - Fee Related JP3484093B2 (ja) | 1999-02-01 | 1999-02-01 | 連想メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6477615B1 (ja) |
| JP (1) | JP3484093B2 (ja) |
| KR (1) | KR100366524B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003052765A1 (en) * | 2001-12-19 | 2003-06-26 | Memcall L.L.C. | Finding free space in a content addressable memory |
| JP2020524317A (ja) * | 2017-04-28 | 2020-08-13 | アナザー・ブレイン | メッセージ／ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700827B2 (en) * | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| US6910097B1 (en) * | 2001-04-09 | 2005-06-21 | Netlogic Microsystems, Inc. | Classless interdomain routing using binary content addressable memory |
| US6987684B1 (en) | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US7193876B1 (en) | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| US7512762B2 (en) | 2004-10-29 | 2009-03-31 | International Business Machines Corporation | System, method and storage medium for a memory subsystem with positional read data latency |
| US7331010B2 (en) | 2004-10-29 | 2008-02-12 | International Business Machines Corporation | System, method and storage medium for providing fault detection and correction in a memory subsystem |
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| US7669086B2 (en) | 2006-08-02 | 2010-02-23 | International Business Machines Corporation | Systems and methods for providing collision detection in a memory system |
| US7870459B2 (en) * | 2006-10-23 | 2011-01-11 | International Business Machines Corporation | High density high reliability memory module with power gating and a fault tolerant address and command bus |
| US7721140B2 (en) | 2007-01-02 | 2010-05-18 | International Business Machines Corporation | Systems and methods for improving serviceability of a memory system |
| US7764205B2 (en) * | 2007-08-27 | 2010-07-27 | Comtech Aha Corporation | Decompressing dynamic huffman coded bit streams |
| US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
| US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| JP6840625B2 (ja) * | 2017-05-30 | 2021-03-10 | ルネサスエレクトロニクス株式会社 | 内容参照メモリ |
| US10572440B2 (en) * | 2017-12-21 | 2020-02-25 | Stmicroelectronics International N.V. | High operation frequency, area efficient and cost effective content addressable memory architecture |
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| US5440715A (en) * | 1990-06-27 | 1995-08-08 | Advanced Micro Devices, Inc. | Method and apparatus for expanding the width of a content addressable memory using a continuation bit |
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| US5813040A (en) * | 1995-12-29 | 1998-09-22 | Gte Laboratories Inc | Write controller for a CAM-based switch with lineraly searchable memory utilizing hardware-encoded status tags to indicate avaliablity of each memory location for writing |
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1999
- 1999-02-01 JP JP02360299A patent/JP3484093B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-15 KR KR1020000001840A patent/KR100366524B1/ko not_active IP Right Cessation
- 2000-01-26 US US09/491,260 patent/US6477615B1/en not_active Expired - Fee Related
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|---|---|---|---|
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