JP2020524317A - メッセージ/ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 - Google Patents
メッセージ/ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 Download PDFInfo
- Publication number
- JP2020524317A JP2020524317A JP2019554640A JP2019554640A JP2020524317A JP 2020524317 A JP2020524317 A JP 2020524317A JP 2019554640 A JP2019554640 A JP 2019554640A JP 2019554640 A JP2019554640 A JP 2019554640A JP 2020524317 A JP2020524317 A JP 2020524317A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- unit
- input
- associative
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/044—Recurrent networks, e.g. Hopfield networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
- G06F3/0607—Improving or facilitating administration, e.g. storage management by facilitating the process of upgrading existing storage systems, e.g. for improving compatibility between host and storage device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Biophysics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- General Health & Medical Sciences (AREA)
- Artificial Intelligence (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Human Computer Interaction (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
・V.Gripon and C.Berrou,“Sparse neural networks with large learning diversity”,IEEE trans.on Neural Networks,vol.22,n7,pp.1087−1096,July 2011。本論文で、以下の定義を与えている。
・格納された情報Mの量が2vに等しく、コードの量がサブメッセージl=2wに対応し、メッセージkがc個のサブメッセージを含む(以下でメッセージMEはn個サブメッセージを含む)ことを前提としてデータ疎性により可能にされる学習多様性。メッセージMEの長さは従って、n×wビット、格納機構の多様性は2n+wである。
・値M>>c(但し2v>>n〜8)且つM<<l2(但し2v<<2n+w)に対してM/l2に近い密度d、すなわち
d=2v/22+w又は2v−(2+w)
・Hooman Jarollahi,Vincent Gripon,鬼沢直哉,至Warren J.Gross“A low−power Content−Addressable Memory based on clustered−sparse networks”ASAP,2013 IEEE 24th int.conference
・F.Leduc−Primeau,V.Gripon,M.G.Rabbat,and W.J.Gross,“Clusterbased associative memories built from unreliable storage”in Proc.Of IEEE Intl.Conf.on Acoustics,Speech,and Signal Processing(ICASSP),May 2014
・Demetrio Ferro,Vincent Gripon,Xiaoran Jiang,“Nearest Neighbour Search Using Binary Neural Networks”International Joint Conference on Neural Networks(IJCNN)2016
・Qing Guo,Xiaochen Guo,Yuxin Bai,Engin_Ipek,“A Resistive TCAM Accelerator for Data−Intensive Computing“Micro’11 December 3−7,2011 Porto Alegre,Brazil、及び
・Qing Guo,Xiaochen Guo,Ravi Patel,Engin_Ipek,Eby G.Friedman“AC−DIMM:Associative Computing with STT−MRAM”,ISCA‘2013 Tel−Aviv,Israelにおいて、既存のものを代替すべくDIMM形式のメモリストリップを形成すべく配置された電子部品に上述の連想記憶機構が導入されており、従って既存のバスレイアウトを用いている。
・vビット入力モードアドレスポートと、
・v又はwビット入力モードにおけるデータポートと、
・1個のシーケンシングバイナリ入力クロック及び一方がメモリ選択用で他方が書き込み用である2個のバイナリ入力信号を含み、これら2個の信号が書き込みシーケンスにおいて有効化されていて、当該サイクル中、データポートに存在するv又はwビットのワードをアドレスポートのvビットのワードによりアドレス指定されたメモリ位置に格納可能にするコマンドポートと、
を介して書き込みモードでプログラムされていて、同一の連想記憶サブユニットが、
・1個のシーケンシングバイナリ入力クロックと、一方が有効なメモリの選択用で他方が当該読み出しシーケンスにおける無効な書込用である2個のバイナリ入力信号と、本発明に従い存在する内容を当該読み出しモードで有効化する1個のバイナリ出力信号を含むコマンドポートを介して読み出しモードでプログラムされていて、当該内容は、
−予め書き込みモードで記録されたv又はwビットのデータであって、入力アドレスポートに存在するvビットのワードにより選択されたデータ出力ポートに存在する前記データが独立に読み出され、
−入力データポートに存在するv又はwビットのデータのアドレスに対応するvビットのデータであって、当該v又はwビットのデータが先行して少なくとも1個のメモリ位置に書き込みモードで格納されている場合、前記データはメモリ内容アドレス出力ポートに存在するため、現在の内容を有効化すべく出力バイナリ信号を有効化する。逆のケースにおいて、2v個のメモリ位置のいずれも入力データポートに送られたv又はwビットのデータを含んでいない場合、メモリ内容アドレス出力ポートの無効な出力が、現在の内容を有効化すべく、出力バイナリ信号の無効化により通知される。
−連想記憶ストレージユニットが読み出しモード(Wr=0)で選択され、少なくとも2個の類似メモリサブユニットがvビットの2本の独立バス、すなわち
−第1の連想記憶のvビットメモリ内容アドレス出力ポートと、第2の連想記憶のvビット入力モードアドレスポートとの間を接続する第1のバス、及び
−第2の連想記憶のvビットメモリ内容アドレス出力ポートと、第1の連想記憶のvビット入力モードアドレスポートの間を接続する第2のバスを介して関連付けられ、
−選択された連想記憶ストレージユニットは書き込みモードであって、少なくとも2個の類似メモリサブユニットが、vビットバイナリカウンタの出力に接続され且つ各連想記憶のvビット入力モードアドレスポートに接続されたvビット共通バスを介して関連付けられていて、
−連想記憶ストレージユニットは、現在のメモリサブユニットの全てに関する初期化フェーズを有し、前記フェーズはメモリサブユニットを初期化するユニットにより命令され、当該初期化ユニットは、全てのメモリを初期化して選択する入力バイナリ信号の有効化により起動され、有効化の結果がコマンドポートから出力される。当該初期化ユニットはvビットバイナリカウンタをゼロに初期化し、次いで、2v+1サイクルにわたり各シーケンシングバイナリ入力クロックサイクル毎に1単位値ずつ増分する。この時間経過中に、初期化ユニットは書き込みモードを有効化し(有効化された書き込みバイナリ入力信号)、メモリサブユニットの各データ入力ポートを強制的にゼロクリアする。当該シーケンスの終了時点で、vビットバイナリカウンタと同様に各メモリサブユニットの全てのメモリ位置をゼロに初期化し、
−初期化シーケンスの外部では、メモリ選択バイナリ入力信号が有効化されてvビットバイナリカウンタ(3)がメモリ書き込み信号の各有効化の開始時点で単位値ずつ増分され、
−vビットバイナリカウンタの値が値2v−1に達したならばカウント制限信号が有効化され、
−読み出しモードでプログラムされた状態でメモリサブユニットは2組にグループ化され、第1の組が各々2v個のwビットのワードを含むn個のメモリサブユニットを統合していて、第2の組が2v個のvビットワードを含む連想記憶サブユニットにより表され、これら2組が2本の競合するバスにより接続されていて、
・2v個のvビットワードを含む連想記憶サブユニットのvビットメモリ内容アドレス出力ポートに接続された第1のバスが、n個のメモリサブユニットのvビット入力モードアドレスポートの各々に接続されている。
・vビットメモリ内容アドレス出力ポートの各々、及びn個のメモリサブユニットの全てに存在する各々の内容を有効化するバイナリ出力信号の各々の出力である第2のバスが、最も代表的な選択値を出力として配信する、入力値の最大尤度選択ユニットに導入される。最大尤度での当該値が、2v個のvビットワードを含む連想記憶サブユニットのvビット入力モードアドレスポートに導入される。
−読み出しモードで訂正バイナリ入力信号を有効化することにより、情報項目は、最大尤度の値のユニットの出力から上述の第1のバスに送信され、
−書き込みモードでプログラムされた、vビットバイナリカウンタの値は、第1の組が各々2v個のwビットワードを含むn個の連想記憶を含み、第2の組が2v個のvビットワードを含む1個の連想記憶サブユニットにより表される2組にグループ化された各連想記憶サブユニットの全てのvビット入力モードアドレスポートに接続されたバスを介して新規アドレスに対応する値を配信すべく書き込みサイクルの開始時点で1単位値ずつ増分され、
−互いにグループ化されていて、vビットバイナリカウンタ、最大尤度計算ユニット、初期化ユニット、及び各種の論理制御要素を含む上述の2組のメモリサブユニットが、連想記憶ストレージ機構の基本ユニットを形成し、
−読み出しモードにおいて、連想記憶ストレージユニットは、w個の入力ビットのn個の独立サブメッセージ(RSin_1〜RSin_n)を含むメッセージ(MEin_i)、及びv個の出力ビットのラベル(Lout_j)に関連付けられ、入力方向でその逆も成り立ち、vビットラベル(Lin_i)が、出力方向では、n個のwビット独立サブメッセージ(RSout_1〜RSout_n)を含むメッセージ(MEout_j)に関連付けられ、連想記憶(10)の基本ユニットに送られたメッセージ(MEin_i)の一部でも存在すれば、出力としてラベル(Lout_i)を配信し、帰還方向では、当該ラベルは(Lin_i)となって、連想記憶ストレージユニット(10)への入力として接続されていて、以前に学習された対応メッセージ(MEout_i)の全文を配信し、
−各wビット独立入力サブメッセージ(RSin_x)及びwビット独立出力サブメッセージ(RSout_x)は、各要素毎に、自身の位置に固有の定義と共にp個のw/pビット要素として構造化されていて、
−各w/pビット要素は、必要ならばターナリ内容参照可能メモリ(TCAM)モードで独立に配置可能であり、
−連想記憶ユニットのwビット出力サブメッセージ(RSout_x)は、動的アトラクタの入力レジスタユニットに接続されていて、同一動的アトラクタの結果レジスタユニットが連想記憶ユニットのwビット入力サブメッセージ(RSin_x)を配信し、
−wビット独立入力サブメッセージ(RSin_x)及びwビット独立出力サブメッセージ(RSout_x)のp個のw/pビット要素は、自身の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有し、
−動的アトラクタは、入力データフローを変換するユニットから出力された、サブシーケンスを含むシーケンスデータのストリームから、位置により参照されてサブメッセージに対応する大域的、動的、又は構造的な基本意味論的表現を抽出し、
−先行事例が禁止された動的アトラクタの動的補強(動的アトラクタ(80_x)のCoutの動的アトラクタ(80_x+1)のCinへの結合)により、各動的アトラクタは、送信されたメッセージに全体が対応するサブメッセージを依存的に定義し、
−基本連想記憶ストレージユニットは逆ピラミッドモードで接続されていて、第1のレベルのp個の基本連想記憶ユニットがp個のメッセージを受信して各々サブメッセージにより第2のレベルの基本連想記憶ユニットに接続されたp個のラベルを生成することにより、入力サブメッセージを要約したラベルを生成し、逆に、当該基本連想記憶ユニットに入力された第2の要約ラベルが、サブメッセージに関連ラベルにより第1のレベルのp個の基本連想記憶ユニットの組に接続されたサブメッセージの組を生成して、p個のメッセージの組を配信し、
−基本連想記憶ユニットを表すメモリサブユニットが、vビットバイナリカウンタの出力に接続され且つ各連想記憶サブユニットのvビット入力モードアドレスポートに接続されたvビット共通バスを介して読み出しモードで関連付けられていて、当該vビットバイナリカウンタがゼロに初期化され、次いで移転バイナリ信号によりコマンドを受けて1単位値ずつ増分される。各移転シーケンスにおいて、メッセージ(RSout_i)及びその関連ラベル(Lout_i)の値はアクセス可能であり、
−取得された連想記憶ストレージのあるユニットから別のユニットへの知識の移転は、移転読み出しモードにおける第1の連想記憶ストレージユニットを書き込みモードにおける第2の連想記憶ストレージに関連付け、情報項目の配信に関して、第1のユニットの出力ポートを第2のユニットの入力ポートに接続し、且つ第1のユニットの読み出しサイクルを第2のユニットの書き込みサイクルに同期させることにより実現される。
・vビット入力モードアドレスポートと、
・v又はwビット入力モードにおけるデータポートと、
・1個のシーケンシングバイナリ入力クロック及び一方がメモリ選択用で他方が書き込み用である2個のバイナリ入力信号を含み、これら2個の信号が書き込みシーケンスにおいて有効化されていて、当該サイクル中、データポートに存在するv又はwビットのワードをアドレスポートのvビットのワードによりアドレス指定されたメモリ位置に格納可能にするコマンドポートと、
を介して書き込みモードでプログラムされていて、同一の連想記憶サブユニットが、
・1個のシーケンシングバイナリ入力クロックと、一方が有効なメモリの選択用で他方が当該読み出しシーケンスにおける無効な書込用である2個のバイナリ入力信号と、本発明に従い存在する内容を当該読み出しモードで有効化する1個のバイナリ出力信号とを含むコマンドポートを介して読み出しモードでプログラムされていて、当該ポートは、
−予め書き込みモードで記録されたv又はwビットのデータであって、入力アドレスポートに存在するvビットのワードにより独立に選択されたデータを配信するデータ出力ポート又は、
−入力データポートに存在するv又はwビットのデータのアドレスに対応するvビットのデータであって、当該v又はwビットのデータが先行して少なくとも1個のメモリ位置に書き込みモードで格納されている場合、メモリ内容アドレス出力ポートに存在するため、現在の内容を有効化すべく出力バイナリ信号を有効化するデータを配信するメモリ内容アドレス出力ポートのいずれかを含む。逆のケースにおいて、2v個のメモリ位置のいずれも入力データポートに送られたv又はwビットのデータを含んでいない場合、メモリ内容アドレス出力ポートの無効な出力が、現在の内容を有効化すべく、出力バイナリ信号の無効化により通知される。
−連想記憶は不揮発性である。
−読み出しモードで選択された、連想記憶ストレージユニットは、少なくとも2個の類似メモリサブユニットがvビットの2本の独立バス、すなわち
−第1の連想記憶のvビットメモリ内容アドレス出力ポートと、第2の連想記憶のvビット入力モードアドレスポートとの間を接続する第1のバス、及び
−第2の連想記憶のvビットメモリ内容アドレス出力ポートと、第1の連想記憶のvビット入力モードアドレスポートの間を接続する第2のバスを介して関連付けられ、
−書き込みモードで選択された、連想記憶ストレージユニットは、vビットバイナリカウンタの出力に接続され且つ各連想記憶のvビット入力モードアドレスポートに接続されたvビット共通バスを介して関連付けられた少なくとも2個の類似メモリサブユニットを含み、
−2V個の値をカウントするユニットが不揮発性記憶ストレージを使用し、
−連想記憶ストレージユニットは、現在のメモリサブユニットの全てに関する初期化フェーズを有し、前記フェーズはメモリサブユニットを初期化するユニットにより命令され、当該初期化ユニットは、全てのメモリを初期化して選択する入力バイナリ信号の有効化により起動され、有効化の結果がコマンドポートから出力される。当該初期化ユニットはvビットバイナリカウンタをゼロに初期化し、次いで、2v+1サイクルにわたり各シーケンシングバイナリ入力クロックサイクル毎に1単位値ずつ増分する。この時間経過中に、初期化ユニットは書き込みモードを有効化し(有効化された書き込みバイナリ入力信号)、メモリサブユニットの各データ入力ポート(In)を強制的にゼロクリアする。当該シーケンスの終了時点で、vビットバイナリカウンタと同様に各メモリサブユニットの全てのメモリ位置をゼロに初期化し、
−初期化シーケンスの外部では、メモリ選択バイナリ入力信号が有効化されてvビットバイナリカウンタがメモリ書き込み信号の各有効化の開始時点で単位値ずつ増分され、
−vビットバイナリカウンタが、カウンタのバイナリ値が値2v−1に等しい場合に有効になる出力としてカウント制限信号を含み、
−読み出しモードでプログラムされた状態でメモリサブユニットは2組にグループ化され、第1の組が各々2v個のwビットのワードを含むn個のメモリサブユニットを統合していて、第2の組が2v個のvビットワードを含む連想記憶サブユニットにより表され、これら2組が2本の競合するバスにより接続されていて、
・2v個のvビットワードを含む連想記憶サブユニットのvビットメモリ内容アドレス出力ポートに接続された第1のバスが、n個のメモリサブユニットのvビット入力モードアドレスポートの各々に接続されている。
・vビットメモリ内容アドレス出力ポートの各々、及びn個のメモリサブユニットの全てに存在する各々の内容を有効化するバイナリ出力信号の各々の出力である第2のバスが、最も代表的な選択値を出力として配信する、入力値の最大尤度選択ユニットに導入される。最大尤度での当該値が、2v個のvビットワードを含む連想記憶サブユニットのvビット入力モードアドレスポートに導入される。
−読み出しモード訂正バイナリ入力信号を有効化することにより、上述の第1のバスに送信された情報項目が最大尤度の値のユニットの出力から出力され、
−書き込みモードでプログラムされた、vビットバイナリカウンタの値は、第1の組が各々2v個のwビットワードを含むn個の連想記憶を含み、第2の組が2v個のvビットワードを含む1個の連想記憶サブユニットにより表される2組にグループ化された各連想記憶サブユニットの全てのvビット入力モードアドレスポートに接続されたバスを介して新規アドレスに対応する値を配信すべく書き込みサイクルの開始時点で1単位値ずつ増分され、
−互いにグループ化されていて、vビットバイナリカウンタ、最大尤度計算ユニット、初期化ユニット、及び各種の論理制御要素を含む上述の2組のメモリサブユニットが、連想記憶ストレージ機構の基本ユニットを形成し、
−読み出しモードにおいて、連想記憶ストレージは、w個の入力ビットのn個の独立サブメッセージ(RSin_1〜RSin_n)を含むメッセージ(MEin_i)と、v個の出力ビットのラベル(Lout_j)を関連付け、入力方向でその逆も成り立ち、vビットラベル(Lin_i)が、出力方向では、n個のwビット独立サブメッセージ(RSout_1〜RSout_n)を含むメッセージ(MEout_j)に関連付けられ、連想記憶(10)の基本ユニットに送られたメッセージ(MEin_i)の一部でも存在すれば、出力としてラベル(Lout_i)を配信し、帰還方向では、当該ラベルは(Lin_i)となって、連想記憶ストレージユニット(10)への入力として接続されていて、以前に学習された対応メッセージ(MEout_i)の全文を配信し、
−各wビット独立入力サブメッセージ(RSin_x)及びwビット独立出力サブメッセージ(RSout_x)は、各要素毎に、自身の位置に固有の定義と共にp個のw/pビット要素として構造化されていて、
−各w/pビット要素は、必要ならばターナリ内容参照可能メモリ(TCAM)モードで独立に配置可能であり、
−連想記憶ユニットのwビット出力サブメッセージ(RSout_x)は、動的アトラクタの入力レジスタユニットに接続されていて、同一動的アトラクタの結果レジスタユニットが連想記憶ユニットのwビット入力サブメッセージ(RSin_x)を配信し、
−wビット独立入力サブメッセージ(RSin_x)及びwビット独立出力サブメッセージ(RSout_x)のp個のw/pビット要素は、自身の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有し、
−動的アトラクタは、入力データフローを変換するユニットから出力された、サブシーケンスを含むシーケンスデータのストリームから、位置により参照されてサブメッセージに対応する大域的、動的、又は構造的な基本意味論的表現を抽出し、
−先行事例が禁止された動的アトラクタの動的補強(動的アトラクタのCoutの動的アトラクタのCinへの結合)により、各動的アトラクタは、送信されたメッセージ(ME_in)に全体が対応するサブメッセージ(Rsin_x)を依存的に定義し、
−基本連想記憶ストレージは逆ピラミッドモードで接続されていて、第1のレベルのp個の基本連想記憶ユニットがp個のメッセージを受信して各々サブメッセージにより第2のレベルの基本連想記憶ユニットに接続されたp個のラベルを生成することにより、入力サブメッセージを要約したラベルを生成し、逆に、当該基本連想記憶ユニットに入力された第2の要約ラベルが、サブメッセージに関連ラベルにより第1のレベルのp個の基本連想記憶ユニットの組に接続されたサブメッセージの組を生成して、p個のメッセージの組を配信し、
−基本連想記憶ユニットを表すメモリサブユニットが、vビットバイナリカウンタの出力に接続され且つ各連想記憶サブユニットのvビット入力モードアドレスポートに接続されたvビット共通バスを介して読み出しモードで関連付けられていて、当該vビットバイナリカウンタがゼロに初期化され、次いで移転バイナリ信号Tによりコマンドを受けて1単位値ずつ増分される。各移転シーケンスにおいて、メッセージ及び関連ラベルの値はアクセス可能であり、
−取得された連想記憶ストレージのあるユニットから別のユニットへの知識の移転は、移転読み出しモードにおける第1の連想記憶ストレージユニットを書き込みモードにおける第2の連想記憶ストレージに関連付け、情報項目の配信に関して、第1のユニットの出力ポートを第2のユニットの入力ポートに接続し、且つ第1のユニットの読み出しサイクルを第2のユニットの書き込みサイクルに同期させることにより実現される。
−連想記憶の当該基本ユニットは電子部品に組み込まれ、
−連想記憶の当該基本ユニットは電子チップ上に積層される。
・wビット入力ポート(in)、
・wビット出力ポート(out)、
・vビットメモリアドレス入力ポート(Adr)、
・比較有効化バイナリ出力信号(M)に関連付けられたvビット出力ポート(Cadr)、及び
・コマンドバイナリ入力信号(En)及び(Wr)、並びにシーケンシングクロックバイナリ入力信号(Ck)を含むコマンドポートを含む。
i)信号(En)及び(Wr)が無効の場合、メモリサブユニット(1_i)は遮断されていて、消費電力はほぼゼロである。
ii)信号(En)が有効且つ信号(Wr)が無効な場合、入力(in)に存在するwビットメッセージ(RSin_i)に対してCAM読み出しモードが起動され、メモリサブユニット(1_i)の全てのメモリアドレスの内容と比較されて、ポート(Cadr)上のメモリサブユニット(1_i)にメッセージ(RSin_i)を含むvビットアドレス(L_i)が存在すれば抽出することにより信号(M)を有効化し、逆の場合は信号(M)を無効化する。同様に、信号(En)が有効且つ信号(Wr)が無効な場合、入力としてアドレスポート(Ard)に配置されたvビットデータ(Cpt)に対してRAM読み出しモードが起動されて、wビット内容(RSout_i)が出力ポート(out)に送信されるメモリ位置を有効化する。
iii)信号(En)及び(Wr)有効な場合、入力ポート(In)に存在するサブメッセージ(RSin_i)に対してRAM書き込みモードが起動され、入力ポート(Adr)に存在するメモリアドレス(Cpt)でメモリに格納される。
上流要素(図示せず)により生成された時空間データ(70)は、言語翻訳移転ユニット(71)の入力ポート(E,P(i,j))に配信され、当該ユニットは次いで、位置参照基本意味論的表現を自身の出力ポートG、D、S及びPに、同期的に、クロック信号(Ck)により設定されるレートで配信する。各出力ポートG、D、S及びPは、2zビットの同一サイズを有するバスG(72)、バスD(73)、バスS(74)及びバスP(75)に各々独立に接続されている。n個の動的アトラクタユニット(80_1)〜(80_n)は各々、入力ポートG、D、S及びPを介して、これら4本のバスに接続されている。
全ての動的アトラクタユニット(80_1)〜(80_n)は同一であるため、動的アトラクタユニット(80_1)だけについて、その動作の説明をする趣旨でより詳細に記述する。当該動的アトラクタユニット(80_1)は「・」で示す要素を含む。
・4個の同一の統計処理ユニット(81_G)(81_D)(81_S)、及び(81_P)を含み、各統計処理ユニット(81_x)は「〇」で示す要素を含む。
〇双線形ヒストグラム(82)を計算する、「■」で示す要素を含むユニット、
■統計処理ユニット(81_x)に応じてG又はD又はS又はPに対応する入力データ(x)、
■結果レジスタユニット(R)、
■双線形ヒストグラム計算を有効化する入力(V)、及び
■順序に従い、又は事象の個数に従い、動作モードに応じてシーケンシングを実行して、初期化フェーズ、ヒストグラム計算フェーズ、レジスタ(R)更新フェーズ及び自動分類フェーズを順次周期的に保証するユニット(図示せず)を含む双線形ヒストグラム(82)を計算するユニット。
〇2個の分類ユニット、すなわち1個が自動(83)及び1個が要求時起動(84)であって、各々が入力ポート(x)から2zビットのデータを受信し、それが分類制限内、すなわち最上位zビットの場合AとBの間、最下位ビットzの場合CとDの間に存在すれば有効な分類バイナリ信号を配信する。
〇ブール分類有効化ユニット(85)が当該2個の自動及び要求時起動ユニット(83、84)分類ユニットからバイナリ分類信号を受信する。これら2個のバイナリ分類信号に対して実行されたAND論理演算の結果が統計処理ユニット(81_x)外へ送信される。
・ブール時空間分類ユニット(86)が、4個の統計処理ユニット(81_G)、(81_D)、(81_S)及び(81_P)からバイナリ分類信号を受信し、これらに対しAND論理演算を実行してその結果がヒストグラム計算有効化ユニット(87)に送信される。
・ヒストグラム計算有効化ユニット(87)は、2入力の一方が反転されたAND論理ユニット(88)、及び2入力OR論理ユニット(89)を含む。AND論理ユニット(88)は、AND論理ユニット(86)から直接出力されたバイナリ信号を受信し、ユニット(80_1)の入力バイナリ信号(Cin)を反転して、バイナリヒストグラム計算有効化信号を各統計処理ユニット(81_G)、(81_D)、(81_S)及び(81_P)の入力(V)に配信する。
OR論理ユニット(89)は、ユニット(80_1)の入力バイナリ信号(Cin)及びバイナリヒストグラム計算有効化信号をAND論理ユニット(88)から受信して、バイナリ禁止信号をユニット(80_1)の出力ポート(Cout)に配信する。
・出力レジスタユニット(76)は、レジスタ(RSi−1)〜(RSi−q)を含み、これらは値NBPTSが外部でパラメータ化された閾値を超える都度更新される。レジスタ(RSi−1)〜(RSi−q)の順序は中央値(Med1、Med2)及び、各統計処理ユニット(81_G)、(81_D)、(81_S)及び(81_P)毎の分類制限B−AとD−Cの差により定義される分類範囲(P1、P2)に対応している。具体的には、(RSi−1)及び(RSi−2)の場合、大域的モードの中央値(MedG1、MedG2)及びそれら各々の範囲(PG1、PG2)に対応し、動的モード及び構造モード、並びにそれらの位置の場合も同様に、エネルギー重心及び(PP1、PP2)に最大限対応している(MedP1、MedP2)に対応している。本例では、出力レジスタユニット(76)はレジスタ(RSi−1)〜(RSi−q)を含む。一般に、特定の個数のレジスタ(RSi−x)は無関係であるため利用されない。例えば、テキストの視覚は、均一大域的モード(同一色且つ不動)を有し、構造面での態様が関連情報を提供する。8個の開始時点レジスタのうち3個、すなわち重心、寸法、及び構造だけが残っている。
・入力レジスタユニット(77)は、出力レジスタユニット(76)と同一の編成を有するレジスタ(RSo−1)〜(RSo−q)を含む。具体的には、(RSo−1)〜(RSo−q)の場合は各々、大域的モードの中央値(MedG1、MedG2)及びそれら各々の範囲(PG1、PG2)に対応し、これらが分類制限A、B、C、Dに変換されることにより、制限AはMedG1−PG1/2に等しく、制限BはMedG2+PG2/2に等しく、同様に制限C及びDの場合も同様に同一順序となる。これらの分類制限はA、B、C、Dは、要求時起動分類ユニット(84)に書き込まれる。同一の動作が、ユニット(81_D)、(81_S)、(81_P)の他の要求時起動分類ユニット(84)に対して繰り返される。4ビットよりも多いzビットを含む情報の場合、分類下限を1〜2ビット下げることにより、及び要求を拡大すべく分類上限を1〜2ビットの値だけ上げることにより分類範囲を拡張することが好適である。
上述の図に示す連想記憶ユニット(10)は、一般的実装において、動的アトラクタユニット(80_1)〜(80_n)とのインターフェースとして、n個のサブメッセージ(RSin_1)〜(RSin_n)から形成されたメッセージ(MEin_i)、及びn個のサブメッセージ(RSout_1)〜(RSout_n)から形成されたメッセージ(MEout_j)を有している。
・各々が2w個のwビットワードを含むn個のメモリサブユニットを含み、前記サブユニットは(1_1)〜(1_n)と表記され、各々が自身の入力ポート(In)を介して、メモリサブユニット(1_1)に対するメッセージ(RSin_1)〜メモリサブユニット(1_n)に対するサブメッセージ(RSin_n)を受信する第1のアセンブリ、
・第2のアセンブリは、入力ポート(In)を介してラベル(Lin_j)受信する2v個のvビットワード(2)のメモリサブユニットを含み、
・最も代表的な値i、k等を選択すべく最大尤度を計算するユニット(4)。当該ユニット(4)は、各メモリサブユニット(1_1)〜(1_n)の出力ポート(Cadr)から、入力ポート(L_i)〜(L_n)を介して、値i又はkを各々受信すると共に、入力(V_1)〜(V_n)を介して各自の有効化バイナリ信号を受信する。ユニット(4)に導入されたクロック信号(CK)を介して内部シーケンシングが保証される。最大尤度での選択は、出力ポート(L_i)に配置されていて、vビットのバスがメモリサブユニット(2)の入力ポート(Adr)に当該値を送信していて、当該入力ポートが自身の出力ポート(Out)を介して、ラベル(Lout_i)の値を配信する。
n.wビットの各受信メッセージ(MEin)はn個のwビットサブメッセージ(RSin_x)を含み、xは1〜nの範囲にある。同様に、連想記憶により配信されたn.wビットの各メッセージ(MEout)は、n個のwビットサブメッセージ(RSout_x)を含み、xは1〜nの範囲にある。
・位置は一般に1〜3次元の座標系(Ref)により定義され、例えば座標系(Ref)内で2個の距離の関係を表すx及びy、又は座標系(Ref)内で時間と周波数の関係を表すt及びfのような一対の要素の場合は2次元と等しくなる。一般に、上述の特徴化を表す、すなわちサブメッセージの要素に記述されたデータクラウドの重心の位置である。
・次元はデータクラウドの範囲、一般にサイズ、従って座標系(Ref)の各軸毎に1個の要素(RSi_x)を特徴付ける。
・特徴化は一般に、以下の種類のうち一つの基本意味論的表現である。
・大域的:非限定的な例として、色は色相と彩度により定義され、子供番組は基本に従う等。
・動的:非限定的な例として、運動は速度と向きにより定義され、音声の韻律等も同様である。
・構造的:非限定的な例として、エッジは向きと曲率により定義され、音素は時間経過に伴うフォルマントの分布等により定義される。
・大域的表現(G):2軸に沿って、色相(T)及び彩度(S)。22z個の値に関するヒストグラム(H_G)、図12a参照。
・動的表現(D):2軸、すなわち方向(Dir)及び運動速度(Vit)に沿った。22z個の値にわたるヒストグラム(H_D)、図12b。
・構造的表現(S):2軸、すなわち有向エッジ(Bo)及び曲率(Cb)に沿った。22z個の値にわたるヒストグラム(H_S)、図12c。
・位置的表現(P):2軸x及びyに沿った。22z個の値にわたるヒストグラム(H_P)、図12d。
・信号(En)及び(Wr)を介して制御される電子部品の連想記憶の入力/出力(Lin/Lout)と双方向性ポート(Lin/Lout)との間の通信用インターフェースユニット(21)。
・信号(Sel[2:0])を介して選択され連想記憶の入力/出力(RSin_i/RSout_i)と電子部品の双方向性ポート(RSin/RSout)との間の通信用のインターフェース(22)。
・コマンド信号:(En)、(Wr)、(T)、(R)、(F)、(Cor)、(Ck)、及び(Sel[2:0])。
2 2v個のvビットワードの連想記憶サブユニット
3 ゼロクリア用入力(R)及びカウント制限出力(F)を有する、(Cpt)の2v個の値をカウントするユニット
4 最大尤度選択ユニット
5 vビット2対1多重化ユニット
6 メモリサブユニットを初期化するユニット
7 2入力ブールORブールユニット
7’ 2入力ブールAND−ORブールユニット
8 2入力ブールORブールユニット
9 一方が反転vビット入力である2入力ブールANDブールユニット
10 連想記憶ユニット
11_i 一方が反転されたwビット入力である2入力ブールANDブールユニット(i)
12 vビット2対1多重化ユニット
13 2入力ブールORブールユニット
14 1ビット2対1多重化ユニット
15 2入力ブールORブールユニット
16 2入力ブールANDブールユニット
17 入力メッセージRSin_iの一部分に適用されたビットフィールドのマスク
20 連想記憶(10)を組み込んだ電子部品
21 連想記憶(10)の入力/出力Lin/Loutと電子部品(20)との間の通信用インターフェース
22 連想記憶(10)の入力/出力RSin_i/RSout_iと電子部品(20)のRSin/RSoutとの間の通信用インターフェース
30 シリコンウェーハ
41 最も代表的なデータを検索すると共にデータのシーケンシング及び定量化を行うユニット
42 最も代表的なデータを定量化するレジスタ
43 最大尤度選択ユニットの出力値
50 位置選択ユニット
51 シーケンシングユニット
52 n個のwビット入力を有する多重化ユニット
60 ユニバーサル階層グラフ生成器
70 時空間入力データ
71 言語翻訳移転ユニット
72 Gバス
73 Dバス
74 Sバス
75 Pバス
76 出力レジスタユニット
77 入力レジスタユニット
78 バイナリヒストグラム計算有効化信号
80 動的アトラクタユニット
81_G、81_D、81_S、及び81_P 統計処理ユニット
82 双線形ヒストグラム計算ユニット
83 自動分類ユニット
84 要求時起動分類ユニット
85 分類有効化ブールユニット
86 時空間分類ブールユニット
87 ヒストグラム計算有効化ユニット
91 刺激
92 レシーバ
93 求心性チャネル
94 知覚ラベル
95 コマンドラベル
96 遠心性のチャネル
97 イフェクタ
98 応答
AB 共通vビットバス
Adr メモリサブユニット(1_1)〜(1_n)及び(2)の入力ポートメモリアドレス
Cadr サブユニット(1_1)〜(1_n)及び(2)の入力ポート(In)により選択されたメモリ内容のアドレス出力ポート
Cin 動的禁止入力コマンド
Cout 動的禁止出力コマンド
Ck シーケンシングクロック
Cor 入力メッセージ(RSin_i)を訂正するコマンド信号入力
Cpt カウンティングユニット(3)の出力ポート
Cpt[v1:0] カウンティングユニット(3)のバイナリ出力値
D 動的基本意味論的表現
En 連想記憶サブユニット(1_i)及び(2)の有効化入力機能
F カウント制限出力信号
G 大域的基本意味論的表現
In メモリサブユニット(1_1)〜(1_n)及び(2)の入力ポート
L_i メモリ(1)と(2)の間の接続値
L_AB 入出力ラベル
L_CD 入出力ラベル
Lout_i 出力としてのラベル
Lin_j 入力としてのラベル
M 関連出力ポート(Cadr)のバイナリ値を有効化している出力信号
MA、MB、MC、MD、ME 入力及び出力メッセージ
MEin_i n個のサブメッセージ(RSin_1)〜(RSin_n)をグループ化する入力メッセージ
MEout_j n個のサブメッセージ(RSout_1)〜(RSout_n)をグループ化する出力メッセージ
n 入力又は出力サブメッセージ(RSin_i)又は(RSout_i)の個数
Ob 物体のエッジ部分
Out メモリサブユニット(1_1)〜(1_n)及び(2)の出力ポート
P 基本意味論的表現G、D及びSの位置
q サブメッセージを形成する要素の個数
R カウンティングユニット(3)をゼロクリアする入力信号
S 構造的基本意味論的表現
Wr メモリサブユニット(1)及び(2)への書き込みを制御する信号
Wre 書き込む連想記憶ユニット(10)を選択する入力信号
RSi_x zビットの入力サブメッセージRSin_iの要素
RSo−x zビットの出力サブメッセージRSout_iの要素
RSin_i メモリ入力内のサブメッセージ(i)
RSout_i メモリ出力内のサブメッセージ(i)
V_i (L_i)の値を有効化する入力
Wr メモリ書き込み制御信号(1)及び(2)
/1 1ビットバイナリ信号
/v vビットバイナリ信号バス
/w wビットバイナリ信号バス、w=z.q
/z zビットバイナリ信号バス
Claims (52)
- −各々が2v個のwビットワードを含む少なくとも1個の第1のメモリサブユニット(1_1〜1_n)であって、n個のメモリサブユニットの第1の組を形成する少なくとも1個の第1のメモリサブユニット(n≧1)と、
−第2の組を形成する2v個のvビットワードを含む第2のメモリサブユニット(2)を含む連想記憶ストレージユニット(10)であって、
各メモリサブユニットが、
−各位置がvビットにわたるメモリアドレスにより識別される、前記ワードを格納するための2v個のメモリ位置と、
−1個のvビットメモリアドレス入力ポート(Adr)と、
−1個のv又はwビットデータ入力ポート(In)と、
−1個のv又はwビットデータ出力ポート(Out)と、
−1個のvビットメモリアドレス出力ポート(Cadr)と、
−内容を有効化するバイナリ出力(M)を含み、
各メモリサブユニットが、
−書き込みモードにおいて、前記データ入力ポート(In)を介して受信した前記ワードを、前記メモリアドレス入力ポート(Adr)を介して受信したアドレスに格納し、
−読み出しモードにおいて、
−前記2v個のメモリ位置のうち1個が前記データ入力ポート(In)を介して受信したワードを含む場合、現在の内容を有効化するバイナリ出力信号(M)を有効化し、且つ前記位置のアドレスを前記メモリアドレス出力ポート(Cadr)に配信し、
−上記以外の場合、内容を有効化する前記バイナリ出力信号(M)を有効化しないように構成されている連想記憶ストレージユニット。 - 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック(Ck)、メモリ選択バイナリ入力信号(En)、及び書き込みバイナリ入力信号(Wr)を受信するコマンドポートを含み、且つ
−前記メモリ選択バイナリ入力信号(En)及び書き込みバイナリ入力信号(Wr)が起動された場合に書き込みモードを起動し、
−前記メモリ選択バイナリ入力信号(En)が起動され、且つ前記書き込みバイナリ入力信号(Wr)が無効である場合に読み出しモードを起動すべく構成されている、請求項1に記載の連想記憶ストレージユニット。 - 前記ユニットが不揮発メモリである、請求項1〜2のいずれか1項に記載の連想記憶ストレージユニット。
- −読み出し及び書き込みモードにおいて有効である第1のバス(AB)と、
−前記第1のバスから独立していて読み出しモードにおいて有効である第2のバスを含む、請求項1〜3のいずれか1項に記載の連想記憶ストレージユニット。 - 読み出しモードにおいて、
−前記第2のバスが、前記少なくとも1個の第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス出力ポート(Cadr)と、前記第2のメモリサブユニット(2)の前記メモリアドレス入力ポート(Adr)との間に接続されていて、
−前記第1のバス(AB)が、前記第2のメモリサブユニット(2)の前記メモリアドレス出力ポート(Cadr)と、前記少なくとも1個の第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス入力ポート(Adr)との間に接続されている、請求項4に記載の連想記憶ストレージユニット。 - 書き込みモードにおいて、前記第1のバス(AB)が2v個の値のカウントを生成するvビットバイナリカウンタ(3)の出力に接続され、且つ各メモリサブユニット(1_1〜1_n及び2)の前記メモリアドレス入力ポート(Adr)に接続されている、請求項5に従属する、請求項1〜5のいずれか1項に記載の連想記憶ストレージユニット。
- 前記バイナリカウンタ(3)が不揮発記憶ストレージを用いる、請求項6に記載の連想記憶ストレージユニット。
- −前記メモリサブユニットを初期化するユニット(6)と、
−初期化入力バイナリ信号(Ini)及びメモリ選択バイナリ入力信号(En)を入力として受信するコマンドポートとを含み、
前記初期化入力バイナリ入力信号(Ini)の起動が初期化ユニット(6)に送信され、前記メモリ選択バイナリ入力信号(En)の起動と連動的に、各メモリサブユニットの全てのメモリ位置をゼロに初期化するために前記初期化ユニット(6)が
−前記バイナリカウンタ(3)をゼロに初期化し、
−書き込みモードを有効化すべく前記書き込みバイナリ入力信号(Wr)を起動し、
−各メモリサブユニットの前記データ入力ポート(In)をゼロクリアし、
−2v+1サイクルにわたり、前記シーケンシングバイナリ入力クロック(Ck)の各サイクル毎に1単位値ずつバイナリカウンタ(3)を増分すべく構成されている初期化フェーズを生成する、請求項2に従属する、請求項6〜7のいずれか1項に記載の連想記憶ストレージユニット。 - 初期化フェーズの外部で、前記メモリ選択バイナリ入力信号(En)が有効化されたならば、前記バイナリカウンタ(3)が、前記メモリ書き込み信号(Wr)の各有効化毎に増分される、請求項8に記載の連想記憶ストレージユニット。
- 前記バイナリカウンタ(3)が、前記カウンタのバイナリ値が2v−1に等しい場合、カウント制限信号(F)を起動すべく構成されている、請求項6〜9のいずれか1項に記載の連想記憶ストレージユニット。
- 前記バイナリカウンタ(3)がゼロに初期化され、次いで移転サイクルを定義する移転バイナリ信号(T)による命令を受けて1単位値ずつ増分され、当該過程において連想記憶ストレージユニットが、カウンタ(i)の値に関連付けられたラベル(Lout_i)及びメッセージ(MEout_i)を出力として配信する、請求項6〜10のいずれか1項に記載の連想記憶ストレージユニット。
- 最大尤度選択ユニット(4)を含み、読み出しモードにおいて、
−前記第1のバス(AB)が、前記第2のメモリサブユニット(2)の前記メモリアドレス出力ポート(Cadr)に接続され、且つ前記第1の組の各々の前記第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス入力ポート(Adr)に接続されていて、
−第2のバスが、前記メモリアドレス出力ポート(Cadr)の各々の出力及び前記第1の組の各々の前記第1のメモリサブユニット(1_1〜1_n)の内容を有効化するバイナリ出力信号(M)を、前記最大尤度選択ユニット(4)の入力に接続し、
−前記最大尤度選択ユニット(4)が、入力値のうち最も代表的な値(L_i)を出力として配信すべく構成されていて、前記値が前記第2のメモリサブユニット(2)の前記アドレス入力ポート(Adr)内に導入される、請求項4に従属する、請求項4〜11のいずれか1項に記載の連想記憶ストレージユニット。 - 読み出しモード訂正バイナリ入力信号(Cor)が有効化された場合、前記第1のバス(AB)に送信された情報項目が、最大尤度値選択ユニット(4)の前記出力(L_i)であることを特徴とする、請求項12に記載の連想記憶ストレージユニット。
- 書き込みモードにおいて、前記第1のバス(AB)を介して新規アドレスに対応する値を配信すべく書き込み操作の開始時点で前記バイナリカウンタ(3)の値が1単位値ずつ増分される、請求項6に従属する、請求項6〜13のいずれか1項に記載の連想記憶ストレージユニット。
- 前記第1の組のメモリサブユニット(1_1〜1_n)、前記第2の組のメモリサブユニット(2)、前記バイナリカウンタ(3)、前記最大尤度計算ユニット(4)、前記初期化ユニット(6)、及び論理制御要素の組をグループ化した状態で含み、前記制御ユニットが前記連想記憶ストレージユニット(10)の基本ユニットを形成している、請求項6、8及び12に従属する、請求項6〜15のいずれか1項に記載の連想記憶ストレージユニット。
- 読み出しモードにおいて、w個の入力ビットを有するn個の独立入力サブメッセージ(RSin_1〜RSin_n)を含む入力メッセージ(MEin_i)を、v個の出力ビットの出力ラベル(Lout_j)に関連付け、vビット入力ラベル(Lin_i)を、n個のwビット独立出力サブメッセージ(RSout_1〜RSout_n)を含む出力メッセージ(MEout_j)に関連付け、
−前記第1の組の第1のメモリサブユニットの各々の前記データ入力ポート(In)が、wビット入力サブメッセージ(RSin_1〜RSin_n)を各々受信し、
−前記第1の組の第1のメモリサブユニットの前記出力入力ポート(Out)が、出力サブメッセージ(RSout_1〜RSout_n)を各々発信し、
−前記第2のメモリサブユニットのデータ入力ポートが、前記入力ラベル(Lin_i)を受信し、
−前記第2のメモリサブユニットの出力データポートが、前記出力ラベル(Lout_i)を発信する、請求項15に記載の連想記憶ストレージユニット。 - 各wビット入力サブメッセージ(RSin_x)及びwビット出力サブメッセージ(RSout_x)が、各要素の位置に固有の定義を用いて、各々p個のw/pビット要素に構造化されていることを特徴とする、請求項16に記載の連想記憶ストレージユニット。
- 各w/pビット要素がターナリ内容アドレス指定可能メモリ(TCAM)モードにおいて独立に配置されてよいことを特徴とする、請求項17に記載の連想記憶ストレージユニット。
- 1個のw/pビット要素が、充分に参照されていないか又は存在しない場合、ターナリ内容アドレス指定可能メモリ(TCAM)モードにおいて配置される、請求項18に記載の連想記憶ストレージユニット。
- 請求項16〜19のいずれか1項に記載の連想記憶ストレージユニット(10)を含む連想記憶ストレージ装置。
- 入力レジスタユニット(77)及び結果レジスタユニット(76)を有する少なくとも1個の動的アトラクタ(80_x)を含み、
前記連想記憶ストレージユニット(10)のwビット出力サブメッセージ(RSout_x)が前記動的アトラクタの前記入力レジスタユニット(77)に配信され、前記連想記憶ユニット(10)のwビット入力サブメッセージ(RSin_x)が前記動的アトラクタの前記結果レジスタユニット(76)により配信される、請求項20に記載の連想記憶ストレージ装置。 - 前記wビット入力サブメッセージ(RSin_x)及びwビット出力サブメッセージ(RSout_x)のp個のw/pビット要素が、各々の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有することを特徴とする、請求項19〜21のいずれか1項に記載の連想記憶ストレージ装置。
- 前記動的アトラクタ(80_x)が、入力データストリーム(70)を変換するユニット(71)からのサブシーケンスを含むシーケンスデータ出力のストリームから、位置(75)により参照され、且つサブメッセージに対応する大域的(72)、動的(73)又は構造的(74)な基本意味論的表現を抽出すべく構成されていることを特徴とする、請求項22に記載の連想記憶ストレージ装置。
- 動的アトラクタの組を含み、各動的アトラクタ(80_x)が、前記連想記憶ストレージユニット(10)の入力サブメッセージ(RSin_x)を定義し、入力バイナリ信号(Cin)を受信して出力バイナリ信号(Cout)を配信し、前記出力バイナリ信号(Cout)は、後続する動的アトラクタ(80_x+1)への入力として配信され、前記動的アトラクタの組が反復的に補強され、前記組の全ての動的アトラクタがロックされていて、前記動的アトラクタの最大数に達していない場合に、且つ最後の前記動的アトラクタにより識別された類似点の個数が所定の閾値を下回らない前提で、新規動的アトラクタが補強されて前記組に追加される、請求項23に記載の連想記憶ストレージ装置。
- 請求項16〜19のいずれか1項に記載の連想記憶ストレージユニットの組を含み、前記組の連想記憶ストレージ装置が双方向性ピラミッドモードで接続されていて、
−一方向において、各々がp個の入力メッセージを受信し、第2のレベルの連想記憶ユニットの入力サブメッセージにより接続されたp個の出力ラベルを生成する、ある個数(p)の連想記憶ユニットを第1のレベルが含み、前記第2のレベルの前記連想記憶ユニットが前記入力サブメッセージを要約する出力ラベルを生成し、
−逆方向において、第2の要約ラベルが、前記第2のレベルの連想記憶ユニットに入力されて、各々がp個の出力メッセージの組を配信する前記第1のレベルのp個の連想記憶ユニットの組の入力ラベルを介して各々接続されているp個の出力サブメッセージの組を生成することを特徴とする、請求項20〜24のいずれか1項に記載の連想記憶ストレージ装置。 - 請求項1〜19のいずれか1項に記載の第1の連想記憶ストレージ装置、及び請求項1〜19のいずれか1項に記載の第2の連想記憶ストレージ装置を含み、情報項目の配信に関して、前記第1のユニットの出力ポートを前記第2のユニットの入力ポートに接続することにより、且つ前記第1のユニットの読み出しサイクルを前記第2のユニットの書き込みサイクルと同期させることにより、取得された前記第1の連想記憶ストレージから知識を前記第2のユニットに移転すべく構成された装置。
- 請求項15〜19のいずれか1項に記載の連想記憶ストレージユニットを含み、電子部品に組み込まれた、請求項20〜26のいずれか1項に記載の連想記憶ストレージ装置。
- 請求項15〜19のいずれか1項に記載の連想記憶ストレージユニットを含み、電子チップに積層されている、請求項20〜26のいずれか1項に記載の連想記憶ストレージ装置。
- −各々が2v個のwビットワードを含む少なくとも1個の第1のメモリサブユニット(1_1〜1_n)であって、n個のメモリサブユニットの第1の組を形成する少なくとも1個の第1のメモリサブユニット(n≧1)と、
−第2の組を形成する2v個のvビットワードを含む第2のメモリサブユニット(2)を含む連想記憶ストレージユニット(10)による連想記憶格納方法であって、
各メモリサブユニットが、
−各位置がvビットにわたるメモリアドレスにより識別される、前記ワードを格納するための2v個のメモリ位置と、
−1個のvビットメモリアドレス入力ポート(Adr)と、
−1個のv又はwビットデータ入力ポート(In)と、
−1個のv又はwビットデータ出力ポート(Out)と、
−1個のvビットメモリアドレス出力ポート(Cadr)と、
−内容を有効化するバイナリ出力(M)を含み、
前記方法が、
−書き込みモードにおいて、前記データ入力ポート(In)を介して受信した前記ワードを、前記メモリアドレス入力ポート(Adr)を介して受信したアドレスに格納するステップと、
−読み出しモードにおいて、
−前記2v個のメモリ位置のうち1個が前記データ入力ポート(In)を介して受信したワードを含む場合、現在の内容を有効化するバイナリ出力信号(M)を有効化し、且つ前記位置のアドレスを前記メモリアドレス出力ポート(Cadr)に配信するステップと、
−上記以外の場合、内容を有効化する前記バイナリ出力信号(M)を有効化しないステップを含む方法。 - 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック(Ck)、メモリ選択バイナリ入力信号(En)、及び書き込みバイナリ入力信号(Wr)を受信するコマンドポートを含み、前記方法が、
−前記メモリ選択バイナリ入力信号(En)及び書き込みバイナリ入力信号(Wr)が起動された場合に書き込みモードを起動するステップと、
−前記メモリ選択バイナリ入力信号(En)が起動され、且つ前記書き込みバイナリ入力信号(Wr)が無効である場合に読み出しモードを起動するステップを含む、請求項29に記載の連想記憶格納方法。 - −前記連想記憶ユニットの第1のバス(AB)を読み出し及び書き込みモードで起動するステップと、
−読み出しモードにおいて、前記連想記憶ユニットの第2のバスを第1のバスとは独立に起動するステップとを含む、請求項29〜31のいずれか1項に記載の連想記憶格納方法。 - 読み出しモードにおいて、
−前記第2のバスが、前記少なくとも1個の第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス出力ポート(Cadr)と、前記第2のメモリサブユニット(2)の前記メモリアドレス入力ポート(Adr)との間に接続されていて、
−前記第1のバスが、前記第2のメモリサブユニット(2)の前記メモリアドレス出力ポート(Cadr)と、前記少なくとも1個の第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス入力ポート(Adr)との間に接続されている、請求項31に記載の連想記憶格納方法。 - 書き込みモードにおいて、前記第1のバス(AB)が2v個の値のカウントを生成するvビットバイナリカウンタ(3)の出力に接続され、且つ各メモリサブユニット(1_1〜1_n及び2)の前記メモリアドレス入力ポート(Adr)に接続されている、請求項32に記載の連想記憶格納方法。
- 前記連想記憶ストレージ装置(10)が、
−前記メモリサブユニットを初期化するユニット(6)と、
−初期化入力バイナリ信号(Ini)及びメモリ選択バイナリ入力信号(En)を入力として受信するコマンドポートとを含み、
前記方法が、前記初期化入力バイナリ入力信号(Ini)及び前記メモリの全てを選択するための信号(En)が起動された場合、各メモリサブユニットの前記全てのメモリ位置をゼロに初期化すべく、
−前記初期化ユニット(6)により、前記バイナリカウンタ(3)をゼロに初期化するステップと、
−前記初期化ユニット(6)により、書き込みモードを有効化すべく前記書き込みバイナリ入力信号(Wr)を起動するステップと、
−前記初期化ユニット(6)により、各メモリサブユニットの前記データ入力ポート(In)をゼロクリアするステップと、
−前記初期化ユニット(6)により、2v+1サイクルにわたり、前記シーケンシングバイナリ入力クロック(Ck)の各サイクル毎に1単位値ずつバイナリカウンタ(3)を増分するステップを含む、請求項33に記載の連想記憶格納方法。 - 初期化フェーズの外部で、前記メモリ選択バイナリ入力信号(En)が有効化され、前記バイナリカウンタ(3)が、前記メモリ書き込み信号(Wr)の各有効化毎に増分されることを含む、請求項34に記載の連想記憶格納方法。
- 前記vビットバイナリカウンタ(3)のバイナリ値が2v−1に届く場合、カウント制限信号(F)を有効化するステップを含む、請求項33〜35のいずれか1項に記載の連想記憶格納方法。
- 前記バイナリカウンタ(3)をゼロに初期化し、次いで移転サイクルを定義する移転バイナリ信号(T)による命令を受けて1単位値ずつ増分するステップを含み、当該過程において連想記憶ストレージユニットが、カウンタ(i)の値に関連付けられたラベル(Lout_i)及びメッセージ(MEout_i)を出力として配信する、請求項33〜36のいずれか1項に記載の方法。
- 前記連想記憶ストレージユニットが最大尤度選択ユニット(4)を含み、読み出しモードにおいて、
−前記第1のバス(AB)が、前記第2のメモリサブユニット(2)の前記メモリアドレス出力ポート(Cadr)に接続され、且つ前記第1の組の各々の前記第1のメモリサブユニット(1_1〜1_n)の前記メモリアドレス入力ポート(Adr)に接続されていて、
−第2のバスが、前記メモリアドレス出力ポート(Cadr)の各々の出力及び前記第1の組の各々の前記第1のメモリサブユニット(1_1〜1_n)の内容を有効化するバイナリ出力信号(M)を、前記最大尤度選択ユニット(4)の入力に接続し、
前記方法が、
−前記最大尤度選択ユニット(4)からの出力として、入力値のうち最も代表的な値(L_i)を配信し、前記最も代表的な値を前記第2のメモリサブユニット(2)の前記アドレス入力ポート(Adr)内に導入するステップを含む、請求項32に従属する、請求項32〜37のいずれか1項に記載の連想記憶格納方法。 - 読み出しモード訂正バイナリ入力信号(Cor)が有効化された場合、最大尤度値選択ユニット(4)の前記出力(L_i)からの情報項目を前記第1のバス(AB)に送信するステップを含む、請求項37に記載の連想記憶格納方法。
- 書き込みモードにおいて、前記共通バス(AB)を介して新規アドレスに対応する値を配信すべく書き込み操作の開始時点で前記バイナリカウンタ(3)の値を1単位値ずつ増分するステップを含む、請求項29〜39のいずれか1項に記載の連想記憶格納方法。
- 前記第1の組のメモリサブユニット(1_1〜1_n)、前記第2の組のメモリサブユニット(2)、前記バイナリカウンタ(3)、前記最大尤度計算ユニット(4)、前記初期化ユニット(6)、及び論理制御要素の組がグループ化され、前記制御ユニットが前記連想記憶ストレージユニット(10)の基本ユニットを形成している、請求項32、33及び34に従属する、請求項34〜40のいずれか1項に記載の連想記憶格納方法。
- 読み出しモードにおいて、w個の入力ビットを有するn個の独立入力サブメッセージ(RSin_1〜RSin_n)を含む入力メッセージ(MEin_i)を、v個の出力ビットの出力ラベル(Lout_j)に関連付け、vビット入力ラベル(Lin_i)を、n個のwビット独立出力サブメッセージ(RSout_1〜RSout_n)を含む出力メッセージ(MEout_j)に関連付けるステップを含み、前記方法が、
−前記第1の組の第1のメモリサブユニットの各々の前記データ入力ポート(In)により、wビット入力サブメッセージ(RSin_1〜RSin_n)を各々受信するステップと、
−前記第1の組の第1のメモリサブユニットの前記出力入力ポート(Out)により、出力サブメッセージ(RSout_1〜RSout_n)を各々発信するステップと、
−前記第2のメモリサブユニットのデータ入力ポートにより、前記入力ラベル(Lin_i)を受信するステップと、
−前記第2のメモリサブユニットの出力データポートにより、前記出力ラベル(Lout_i)を発信するステップを含む、請求項41に記載の連想記憶格納方法。 - 各wビット入力サブメッセージ(RSin_x)及びwビット出力サブメッセージ(RSout_x)を、各要素の位置に固有の定義を用いて、各々p個のw/pビット要素に構造化するステップを含む、請求項42に記載の連想記憶格納方法。
- 各w/pビット要素をターナリ内容アドレス指定可能メモリ(TCAM)モードにおいて独立に実装するステップを含む、請求項43に記載の連想記憶格納方法。
- 各w/pビット要素が、充分に参照されていないか又は存在しない場合、ターナリ内容アドレス指定可能メモリ(TCAM)モードにおいて配置される、請求項44に記載の連想記憶格納方法。
- 請求項42〜45のいずれか1項に記載の連想記憶ストレージユニットが1装置内に組み込まれている、請求項29〜45のいずれか1項に記載の連想記憶格納方法。
- 前記装置が
−入力レジスタユニット(77)及び結果レジスタユニット(76)を有する少なくとも1個の動的アトラクタ(80_x)を含み、
前記連想記憶格納方法が、前記連想記憶ストレージユニット(10)のwビット出力サブメッセージ(RSout_x)を前記動的アトラクタの前記入力レジスタユニット(77)に配信し、前記連想記憶ユニット(10)のwビット入力サブメッセージ(RSin_x)を前記動的アトラクタの前記結果レジスタユニット(76)により配信するステップを含む、請求項46に記載の連想記憶格納方法。 - 前記wビット入力サブメッセージ(RSin_x)及びwビット出力サブメッセージ(RSout_x)のp個のw/pビット要素が、各々の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有することを特徴とする、請求項43に従属する、請求項43〜47のいずれか1項に記載の連想記憶格納方法。
- 入力データストリーム(70)を変換するユニット(71)からのサブシーケンスを含むシーケンスデータ出力のストリームから、各動的アトラクタ(80_x)で、位置(75)により参照され、且つサブメッセージに対応する大域的(72)、動的(73)又は構造的(74)な基本意味論的表現を抽出するステップを含む、請求項48に記載の連想記憶格納方法。
- 前記装置が動的アトラクタの組を含み、各動的アトラクタ(80_x)が、前記連想記憶ストレージユニット(10)の入力サブメッセージ(RSin_x)を定義し、入力バイナリ信号(Cin)を受信して出力バイナリ信号(Cout)を配信し、前記各動的アトラクタ(80_x)の一つの前記出力バイナリ信号(Cout)は、後続する動的アトラクタ(80_x+1)への入力として配信され、前記動的アトラクタの組が反復的に補強され、前記組の全ての動的アトラクタがロックされていて、前記動的アトラクタの最大数に達していない場合に、且つ最後の前記動的アトラクタにより識別された類似点の個数が所定の閾値を下回らない前提で、新規動的アトラクタが補強されて前記組に追加される、請求項49に記載の連想記憶格納方法。
- 前記装置が連想記憶ストレージユニットの組を含み、前記方法が、前記組の連想記憶ストレージユニット(10_x)を双方向性ピラミッドモードで接続するステップと、
−一方向において、第1のレベルのある個数(p)の連想記憶ユニットにより、p個のメッセージを受信し、前記第1のレベルの連想記憶ユニットにより、各々が第2のレベルの連想記憶ユニットの入力サブメッセージにより接続されたp個の出力ラベルを生成し、前記第2のレベルの前記連想記憶ユニットが前記入力サブメッセージを要約する出力ラベルを生成するステップと、
−逆方向において、前記第2のレベルの連想記憶ユニットに入力された第2の要約ラベルにより、各々がp個の出力メッセージの組を配信する前記第1のレベルのp個の連想記憶ユニットの組の入力ラベルを介して各々接続されているp個の出力サブメッセージの組を生成するステップを含む、請求項46〜50のいずれか1項に記載の連想記憶格納方法。 - 請求項46〜51のいずれか1項に記載の1個の装置の第1の連想記憶ストレージユニットの前記取得された連想記憶ストレージから知識を前記装置の第2の連想記憶ストレージユニットに移転する方法であって、情報項目の配信に関して、前記第1のユニットの出力ポートを前記第2のユニットの入力ポートに接続するステップと、前記第1のユニットの読み出しサイクルを前記第2のユニットの書き込みサイクルと同期させるステップとを含む方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1700463 | 2017-04-28 | ||
FR1700463A FR3065826B1 (fr) | 2017-04-28 | 2017-04-28 | Procede et dispositif associe automatises aptes a memoriser, rappeler et, de maniere non volatile des associations de messages versus labels et vice versa, avec un maximum de vraisemblance |
PCT/EP2018/060923 WO2018197689A1 (fr) | 2017-04-28 | 2018-04-27 | Procédé et dispositif associé automatisés aptes à mémoriser, rappeler et gérer de manière non volatile des associations de messages versus label et vice versa, avec un maximum de vraisemblance |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020524317A true JP2020524317A (ja) | 2020-08-13 |
JP7075414B2 JP7075414B2 (ja) | 2022-05-25 |
Family
ID=60138403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019554640A Active JP7075414B2 (ja) | 2017-04-28 | 2018-04-27 | メッセージ/ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US11526741B2 (ja) |
EP (1) | EP3616131B1 (ja) |
JP (1) | JP7075414B2 (ja) |
KR (1) | KR102457546B1 (ja) |
CN (1) | CN110537192B (ja) |
FR (1) | FR3065826B1 (ja) |
WO (1) | WO2018197689A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4102431A1 (en) * | 2016-04-29 | 2022-12-14 | nChain Licensing AG | Implementing logic gate functionality using a blockchain |
KR20210039075A (ko) * | 2019-10-01 | 2021-04-09 | 삼성전자주식회사 | 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61148547A (ja) * | 1984-12-24 | 1986-07-07 | Canon Inc | メモリ制御装置 |
JP2000222884A (ja) * | 1999-02-01 | 2000-08-11 | Internatl Business Mach Corp <Ibm> | 連想メモリのアイドルワードの検出回路および検出方法 |
WO2003010774A1 (fr) * | 2001-07-24 | 2003-02-06 | Terminus Technology Limited | Systeme de memoire associative, dispositif reseau et systeme reseau |
JP2009134810A (ja) * | 2007-11-30 | 2009-06-18 | Hiroshima Univ | 連想メモリおよびそれを用いた検索システム |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2176918B (en) * | 1985-06-13 | 1989-11-01 | Intel Corp | Memory management for microprocessor system |
US7095783B1 (en) * | 1992-06-30 | 2006-08-22 | Discovision Associates | Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto |
US6067417A (en) * | 1992-06-30 | 2000-05-23 | Discovision Associates | Picture start token |
FR2805653A1 (fr) * | 2000-02-28 | 2001-08-31 | St Microelectronics Sa | Memoire serie programmable et effacable electriquement a lecture par anticipation |
DE10144077A1 (de) * | 2001-09-07 | 2003-03-27 | Philips Corp Intellectual Pty | Binärzähler |
JP2007280054A (ja) * | 2006-04-06 | 2007-10-25 | Sony Corp | 学習装置および学習方法、並びにプログラム |
US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
US7709359B2 (en) | 2007-09-05 | 2010-05-04 | Qimonda Ag | Integrated circuit with dielectric layer |
US7633798B2 (en) * | 2007-11-21 | 2009-12-15 | Micron Technology, Inc. | M+N bit programming and M+L bit read for M bit memory cells |
JP2010244615A (ja) * | 2009-03-19 | 2010-10-28 | Elpida Memory Inc | 半導体装置及び半導体装置の書き込み制御方法 |
FR2964222A1 (fr) | 2010-08-25 | 2012-03-02 | Inst Telecom Telecom Bretagne | Dispositif d'apprentissage et de decodage de messages, mettant en œuvre un reseau de neurones, procedes d'apprentissage et de decodage et programmes d'ordinateur correspondants. |
EP2506265B1 (en) | 2011-03-28 | 2019-06-05 | Crocus Technology | Magnetic random access memory cell with a dual junction for ternary content addressable memory applications |
FR2980876A1 (fr) | 2011-10-03 | 2013-04-05 | Inst Telecom Telecom Bretagne | Dispositifs d'apprentissage et/ou de decodage de messages sequentiels, mettant en oeuvre un reseau de neurones, procedes d'apprentissage et de decodage et programmes d'ordinateur correspondants |
KR102007163B1 (ko) * | 2013-04-22 | 2019-10-01 | 에스케이하이닉스 주식회사 | 인코더, 디코더 및 이를 포함하는 반도체 장치 |
WO2014203039A1 (en) * | 2013-06-19 | 2014-12-24 | Aselsan Elektronik Sanayi Ve Ticaret Anonim Sirketi | System and method for implementing reservoir computing using cellular automata |
US9299430B1 (en) | 2015-01-22 | 2016-03-29 | Nantero Inc. | Methods for reading and programming 1-R resistive change element arrays |
-
2017
- 2017-04-28 FR FR1700463A patent/FR3065826B1/fr active Active
-
2018
- 2018-04-27 JP JP2019554640A patent/JP7075414B2/ja active Active
- 2018-04-27 EP EP18718861.0A patent/EP3616131B1/fr active Active
- 2018-04-27 CN CN201880025964.8A patent/CN110537192B/zh active Active
- 2018-04-27 WO PCT/EP2018/060923 patent/WO2018197689A1/fr active Application Filing
- 2018-04-27 US US16/499,793 patent/US11526741B2/en active Active
- 2018-04-27 KR KR1020197028749A patent/KR102457546B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61148547A (ja) * | 1984-12-24 | 1986-07-07 | Canon Inc | メモリ制御装置 |
JP2000222884A (ja) * | 1999-02-01 | 2000-08-11 | Internatl Business Mach Corp <Ibm> | 連想メモリのアイドルワードの検出回路および検出方法 |
WO2003010774A1 (fr) * | 2001-07-24 | 2003-02-06 | Terminus Technology Limited | Systeme de memoire associative, dispositif reseau et systeme reseau |
JP2009134810A (ja) * | 2007-11-30 | 2009-06-18 | Hiroshima Univ | 連想メモリおよびそれを用いた検索システム |
Non-Patent Citations (4)
Title |
---|
PATRICK PIRIM: ""Perceptive Invariance and Associative Memory Between Perception and Semantic Representation USER a", PROCEEDINGS OF BIOMIMETIC AND BIOHYBRID SYSTEMS, 5TH INTERNATIONAL CONFERENCE, LIVING MACHINES 2016, JPN6021000032, 12 July 2016 (2016-07-12), CH, pages 275 - 287, XP047350737, ISSN: 0004422995, DOI: 10.1007/978-3-319-42417-0_25 * |
井上克己(外3名): "「集合演算プロセッサー(SOP)−画像認識への応用−」", 電子情報通信学会技術研究報告, vol. 113, no. 237, JPN6021000031, 30 September 2013 (2013-09-30), JP, pages 35 - 40, ISSN: 0004422994 * |
高橋恒介, 「テキスト検索プロセッサ」, vol. 初版, JPN6021000030, 25 December 1991 (1991-12-25), JP, pages 64 - 67, ISSN: 0004422993 * |
鬼沢 直哉(外2名): "「Sparse clustered networksに基づく低電力IP lookup処理用LSI実現に関する研究」", 電子情報通信学会技術研究報告, vol. 113, no. 465, JPN6022015174, 27 February 2014 (2014-02-27), JP, pages 193 - 198, ISSN: 0004753597 * |
Also Published As
Publication number | Publication date |
---|---|
US20200050930A1 (en) | 2020-02-13 |
KR20190126101A (ko) | 2019-11-08 |
EP3616131A1 (fr) | 2020-03-04 |
FR3065826A1 (fr) | 2018-11-02 |
US11526741B2 (en) | 2022-12-13 |
JP7075414B2 (ja) | 2022-05-25 |
KR102457546B1 (ko) | 2022-10-20 |
CN110537192A (zh) | 2019-12-03 |
FR3065826B1 (fr) | 2024-03-15 |
EP3616131B1 (fr) | 2024-07-10 |
WO2018197689A1 (fr) | 2018-11-01 |
CN110537192B (zh) | 2023-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3676764B1 (en) | Ultra-low power neuromorphic artificial intelligence computing accelerator | |
US20190164046A1 (en) | Neural network circuits having non-volatile synapse arrays | |
Liu et al. | A memristor-based optimization framework for artificial intelligence applications | |
JP6888787B2 (ja) | メモリ装置及びメモリシステム | |
US10802743B2 (en) | Control plane organization for flexible digital data plane | |
CN114270441B (zh) | 用于在边缘设备上执行机器学习操作的可编程电路 | |
Chen et al. | A survey on architecture advances enabled by emerging beyond-CMOS technologies | |
JP7075414B2 (ja) | メッセージ/ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 | |
KR20210059815A (ko) | 메모리 기반의 뉴로모픽 장치 | |
Yan et al. | iCELIA: A full-stack framework for STT-MRAM-based deep learning acceleration | |
Ma et al. | In-memory computing: The next-generation ai computing paradigm | |
Kulkarni et al. | Neuromorphic hardware accelerator for SNN inference based on STT-RAM crossbar arrays | |
US11526285B2 (en) | Memory device for neural networks | |
Deguchi et al. | 3-D NAND flash value-aware SSD: error-tolerant SSD without ECCs for image recognition | |
Chang et al. | CORN: In-buffer computing for binary neural network | |
Zha et al. | Liquid silicon: A data-centric reconfigurable architecture enabled by rram technology | |
US20170011797A1 (en) | Multistate register having a flip flop and multiple memristive devices | |
Sim et al. | LUPIS: Latch-up based ultra efficient processing in-memory system | |
Pan et al. | A mini tutorial of processing in memory: From principles, devices to prototypes | |
WO2021027354A1 (zh) | 一种基于rram忆阻器单元的集合模块及其形成方法 | |
WO2017170340A1 (ja) | メモリ装置 | |
Yantir | Efficient acceleration of computation using associative in-memory processing | |
Yang et al. | 2T2M memristor based TCAM cell for low power applications | |
Arkhangelsky et al. | Bit-vector pattern matching systems on the basis of analog-digital field reprogrammable arrays | |
RU77985U1 (ru) | Устройство для выбора сигнала с наивысшим приоритетом для ассоциативной памяти |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220513 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7075414 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |