JP2009134810A - 連想メモリおよびそれを用いた検索システム - Google Patents

Abstract

【課題】検索データに近い複数の参照データを出力可能な連想メモリを提供する。
【解決手段】メモリアレイ部１０は、複数の参照データの各々と検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号Ｃ_１〜Ｃ_Ｒを生成する。ＷＬＡ回路２０は、複数の比較電流信号Ｃ_１〜Ｃ_Ｒを複数の電圧Ｖ_Ｃ１〜Ｖ_ＣＲに変換する。そして、ＷＬＡ回路２０は、第１周期において、複数の電圧Ｖ_Ｃ１〜Ｖ_ＣＲのうち、最も低い電圧をＷｉｎｎｅｒとし、残りの電圧をＬｏｓｅｒとして検出する。第２周期以降、ＷＬＡ回路２０は、フィードバック信号ＦＢ_１〜ＦＢ_Ｒに基づいて、前回、Ｗｉｎｎｅｒとして検出した電圧を除く残りの電圧を検出し、その検出した残りの電圧のうち、最も低い電圧をＷｉｎｎｅｒとし、残りの電圧をＬｏｓｅｒとして検出する。ＷＬＡ回路２０は、この動作をｋ回繰り返す。
【選択図】図１

Description

本発明は、複数の検索結果を出力可能な連想メモリおよびそれを用いた検索システムに関するものである。

近年、情報処理技術、特に画像圧縮・画像認識の分野においては、最小距離検索機能を持つ連想メモリが注目されている。連想メモリは、知的情報処理で必要となる物体認識のためのパターンマッチングやコードブックと呼ばれるデータ群を利用したデータ圧縮に非常に有効である。

連想メモリは、入力されたデータ列（検索データ）に対して連想メモリ内にある複数の参照データ中から最も類似した（距離の近い）データを検索する機能を持つ機能メモリの代表的なものの一つであり、その優れた検索機能により、先に述べた画像圧縮・画像認識などのパターンマッチング機能を有するアプリケーションにおいて、その性能を飛躍的に向上できるものとして期待されている。

Ｗビット幅Ｒ個の参照データから入力データと最も似ているデータを見つけることはパターンマッチングにおいて基本的な処理である［非特許文献１］。ゆえに画像圧縮，画像認識などの情報処理において、最小距離検索連想メモリ［特許文献１］は中核を担う部分であるといえる。既存の全並列最小距離検索連想メモリとしては、単純な距離であるハミング，マンハッタンおよびユークリッド距離の検索機能を持つものがそれぞれ提案されている。

これまでに、全並列最小ハミング距離検索アーキテクチャ［非特許文献２］や全並列最小マンハッタン距離検索アーキテクチャ［非特許文献３および特許文献２］が提案されている。
特開2002-288985号公報 特開2005-209317号公報 D. R. Tveter, "The Pattern RecognitionBasis of Artificial Intelligence," Los Alamitos, CA: IEEE computersociety, 1998. H. J. Mattausch, T. Gyohten, Y. Soda, and T. Koide, "Compact Associative-Memory Architecture with Fully-Parallel Search Capability for the Minimum Hamming Distance," IEEE Journal of Solid-State Circuits, Vol. 37, pp. 218-227, 2002. H. J. Mattausch, N. Omori, S. Fukae, T.Koide and T. Gyohten, "Fully-Parrallel Pattern-Matching Engine with Dynamic Adaptibility to Hamming or ManhattanDistance," 2002 Symposium on VLSI Circuits Digest of Technical Papers, pp. 252-255, 2002.

しかし、従来の連想メモリは、検索データと参照データとを比較し、検索データに最も近い１つの参照データのみを出力するため、検索データに近い複数の参照データを出力することができないという問題がある。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、検索データに近い複数の参照データを出力可能な連想メモリを提供することである。

また、この発明の別の目的は、検索データに近い複数の参照データを出力可能な連想メモリを備えた検索システムを提供することである。

この発明によれば、連想メモリは、メモリアレイ部と、出力回路とを備える。メモリアレイ部は、予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号を生成する。出力回路は、検索データに近い参照データのｊ（ｊは、１＜ｊ≦ｋを満たす整数、ｋは、２以上の整数）回目の検索において、ｊ−１回目までに検索されたｊ−１個の参照データを複数の参照データから除き、その除いた残りの参照データから検索データに最も近い参照データを検出するための複数の比較電流信号を電圧に変換するとともに、その変換した電圧を増幅してｊ番目の出力信号を生成する信号生成動作をｋ回実行する。

好ましくは、出力回路は、第１および第２の増幅回路と、フィードバック回路とを含む。第１の増幅回路は、ｊ回目の信号生成動作において、メモリアレイ部によって生成された複数の比較電流信号を複数の電圧に変換し、ｊ−１番目のフィードバック信号に基づいて、複数の電圧から検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出し、その検出した残りの電圧を検索データにｊ番目に近い参照データを示す第１の電圧と検索データに遠い参照データを示す第２の電圧とに増幅する。第２の増幅回路は、ｊ回目の信号生成動作において、第１の増幅回路から出力された第１および第２の電圧をさらに増幅してｊ番目の出力信号を生成する。フィードバック回路は、ｊ回目の信号生成動作において、第２の増幅回路から出力されたｊ−１番目の出力信号に基づいてｊ−１番目のフィードバック信号を生成し、その生成したｊ−１番目のフィードバック信号を第１の増幅回路へ出力する。

好ましくは、第１の増幅回路は、ｊ−１番目のフィードバック信号に基づいて、検索データにｊ−１番目に近い参照データを示す比較電流信号を無効にすることによって複数の電圧から検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出する。

好ましくは、第１の増幅回路は、複数の電圧から検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出すると、残りの電圧を第１の電圧と第２の電圧とに分離するためのしきい値を設定し、残りの電圧の各々をしきい値と比較して残りの電圧を第１の電圧と第２の電圧とに増幅する。

また、この発明によれば、検索システムは、第１および第２の連想メモリを備える。第１の連想メモリは、予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に行ない、検索データに近い順にｋ（ｋは２以上の整数）個の参照データを出力する。第２の連想メモリは、第１の連想メモリによって出力されたｋ個の参照データの各々と検索データとの比較を並列に行ない、検索データに一致する参照データを出力する。

好ましくは、検索システムは、バッファをさらに備える。バッファは、第１の連想メモリからの出力信号を保持する。第１の連想メモリは、メモリアレイ部と、出力回路とを含む。メモリアレイ部は、予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号を生成する。出力回路は、検索データに近い参照データのｊ（ｊは、１≦ｊ≦ｋを満たす整数、ｋは、２以上の整数）回目の検索において、ｊ−１回目までに検索されたｊ−１個の参照データを複数の参照データから除き、その除いた残りの参照データから検索データに最も近い参照データを検出するための複数の比較電流信号を電圧に変換するとともに、その変換した電圧を増幅してｊ番目の出力信号を生成する信号生成動作をｋ回実行する。そして、バッファは、出力回路から出力されたｊ番目の出力信号を保持するとともに、出力回路からｋ番目の出力信号を受けると、ｋ個の参照データからなるｋ個の出力信号を第２の連想メモリへ出力する。

好ましくは、第１の連想メモリは、第１の距離指標で検索を行なってｋ個の参照データを出力する。第２の連想メモリは、第１の距離指標と異なる第２の距離指標で検索を行なって検索データに一致する参照データを出力する。

好ましくは、第２の連想メモリは、さらに、追加情報を付加して検索データに一致する参照データを出力する。

好ましくは、検索システムは、テーブル保持部をさらに備える。テーブル保持部は、ｋ個の参照データのジャンルと、特徴量とを対応付けた特徴量テーブルを保持する。そして、テーブル保持部は、第１の連想メモリからｋ個のデータを受けると、特徴量テーブルを参照して、ｋ個のデータのジャンルに対応する特徴量を検出し、その検出した特長量を追加の情報として第２の連想メモリへ出力する。

この発明による連想メモリにおいては、複数の参照データの各々と検索データとの比較を並列して行ない、その比較結果を示す複数の比較電流信号を生成する。そして、
検索データに近い参照データのｊ（ｊは、１≦ｊ≦ｋを満たす整数、ｋは、２以上の整数）回目の検索において、ｊ−１回目までに検索されたｊ−１個の参照データを複数の参照データから除き、その除いた残りの参照データから検索データに最も近い参照データを検出するための複数の比較電流信号を電圧に変換するとともに、その変換した電圧を増幅してｊ番目の出力信号を生成する信号生成動作をｋ回実行する。

したがって、この発明によれば、複数の参照データを出力できる。

また、この発明による検索システムにおいては、第１の連想メモリが全ての参照データの中から検索データに近い順にｋ個の参照データを出力し、第２の連想メモリが第１の連想メモリによって検索されたｋ個の参照データの範囲内で検索データに最も近い参照データを検索する。すなわち、この発明による検索システムにおいては、複数の連想メモリを用いて検索範囲を徐々に狭めながら検索データに最も近い参照データを検索する。

したがって、この発明によれば、検索データに最も近い参照データをより正確に検索できる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態による連想メモリの構成を示す概略ブロック図である。図１を参照して、この発明の実施の形態による連想メモリ１００は、メモリアレイ部１０と、ＷＬＡ（Ｗｉｎｎｅｒ Ｌｉｎｅ−ｕｐ Ａｍｐｌｉｆｉｅｒ）回路２０と、ＷＴＡ（Ｗｉｎｎｅｒ Ｔａｋｅ Ａｌｌ）回路３０と、決定回路４０と、フィードバック回路５０とを備える。

メモリアレイ部１０は、メモリ部１と、行デコーダ２と、列デコーダ３と、Ｒｅａｄ／Ｗｒｉｔｅ回路４と、検索データ保存回路５とを含む。

メモリ部１は、ユニットデータ保存回路（Ｕｎｉｔ Ｓｔｏｒａｇｅ：ＵＳ）ＵＳ_１１〜ＵＳ_１Ｗ，ＵＳ_２１〜ＵＳ_２Ｗ，・・・，ＵＳ_Ｒ１〜ＵＳ_ＲＷと、ユニットデータ比較回路（Ｕｎｉｔ Ｃｏｍｐａｒａｔｏｒ：ＵＣ）ＵＣ_１１〜ＵＣ_１Ｗ，ＵＣ_２１〜ＵＣ_２Ｗ，・・・，ＵＣ_Ｒ１〜ＵＣ_ＲＷと、ワード比較回路（Ｗｏｒｄ Ｃｏｍｐａｒａｔｏｒ：ＷＣ）ＷＣ_１〜ＷＣ_Ｒとを含む。なお、Ｒは、２以上の整数である。

ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗは、それぞれ、ユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに対応して設けられる。また、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗは、それぞれ、ユニットデータ保存回路ＵＳ_２１〜ＵＳ_２Ｗに対応して設けられる。以下、同様にして、ユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷは、それぞれ、ユニットデータ保存回路ＵＳ_Ｒ１〜ＵＳ_ＲＷに対応して設けられる。

ワード比較回路ＷＣ_１は、ユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗおよびユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗに対応して配置される。また、ワード比較回路ＷＣ_２は、ユニットデータ保存回路ＵＳ_２１〜ＵＳ_２Ｗおよびユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗに対応して配置される。以下、同様にして、ワード比較回路ＷＣ_Ｒは、ユニットデータ保存回路ＵＳ_Ｒ１〜ＵＳ_ＲＷおよびユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷに対応して配置される。

ユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗ，ＵＳ_２１〜ＵＳ_２Ｗ，・・・，ＵＳ_Ｒ１〜ＵＳ_ＲＷは、行デコーダ２、列デコーダ３およびＲｅａｄ／Ｗｒｉｔｅ回路４によって書き込まれた参照データを保存する。

ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗは、ユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データと、検索データ保存回路５に保存された検索データとを比較する。また、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗは、ユニットデータ保存回路ＵＳ_２１〜ＵＳ_２Ｗに保存された参照データと、検索データ保存回路５に保存された検索データとを比較する。以下、同様にして、ユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷは、ユニットデータ保存回路ＵＳ_Ｒ１〜ＵＳ_ＲＷに保存された参照データと、検索データ保存回路５に保存された検索データとを比較する。そして、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗ、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗ、・・・、およびユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷにおける参照データと検索データとの比較は、並列に行なわれる。

なお、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗ、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗ、・・・、およびユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷにおける参照データと検索データとの比較は、ハミング距離、マンハッタン距離、ユークリッド距離およびそれらを組み合わせた距離指標のいずれかを用いて行なわれる。

すなわち、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗ、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗ、・・・、およびユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷは、ハミング距離またはマンハッタン距離を距離指標として用いる場合、次式を用いて検索データと参照データとの比較を行なう。

式（１）において、Ｄ_ｉは、参照データであり、Ｓ_ｉは、検索データである。そして、各データＤ_ｉ，Ｓ_ｉが１ビットからなる場合、式（１）は、ハミング距離を表し、各データＤ_ｉ，Ｓ_ｉが複数ビットからなる場合、式（１）は、マンハッタン距離を表す。

また、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗ、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗ、・・・、およびユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷは、ユークリッド距離を距離指標として用いる場合、次式を用いて検索データと参照データとの比較を行なう。

ワード比較回路ＷＣ_１は、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗによる参照データと検索データとの比較結果を示す比較電流信号Ｃ_１を生成し、その生成した比較電流信号Ｃ_１をＷＬＡ回路２０へ出力する。また、ワード比較回路ＷＣ_２は、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗによる参照データと検索データとの比較結果を示す比較電流信号Ｃ_２を生成し、その生成した比較電流信号Ｃ_２をＷＬＡ回路２０へ出力する。以下、同様にして、ワード比較回路ＷＣ_Ｒは、ユニットデータ比較回路ＵＣ_Ｒ１〜ＵＣ_ＲＷによる参照データと検索データとの比較結果を示す比較電流信号Ｃ_Ｒを生成し、その生成した比較電流信号Ｃ_ＲをＷＬＡ回路２０へ出力する。

したがって、メモリ部１は、複数の参照データの各々と検索データとの比較を並列して行ない、その比較結果を示す複数の比較電流信号Ｃ_１〜Ｃ_Ｒを生成してＷＬＡ回路２０へ出力する。

行デコーダ２は、メモリ部１の行方向のアドレスを指定する。列デコーダ３は、メモリ部１の列方向のアドレスを指定する。Ｒｅａｄ／Ｗｒｉｔｅ回路４は、参照データを行デコーダ２および列デコーダ３によって指定されたユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗ，ＵＳ_２１〜ＵＳ_２Ｗ，・・・，ＵＳ_Ｒ１〜ＵＳ_ＲＷに書き込むとともに、検索データを検索データ保存回路５に書き込む。

検索データ保存回路５は、Ｒｅａｄ／Ｗｒｉｔｅ回路４によって書き込まれた検索データを保存する。

ＷＬＡ回路２０は、複数の比較電流信号Ｃ_１〜Ｃ_Ｒをメモリアレイ部１０から受け、複数のフィードバック信号ＦＢ_１〜ＦＢ_Ｒをフィードバック回路５０から受ける。フィードバック信号ＦＢ_１〜ＦＢ_Ｒの各々は、電圧ＶＤＤまたは電圧Ｖｒｅｆからなる。

そして、ＷＬＡ回路２０は、複数の比較電流信号Ｃ_１〜Ｃ_Ｒを複数の電圧Ｖ_Ｃ１〜Ｖ_ＣＲに変換する。ＷＬＡ回路２０は、第１周期において、各々が電圧ＶＤＤからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒをフィードバック回路５０から受け、複数の電圧Ｖ_Ｃ１〜Ｖ_ＣＲのうち、電圧レベルが最も低い電圧Ｖ_Ｃｉ（ｉは、１≦ｉ≦Ｒを満たす整数）をＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅し、電圧Ｖ_Ｃｉ以外の電圧Ｖ_Ｃ１〜Ｖ_ＣＲ（≠Ｖ_Ｃｉ）をＬｏｓｅｒとしての電圧Ｖ_Ｌ（＜Ｖ_Ｗ）に増幅する。

その後、ＷＬＡ回路２０は、第２周期において、ＦＢ_１〜ＦＢ_ｉ−１，ＦＢ_ｉ＋１〜ＦＢ_Ｒ＝ＶＤＤ，ＦＢ_ｉ＝Ｖｒｅｆ（たとえば、Ｖｒｅｆ＝Ｇｎｄ）からなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒをフィードバック回路５０から受け、電圧Ｖ_Ｃｉを除くＲ−１個の電圧Ｖ_Ｃ１〜Ｖ_Ｃｉ−１，Ｖ_Ｃｉ＋１〜Ｖ_ＣＲのうち、電圧レベルが最も低い電圧（たとえば、電圧Ｖ_Ｃ２）をＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅し、電圧Ｖ_Ｃ２以外の電圧Ｖ_Ｃ１，Ｖ_Ｃ３〜Ｖ_Ｃｉ−１，Ｖ_Ｃｉ＋１〜Ｖ_ＣＲをＬｏｓｅｒとしての電圧Ｖ_Ｌに増幅する。

引き続いて、ＷＬＡ回路２０は、第３周期において、ＦＢ_１，ＦＢ_３〜ＦＢ_ｉ−１，ＦＢ_ｉ＋１〜ＦＢ_Ｒ＝ＶＤＤ，ＦＢ_２，ＦＢ_ｉ＝Ｖｒｅｆからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒをフィードバック回路５０から受け、電圧Ｖ_Ｃ２，Ｖ_Ｃｉを除くＲ−２個の電圧Ｖ_Ｃ１，Ｖ_Ｃ３〜Ｖ_Ｃｉ−１，Ｖ_Ｃｉ＋１〜Ｖ_ＣＲのうち、電圧レベルが最も低い電圧（たとえば、電圧Ｖ_Ｃ５）をＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅し、電圧Ｖ_Ｃ５以外の電圧Ｖ_Ｃ１，Ｖ_Ｃ３，Ｖ_Ｃ４，Ｖ_Ｃ６〜Ｖ_Ｃｉ−１，Ｖ_Ｃｉ＋１〜Ｖ_ＣＲをＬｏｓｅｒとしての電圧Ｖ_Ｌに増幅する。

以下、ＷＬＡ回路２０は、上述した動作を所定周期目まで繰り返し行なう。この場合、電圧Ｖ_Ｃｉは、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中で電圧レベルが最も低い電圧であり、電圧Ｖ_Ｃ２は、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中で２番目に電圧レベルが低い電圧であり、電圧Ｖ_Ｃ５は、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中で３番目に電圧レベルが低い電圧である。

したがって、ＷＬＡ回路２０は、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中から電圧レベルの低い順に１つの電圧を選択し、その選択した１つの電圧をＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅し、その他の電圧をＬｏｓｅｒとしての電圧Ｖ_Ｌに増幅する。

すなわち、ＷＬＡ回路２０は、ｊ（ｊは、１≦ｊ≦ｋを満たす整数、ｋは、２以上の整数）周期目において、電圧レベルが最も低い電圧Ｖ_ＣＭＩＮから電圧レベルがｊ−１番目に低い電圧Ｖ_Ｃｊ−１までのｊ−１個の電圧をＲ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲから取り除き、残りのＲ−（ｊ−１）個の電圧Ｖ_Ｃ１〜Ｖ_{ＣＲ−（ｊ−１）}から電圧レベルが最も低い電圧をＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅し、その電圧以外の電圧をＬｏｓｅｒとしての電圧Ｖ_Ｌに増幅する。そして、ＷＬＡ回路２０は、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中から電圧レベルがｋ番目に低い電圧Ｖ_ＣｋがＷｉｎｎｅｒとしての電圧Ｖ_Ｗに増幅されるまで、上述した動作を繰り返す。

そして、ＷＬＡ回路２０は、各周期において、増幅した電圧をＷＴＡ回路３０へ出力する。

ＷＴＡ回路３０は、各周期において、ＷＬＡ回路２０から受けた電圧をさらに増幅し、その増幅後の電圧を決定回路４０へ出力する。

決定回路４０は、ＷＴＡ回路３０から受けた電圧をしきい値によって２値化して信号Ｍ_１〜Ｍ_Ｒからなる出力信号を出力する。この場合、信号Ｍ_１〜Ｍ_Ｒのうちの１つの信号Ｍ_ｉ（たとえば、信号Ｍ_２）は、検索データに最も近い参照データが検索されたことを示す（すなわち、Ｗｉｎｎｅｒであることを示す）“１”からなり、それ以外の信号Ｍ_１〜Ｍ_Ｒ（≠Ｍ_ｉ）は、参照データが検索データから離れていることを示す（すなわち、Ｌｏｓｅｒであることを示す）“０”からなる。そして、Ｗｉｎｎｅｒであることを示す“１”は、電圧ＶＤＤからなり、Ｌｏｓｅｒであることを示す“０”は、電圧Ｖｒｅｆ（Ｇｎｄ）（＜ＶＤＤ）からなる。

フィードバック回路５０は、信号Ｍ_１〜Ｍ_Ｒからなる出力信号を受け、信号Ｍ_１〜Ｍ_Ｒを構成する電圧レベルを反転した電圧レベルからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒを生成し、その生成したフィードバック信号ＦＢ_１〜ＦＢ_ＲをＷＬＡ回路２０へ出力する。

より具体的には、フィードバック回路５０は、複数のフィードバック回路５１〜５Ｒからなる。フィードバック回路５１〜５Ｒは、それぞれ、信号Ｍ_１〜Ｍ_Ｒを受け、その受けた信号Ｍ_１〜Ｍ_Ｒを構成する電圧レベルを反転した電圧レベルからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒを生成し、その生成したフィードバック信号ＦＢ_１〜ＦＢ_ＲをＷＬＡ回路２０へ出力する。

この場合、フィードバック回路５１〜５Ｒの各々は、一度、Ｖｒｅｆからなるフィードバック信号ＦＢを生成してＷＬＡ回路２０へ出力すると、それ以降、Ｖｒｅｆからなるフィードバック信号ＦＢを維持する。

図２は、図１に示すワード比較回路ＷＣ_１〜ＷＣ_Ｒの構成を示す回路図である。図２を参照して、ワード比較回路ＷＣ_１は、ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１〜１Ｗ，１Ｅからなる。

ｐ型ＭＯＳトランジスタ１１〜１Ｗは、ノードＮ１とノードＮ２との間に並列に接続される。この場合、ｐ型ＭＯＳトランジスタ１１〜１Ｗの各々において、ソースがノードＮ１に接続され、ドレインがノードＮ２に接続される。

そして、ｐ型ＭＯＳトランジスタ１１〜１Ｗは、ユニットデータ比較回路ＵＣ_１１〜ＵＣ_１Ｗにおける比較結果を示す電圧ＭＥＭ１１〜ＭＥＭ１Ｗをそれぞれゲートに受ける。

ｐ型ＭＯＳトランジスタ１Ｅは、電圧ＶＤＤが供給される電源ノードＶｄと、ノードＮ１との間に接続される。そして、ｐ型ＭＯＳトランジスタ１Ｅは、活性化信号ＥｎＥＱをゲートに受ける。活性化信号ＥｎＥＱは、ワード比較回路ＷＣ_１を活性化するための信号であり、電圧Ｖｒｅｆ（Ｇｎｄ）または電圧ＶＤＤからなる。

ｐ型ＭＯＳトランジスタ１Ｅは、電圧Ｖｒｅｆからなる活性化信号ＥｎＥＱをゲートに受けると、オンされ、電源ノードＶｄから電圧ＶＤＤをノードＮ１に供給し、ワード比較回路ＷＣ_１を活性化する。また、ｐ型ＭＯＳトランジスタ１Ｅは、電圧ＶＤＤからなる活性化信号ＥｎＥＱをゲートに受けると、オフされ、ワード比較回路ＷＣ_１を停止する。

電流ＭＥＭ１１〜ＭＥＭ１Ｗの各々は、参照データと検索データとの対応するビットが一致する場合、電圧ＶＤＤからなり、参照データと検索データとの対応するビットが不一致である場合、電圧Ｖｒｅｆからなる。

したがって、ｐ型ＭＯＳトランジスタ１１〜１Ｗは、ＶＤＤからなる電圧ＭＥＭ１１〜ＭＥＭ１Ｗをそれぞれゲートに受けると、オフされ、ノードＮ１からノードＮ２へ電流を殆ど流さない。一方、ｐ型ＭＯＳトランジスタ１１〜１Ｗは、Ｖｒｅｆからなる電圧ＭＥＭ１１〜ＭＥＭ１Ｗをそれぞれゲートに受けると、ノードＮ１からノードＮ２へトランジスタサイズに対応した一定の電流を流す。

その結果、ワード比較回路ＷＣ_１は、検索データとユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データとの距離が最も短い場合（検索データと参照データが合致する場合）、各々がＶＤＤからなる電圧ＭＥＭ１１〜ＭＥＭ１Ｗをそれぞれｐ型ＭＯＳトランジスタ１１〜１Ｗのゲートに受けるので、ノードＮ１からノードＮ２へ全く電流を流さず、出力信号ＯＵＴ１を構成する電圧は、最も低くなる。

そして、ワード比較回路ＷＣ_１は、検索データとユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データとの距離が相対的に長くなると、Ｖｒｅｆからなる電圧ＭＥＭ１１〜ＭＥＭ１Ｗの数が相対的に増加し、ノードＮ１からノードＮ２へ相対的に多くの電流を流し、出力信号ＯＵＴ１を構成する電圧は、相対的に高くなる。

また、ワード比較回路ＷＣ_１は、検索データとユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データとの距離が最も遠い場合、各々がＶｒｅｆからなる電圧ＭＥＭ１１〜ＭＥＭ１Ｗをそれぞれｐ型ＭＯＳトランジスタ１１〜１Ｗのゲートに受けるので、ノードＮ１からノードＮ２へ最も多くの電流を流し、出力信号ＯＵＴ１を構成する電圧は、最も高くなる。

このように、ワード比較回路ＷＣ_１は、検索データとユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データとの距離が相対的に短い場合、相対的に低い電圧からなる出力信号ＯＵＴ１を出力し、検索データとユニットデータ保存回路ＵＳ_１１〜ＵＳ_１Ｗに保存された参照データとの距離が相対的に長い場合、相対的に高い電圧からなる出力信号ＯＵＴ１を出力する。

ワード比較回路ＷＣ_２〜ＷＣ_Ｒの各々も、ワード比較回路ＷＣ_１と同じ構成からなり、ワード比較回路ＷＣ_１と同じ機構によってそれぞれ出力信号ＯＵＴ２〜ＯＵＴＲを出力する。

図３は、図１に示すＷＬＡ回路２０、ＷＴＡ回路３０および決定回路４０の回路図である。図３を参照して、ＷＬＡ回路２０は、ＷＬＡ回路２１〜２Ｒと、制御回路２１Ｃとを含む。ＷＬＡ回路２１は、ｐ型ＭＯＳトランジスタ２１１，２１３，２１５と、ｎ型ＭＯＳトランジスタ２１２，２１６〜２１８と、キャパシタ２１４とを含む。

ｐ型ＭＯＳトランジスタ２１１は、電圧ＶＤＤが供給される電源ノードＶｄと、比較電流信号Ｃ_１が供給されるノードＮ_２１との間に接続される。この場合、ｐ型ＭＯＳトランジスタ２１１のソースは、電源ノードＶｄに接続され、ドレインは、ノードＮ_２１に接続される。

そして、ｐ型ＭＯＳトランジスタ２１１は、Ｖｒｅｆ（Ｇｎｄ）からなる活性化信号Ｅｎをゲートに受けると、ノードＮ_２１の電位がＶＤＤになるまで、電流を電源ノードＶｄからノードＮ_２１へ供給し、ＷＬＡ回路２１を不活性化する。また、ｐ型ＭＯＳトランジスタ２１１は、ＶＤＤからなる活性化信号Ｅｎをゲートに受けると、電源ノードＶｄからノードＮ_２１へ電流を供給せず、ＷＬＡ回路２１を活性化する。

ｎ型ＭＯＳトランジスタ２１２は、ノードＮ_２１と接地ノードとの間に接続される。この場合、ｎ型ＭＯＳトランジスタ２１２のドレインは、ノードＮ_２１に接続され、ソースが接地ノードに接続される。また、ｎ型ＭＯＳトランジスタ２１２は、制御回路２１ＣのＶＦ（Ｖｏｌｔａｇｅ Ｆｏｌｌｏｗｅｒ）回路２１９から制御電圧ＶＣをゲートに受ける。そして、ｎ型ＭＯＳトランジスタ２１２は、ノードＮ_２１に供給された比較電流信号を制御電圧ＶＣのレベルに応じた電圧に変換し、その変換した電圧をｐ型ＭＯＳトランジスタ２１５のゲートに供給する。

ｐ型ＭＯＳトランジスタ２１３は、電源ノードＶｄとノードＮ_２１との間に接続される。この場合、ｐ型ＭＯＳトランジスタ２１３のソースは、電源ノードＶｄに接続され、ドレインは、ノードＮ_２１に接続される。また、ｐ型ＭＯＳトランジスタ２１３のゲートは、フィードバック回路５１の出力側に接続される。

そして、ｐ型ＭＯＳトランジスタ２１３は、Ｖｒｅｆ（Ｇｎｄ）からなるフィードバック信号ＦＢ_１をフィードバック回路５１からゲートに受けると、ノードＮ_２１の電位がＶＤＤになるまで電源ノードＶｄからノードＮ_２１へ電流を供給する。また、ｐ型ＭＯＳトランジスタ２１３は、ＶＤＤからなるフィードバック信号ＦＢ_１をフィードバック回路５１からゲートに受けると、電源ノードＶｄからノードＮ_２１へ電流を全く供給しない。

キャパシタ２１４は、ノードＮ_２１と接地ノードとの間に接続される。そして、キャパシタ２１４は、ｎ型ＭＯＳトランジスタ２１２によって変換されたノードＮ_２１上の電圧を平滑化し、その平滑化した電圧をｐ型ＭＯＳトランジスタ２１５のゲートへ出力する。

ｐ型ＭＯＳトランジスタ２１５およびｎ型ＭＯＳトランジスタ２１６は、電源ノードＶｄと接地ノードとの間に直列に接続される。この場合、ｐ型ＭＯＳトランジスタ２１５のソースは、電源ノードＶｄに接続され、ｐ型ＭＯＳトランジスタ２１５のドレインは、ｎ型ＭＯＳトランジスタ２１６のドレインに接続され、ｎ型ＭＯＳトランジスタ２１６のソースは、接地ノードに接続される。

ｎ型ＭＯＳトランジスタ２１７は、ドレインが電源ノードＶｄに接続され、ソースがｎＭＯＳトランジスタ２１６のゲートに接続され、ゲートがｐ型ＭＯＳトランジスタ２１５のドレイン、ｎ型ＭＯＳトランジスタ２１６のドレインおよびノードＮ_２２に接続される。

ｎ型ＭＯＳトランジスタ２１８は、ドレインがノードＮ_２２に接続され、ソースが接地ノードに接続され、活性化信号Ｅｎの反転信号をゲートに受ける。

ＷＬＡ回路２２〜２Ｒの各々は、ＷＬＡ回路２１と同じ構成からなる。

制御回路２１Ｃは、ＶＦ回路２１９と、ｐ型ＭＯＳトランジスタ２２０と、ｎ型ＭＯＳトランジスタ２２１，２２２とを含む。ＶＦ回路２１９は、ＷＬＡ回路２１〜２ＲのＲ個のｎ型ＭＯＳトランジスタ２１２のゲートと、ｐ型ＭＯＳトランジスタ２２０のドレインおよびゲートとの間に接続される。

ｐ型ＭＯＳトランジスタ２２０およびｎ型ＭＯＳトランジスタ２２１は、電源ノードＶｄと接地ノードとの間に直列に接続される。そして、ｐ型ＭＯＳトランジスタ２２０は、電源ノードＶｄとｎ型ＭＯＳトランジスタのドレインとの間にダイオード接続される。また、ｎ型ＭＯＳトランジスタ２２１のゲートは、ｎ型ＭＯＳトランジスタ２２２のドレインおよびゲートに接続される。

ｎ型ＭＯＳトランジスタ２２２は、Ｒ個のＷＬＡ回路２１〜２Ｒのｎ型ＭＯＳトランジスタ２１７のソースと接地ノードとの間にダイオード接続される。

ｎ型ＭＯＳトランジスタ２２２は、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｎ型ＭＯＳトランジスタ２１７に流れる電流ｉ_１〜ｉ_Ｒの和をノードＮ_２３へ流す。そして、ｎ型ＭＯＳトランジスタ２２１は、ノードＮ_２３に供給された電流に比例した電圧をゲートに受け、その受けた電圧の電圧レベルが相対的に高いとき、ノードＮ_２４上の電圧を相対的に低くし、また、ゲートに受けた電圧の電圧レベルが相対的に低いとき、ノードＮ_２４上の電圧を相対的に高くする。ＶＦ回路２１９は、ノードＮ_２４上の電圧に比例した制御電圧ＶＣを生成し、その生成した制御電圧ＶＣをＷＬＡ回路２１〜２ＲのＲ個のｎ型ＭＯＳトランジスタ２１２のゲートへ出力する。

図４、図５および図６は、ＷＬＡ回路２０の動作を説明するための図である。図４を参照して、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｐ型ＭＯＳトランジスタ２１３の各々は、クロックの第１周期においては、電圧ＶＤＤからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒをそれぞれフィードバック回路５１〜５Ｒから受けるので、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｐ型ＭＯＳトランジスタ２１５は、それぞれ比較電流信号Ｃ_１〜Ｃ_Ｒに比例した電圧Ｖ_Ｃ１〜Ｖ_ＣＲをゲートに受ける。

比較電流信号Ｃ_１〜Ｃ_Ｒの各々は、参照データと検索データとの距離が相対的に短ければ、相対的に小さい電流からなり、参照データと検索データとの距離が相対的に長ければ、相対的に大きい電流からなるので、Ｒ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲは、相互に異なる値からなる。

したがって、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｐ型ＭＯＳトランジスタ２１５は、それぞれ電圧Ｖ_Ｃ１〜Ｖ_ＣＲの電圧レベルに応じた電流を電源ノードＶｄからノードＮ_２２へ供給する。すなわち、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｐ型ＭＯＳトランジスタ２１５は、それぞれ電圧Ｖ_Ｃ１〜Ｖ_ＣＲの電圧レベルが相対的に低い場合、相対的に多くの電流をノードＮ_２２へ供給し、それぞれ電圧Ｖ_Ｃ１〜Ｖ_ＣＲの電圧レベルが相対的に高い場合、相対的に少ない電流をノードＮ_２２へ供給する。

その結果、ノードＮ_２２上の電圧は、電圧Ｖ_Ｃ１〜Ｖ_ＣＲの電圧レベルが相対的に低い場合、相対的に高くなり、電圧Ｖ_Ｃ１〜Ｖ_ＣＲの電圧レベルが相対的に高い場合、相対的に低くなる。そして、ＷＬＡ回路２１〜２Ｒに含まれるＲ個のｎ型ＭＯＳトランジスタ２１７は、ノードＮ_２２上の電圧が相対的に高くなれば、相対的に多くの電流をｎ型ＭＯＳトランジスタ２２２へ供給し、ノードＮ_２２上の電圧が相対的に低くなれば、相対的に少ない電流をｎ型ＭＯＳトランジスタ２２２へ供給する。

ｎ型ＭＯＳトランジスタ２２２がＷＬＡ回路２１〜２Ｒに含まれるＲ個のｎ型ＭＯＳトランジスタ２２２の全てから受けた電流の和をｉ_１＋ｉ_２＋・・・＋ｉ_Ｒとし、ｎ型ＭＯＳトランジスタ２２２が電流ｉ_１＋ｉ_２＋・・・＋ｉ_Ｒを受けたときのノードＮ_２３上の電圧をＶ１とすると、ノードＮ_２４上の電圧は、最も低くなり、ＶＦ回路２１９は、最も低い電圧からなる制御電圧ＶＣ−１をＷＬＡ回路２０のＲ個のｎ型ＭＯＳトランジスタ２１２のゲートへ印加する。

そうすると、比較電流信号Ｃ_１〜Ｃ_Ｒは、それぞれ、ＷＬＡ回路２１〜２Ｒに含まれるｎ型ＭＯＳトランジスタ２１２のゲートに印加された制御電圧ＶＣ−１に応じた電圧レベルからなる電圧Ｖ_Ｃ１〜Ｖ_ＣＲに変換され、その変換された電圧Ｖ_Ｃ１〜Ｖ_ＣＲがそれぞれＷＬＡ回路２１〜２Ｒのｐ型ＭＯＳトランジスタ２１５のゲートに印加される。

この場合、ｎ型ＭＯＳトランジスタ２１２によって比較電流信号Ｃ_１〜Ｃ_Ｒから変換された電圧Ｖ_Ｃ１〜Ｖ_ＣＲは、Ｖ_Ｃ１，Ｖ_Ｃ３，Ｖ_Ｃ８，Ｖ_Ｃ４，・・・，Ｖ_ＣＲ−１，Ｖ_ＣＲの順で電圧レベルが高くなるものとする（図６参照）。

そうすると、ＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１５は、ＷＬＡ回路２２〜２Ｒのｐ型ＭＯＳトランジスタ２１５よりも多くの電流をノードＮ_２２へ供給し、ＷＬＡ回路２１のノードＮ_２２上の電圧が最も高くなる。

ＷＬＡ回路２１以外のＷＬＡ回路２２〜２Ｒにおいては、ｐ型ＭＯＳトランジスタ２１５が電源ノードＶｄからノードＮ_２２へ供給する電流は、ＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１５が電源ノードＶｄからノードＮ_２２へ供給する電流よりも少なくなり、ＷＬＡ回路２２〜２ＲのノードＮ_２２上の電圧は、ＷＬＡ回路２１のノードＮ_２２上の電圧よりも低くなる。

ＷＬＡ回路２１〜２Ｒの各々は、電源ノードＶｄと接地ノードとの間に直列に接続されたｐ型ＭＯＳトランジスタ２１５およびｎ型ＭＯＳトランジスタ２１６を含むので、反転増幅器の機能によって入力側のノードＮ_２１上の電圧を反転増幅して出力側のノードＮ_２２上へ電圧を出力する。

そして、ＷＬＡ回路２１〜２ＲのＲ個のｎ型ＭＯＳトランジスタ２１２のゲートに印加される制御電圧ＶＣ−１は、最も高い電圧を出力するＷＬＡ回路２１のノードＮ_２２上の電圧をＷｉｎｎｅｒ用の電圧Ｖ_ＷとしてノードＮ_２２上へ出力し、ＷＬＡ回路２２〜２ＲのノードＮ_２２上の電圧をＬｏｓｅｒ用の電圧Ｖ_Ｌ（＜Ｖ_Ｗ）としてノードＮ_２２上へ出力するための電圧である。つまり、制御電圧ＶＣ−１は、最も低い電圧Ｖ_Ｃ１をＷｉｎｎｅｒ用の電圧Ｖ_ＷとしてノードＮ_２２上へ出力し、電圧Ｖ_Ｃ１以外の電圧Ｖ_Ｃ１〜Ｖ_ＣＲ（≠Ｖ_Ｃ１）をＬｏｓｅｒ用の電圧Ｖ_Ｌ（＜Ｖ_Ｗ）としてノードＮ_２２上へ出力するためのしきい値電圧Ｖｔｈ１を各ＷＬＡ回路２１〜２Ｒ（＝ｐ型ＭＯＳトランジスタ２１５およびｎ型ＭＯＳトランジスタ２１６からなる反転増幅器）に設定するための制御電圧である。

図５を参照して、第２周期目において、ＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１３は、Ｖｒｅｆ（Ｇｎｄ）からなるフィードバック信号ＦＢ_１をゲートに受け、ＷＬＡ回路２２〜２ＲのＲ−１個のｐ型ＭＯＳトランジスタ２１３は、ＶＤＤからなるフィードバック信号ＦＢ_２〜ＦＢ_Ｒをゲートに受ける。

そうすると、ＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１３は、ノードＮ_２１上の電位がＶＤＤになるまで電源ノードＶｄからノードＮ_２１へ電流を供給し、ＷＬＡ回路２２〜２Ｒのｐ型ＭＯＳトランジスタ２１３は、電源ノードＶｄからノードＮ_２１へ電流を供給しない。

その結果、ＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１５は、比較電流信号Ｃ_１をｎ型ＭＯＳトランジスタ２１２によって変換した電圧ではなく、ｐ型ＭＯＳトランジスタ２１５がノードＮ_２１へ供給した電流をｎ型ＭＯＳトランジスタ２１２によって変換した電圧ＶＤＤをゲートに受け、電源ノードＶｄからノードＮ_２２へ電流を供給しない。そして、ＷＬＡ回路２１のノードＮ_２２上の電圧は、低下する。また、ＷＬＡ回路２１のｎ型ＭＯＳトランジスタ２１７は、ｎ型ＭＯＳトランジスタ２２２に電流ｉ_１を供給しない。

このように、Ｖｒｅｆ（Ｇｎｄ）からなるフィードバック信号ＦＢ_１を受けたＷＬＡ回路２１は、メモリアレイ部１０から受けた比較電流信号Ｃ_１を無効にする。

一方、ＷＬＡ回路２２〜２Ｒのｐ型ＭＯＳトランジスタ２１５は、電源ノードＶｄからノードＮ_２２へ電流を供給し、ＷＬＡ回路２２〜２Ｒのｎ型ＭＯＳトランジスタ２１７は、それぞれ、電流ｉ_２〜ｉ_Ｒをｎ型ＭＯＳトランジスタ２２２へ供給する。

その結果、ｎ型ＭＯＳトランジスタ２２２は、電流ｉ_２＋・・・＋ｉ_Ｒを受け、この電流ｉ_２＋・・・＋ｉ_Ｒは、電流ｉ_１＋ｉ_２＋・・・＋ｉ_Ｒよりも小さいので、ノードＮ_２３上の電圧は、Ｖ１よりも低いＶ２になる。

そうすると、ノードＮ_２４上の電圧は、上昇し、ＶＦ回路２１９は、制御電圧ＶＣ−１よりも高い制御電圧ＶＣ−２をＷＬＡ回路２１〜２ＲのＲ個のｎ型ＭＯＳトランジスタ２１２のゲートへ出力する。

その結果、ＷＬＡ回路２１〜２Ｒのｎ型ＭＯＳトランジスタ２１２は、ノードＮ_２１から接地ノードへより多くの電流を流し、ＷＬＡ回路２２〜２Ｒにおいて、比較電流信号Ｃ_２〜Ｃ_Ｒは、ｎ型ＭＯＳトランジスタ２１２によって第１周期目よりも電圧レベルの低い電圧Ｖ_Ｃ２〜Ｖ_ＣＲに変換される。

そして、ＷＬＡ回路２０は、電圧Ｖ_Ｃ２〜Ｖ_ＣＲの中で最も低い電圧Ｖ_Ｃ３をＷｉｎｎｅｒ用の電圧Ｖ_Ｗに変換し、電圧Ｖ_Ｃ３以外の電圧Ｖ_Ｃ２〜Ｖ_ＣＲ（≠Ｖ_Ｃ３）をＬｏｓｅｒ用の電圧Ｖ_Ｌに変換する。

したがって、制御電圧ＶＣ−２は、電圧Ｖ_Ｃ２〜Ｖ_ＣＲの中で最も低い電圧Ｖ_Ｃ３をＷｉｎｎｅｒ用の電圧Ｖ_ＷとしてノードＮ_２２上へ出力し、電圧Ｖ_Ｃ３以外の電圧Ｖ_Ｃ２〜Ｖ_ＣＲ（≠Ｖ_Ｃ３）をＬｏｓｅｒ用の電圧Ｖ_Ｌ（＜Ｖ_Ｗ）としてノードＮ_２２上へ出力するためのしきい値電圧Ｖｔｈ２を各ＷＬＡ回路２１〜２Ｒ（＝ｐ型ＭＯＳトランジスタ２１５およびｎ型ＭＯＳトランジスタ２１６からなる反転増幅器）に設定するための制御電圧である。

ＷＬＡ回路２０は、第３周期目から第ｋ周期目まで、上述した動作を繰り返し、最初に供給されたＲ個の電圧Ｖ_Ｃ１〜Ｖ_ＣＲの中から電圧レベルの低い順にｋ個の電圧を選択し、その選択した電圧をＶ_Ｗとして出力する。

上述したように、この発明においては、ＷＬＡ回路２０の第２周期目以降において、Ｒ個のＷＬＡ回路２１〜２ＲにおいてＷｉｎｎｅｒ用の電圧Ｖ_ＷとＬｏｓｅｒ用の電圧Ｖ_Ｌとを検出するためのしきい値電圧Ｖｔｈを徐々に高くして前回の周期でＷｉｎｎｅｒとして検出された電圧（＝Ｖ_Ｃ１〜Ｖ_ＣＲのいずれか）を除く残りの電圧をＷｉｎｎｅｒ用の電圧Ｖ_ＷとＬｏｓｅｒ用の電圧Ｖ_Ｌとに分離する。

再び、図３を参照して、ＷＴＡ回路３０は、ＷＴＡ回路３１〜３Ｒを含む。ＷＴＡ回路３１〜３Ｒは、それぞれ、ＷＬＡ回路２１〜２Ｒに対応して設けられる。そして、ＷＴＡ回路３１〜３Ｒの各々は、５個の反転増幅器ＩＶ１〜ＩＶ５を含む。５個の反転増幅器ＩＶ１〜ＩＶ５は、ＷＬＡ回路２０と決定回路４０との間で直列に接続される。

また、上記において、ワード比較回路、Ｗｉｎｎｅｒ Ｌｉｎｅ−ｕｐ増幅回路およびＷｉｎｎｅｒ Ｔａｋｅ Ａｌｌ回路は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとが双対関係な構成をとってもよい。

ＷＴＡ回路３１〜３Ｒの反転増幅器ＩＶ１〜ＩＶ５は、ＷＬＡ回路２１〜２Ｒの出力信号を５回反転増幅して決定回路４０へ出力する。

決定回路４０は、決定回路４１〜４Ｒを含む。決定回路４１〜４Ｒは、それぞれ、ＷＴＡ回路３１〜３Ｒに対応して設けられる。決定回路４１〜４Ｒの各々は、直列に接続された３個のインバータ４１１〜４１３からなる。したがって、決定回路４１〜４Ｒは、それぞれ、ＷＴＡ回路３１〜３Ｒの出力信号を反転した信号を信号Ｍ_１〜Ｍ_Ｒとして出力する。

図７は、図３に示すフィードバック回路５１の回路図である。図７を参照して、フィードバック回路５１は、ＮＯＲゲート５１１，５１２からなる。ＮＯＲゲート５１１の一方の入力端子は、入力信号Ｓを受け、ＮＯＲゲート５１１の他方の入力端子は、ＮＯＲゲート路５１２の出力端子Ｑに接続される。

また、ＮＯＲゲート５１２の一方の入力端子は、入力信号Ｒを受け、ＮＯＲゲート５１２の他方の入力端子は、ＮＯＲゲート５１１の出力端子Ｑ’に接続される。

すなわち、フィードバック回路５１は、ＳＲフリップフロップ（およびそれに類似するもの）からなる。

なお、フィードバック回路５２〜５Ｒの各々も、図７に示すフィードバック回路５１と同じ回路図からなる。

図８は、図７に示すフィードバック回路５１の入力信号Ｓ，Ｒおよび出力信号Ｑ’のタイミングチャートである。図８において、縦軸は、電圧を表し、横軸は、時間を表す。

入力信号Ｒが０Ｖからなる場合、入力信号Ｓの電圧レベルが０Ｖまたは３．３Ｖへ変化しても、出力電圧Ｑ’は、０Ｖからなる。

一方、入力信号Ｒが３．３Ｖからなる場合、出力電圧Ｑ’は、入力信号Ｓが０Ｖになると、３．３Ｖになり、入力信号Ｓが３．３Ｖになると、０Ｖになる。

したがって、フィードバック回路５１は、０Ｖからなる出力信号Ｑ’を出力するまでは、３．３Ｖからなる入力信号Ｒを受け、０Ｖからなる出力信号Ｑ’を一度出力すると、０Ｖからなる入力信号Ｒを受ける。

これによって、フィードバック回路５１は、信号Ｍ_１が“１”になるまでは、ＶＤＤからなるフィードバック信号ＦＢ_１をＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１３のゲートへ供給し、信号Ｍ_１が一度“１”になると、それ以降、Ｖｒｅｆ（Ｇｎｄ）からなるフィードバック信号ＦＢ_１をＷＬＡ回路２１のｐ型ＭＯＳトランジスタ２１３のゲートへ供給し続ける。

フィードバック回路５２〜５Ｒについても同じである。

図９および図１０は、それぞれ、図１に示す連想メモリ１００における検索動作を説明するための第１および第２の概念図である。図９を参照して、検索データに近い参照データの検索が開始されると、メモリアレイ部１０は、検索データと複数の参照データの各々との比較を並列に実行し、その比較結果を示す複数の比較電流信号Ｃ_１〜Ｃ_Ｒを生成する。

そして、ＷＬＡ回路２０は、メモリアレイ部１０から複数の比較電流信号Ｃ_１〜Ｃ_Ｒを受け、第１周期において、各々が電圧ＶＤＤからなるフィードバック信号ＦＢ_１〜ＦＢ_Ｒをフィードバック回路５０から受ける。そして、ＷＬＡ回路２０は、上述した動作によって、複数の比較電流信号Ｃ_１〜Ｃ_Ｒを複数の電圧Ｖ_Ｃ１〜Ｖ_ＣＲに変換し、その変換した電圧Ｖ_Ｃ１〜Ｖ_ＣＲのうち、最も低い電圧Ｖ_Ｃ２をＷｉｎｎｅｒ用の電圧Ｖ_Ｗに変換し、電圧Ｖ_Ｃ２以外の電圧Ｖ_Ｃ１〜Ｖ_ＣＲ（≠Ｖ_Ｃ２）をＬｏｓｅｒ用の電圧Ｖ_Ｌに変換し、比較電圧信号ＬＡ_１〜ＬＡ_ＲをＷＴＡ回路３０へ出力する。

そして、ＷＴＡ回路３０は、比較電圧信号ＬＡ_１〜ＬＡ_ＲをＷＬＡ回路２０から受け、その受けた比較電圧信号ＬＡ_１〜ＬＡ_Ｒをさらに増幅し、その増幅した比較電圧信号ＬＡ_１〜ＬＡ_Ｒを決定回路４０へ出力する。

決定回路４０は、増幅された比較電圧信号ＬＡ_１〜ＬＡ_ＲをＷＴＡ回路３０から受け、その受けた比較電圧信号ＬＡ_１〜ＬＡ_Ｒのうち、最も高い電圧からなる比較電圧信号ＬＡ_２を“１”（Ｗｉｎｎｅｒ）に変換し、比較電圧信号ＬＡ_２以外の比較電圧信号ＬＡ_１〜ＬＡ_Ｒ（≠ＬＡ_２）を“０”（Ｌｏｓｅｒ）に変換して信号Ｍ_１，Ｍ_３〜Ｍ_Ｒ＝０，Ｍ_２＝１からなる出力信号を出力する。

その後、連想メモリ１００の第２周期において、フィードバック回路５１〜５Ｒは、それぞれ、信号Ｍ_１〜Ｍ_Ｒを受ける。そして、フィードバック回路５１，５３〜５Ｒは、それぞれ、信号Ｍ_１，Ｍ_３〜Ｍ_Ｒ＝０に応じて、電圧ＶＤＤからなるフィードバック信号ＦＢ_１，ＦＢ_３〜ＦＢ_Ｒを生成してＷＬＡ回路２０へ出力し、フィードバック回路５２は、信号Ｍ_２＝１に応じて、電圧Ｖｒｅｆ（Ｇｎｄ）からなるフィードバック信号ＦＢ_２を生成してＷＬＡ回路２０へ出力する。

そうすると、ＷＬＡ回路２０は、フィードバック信号ＦＢ_１，ＦＢ_３〜ＦＢ_Ｒ＝ＶＤＤと、フィードバック信号ＦＢ_２＝Ｖｒｅｆ（Ｇｎｄ）とを受け、その受けたフィードバック信号ＦＢ_１，ＦＢ_３〜ＦＢ_Ｒ＝ＶＤＤおよびフィードバック信号ＦＢ_２＝Ｖｒｅｆ（Ｇｎｄ）に基づいて、上述した動作によって、電圧Ｖ_Ｃ２を除く電圧Ｖ_Ｃ１，Ｖ_Ｃ３〜Ｖ_ＣＲの中から最も低い電圧Ｖ_Ｃ１をＷｉｎｎｅｒ用の電圧Ｖ_Ｗとして検出し、電圧Ｖ_Ｃ１を除く電圧Ｖ_Ｃ３〜Ｖ_ＣＲをＬｏｓｅｒ用の電圧Ｖ_Ｌとして検出し、比較電圧信号ＬＡ_１，ＬＡ_３〜ＬＡ_ＲをＷＴＡ回路３０へ出力する。そして、ＷＴＡ回路３０は、ＷＬＡ回路２０から受けた比較電圧信号ＬＡ_１，ＬＡ_３〜ＬＡ_Ｒをさらに増幅して決定回路４０へ出力し、決定回路４０は、比較電圧信号ＬＡ_１を“１”からなる信号Ｍ_１に変換し、比較電圧信号ＬＡ_３〜ＬＡ_Ｒを“０”からなる信号Ｍ_３〜Ｍ_Ｒに変換して出力信号を出力する。

すなわち、第２周期においては、ユニットデータ保存回路ＵＳ_２１〜ＵＳ_２Ｗ、ユニットデータ比較回路ＵＣ_２１〜ＵＣ_２Ｗ、ワード比較回路ＷＣ_２、ＷＬＡ回路２２、ＷＴＡ回路３２および決定回路４２にマスクを掛け、残りの部分で検索データに最も近い参照データを検索する（図１０参照）。つまり、第２周期においては、比較電流信号Ｃ_２は、無効にされる。

その後、連想メモリ１００は、Ｗｉｎｎｅｒが出力されたワード比較回路の系列にマスクを掛け、残りの参照データの中から検索データに最も近い参照データを検索する動作を上述した方法によって繰り返し実行し、検索データにｋ番目に近い参照データが検索されると、検索動作を終了する。

図１１は、図１に示す連想メモリ１００の複数のクロックにおける検索動作を示すシミュレーション結果である。図１１を参照して、活性化信号Ｅｎが第１周期Ｔ１において３．３Ｖになると、連想メモリ１００は、活性化され、第１周期Ｔ１において検索データと最も近い距離（＝ｄｉｓｔａｎｃｅ＝１）を有するＷｉｎｎｅｒ＃１を出力する。

その後、連想メモリ１００は、第２周期Ｔ２において活性化されると、検索データと２番目に近い距離（＝ｄｉｓｔａｎｃｅ＝２）を有するＷｉｎｎｅｒ＃２を出力する。

以後、同様にして、連想メモリ１００は、第３周期Ｔ３および第４周期Ｔ４において、それぞれ、検索データと３番目および４番目に近い距離（＝ｄｉｓｔａｎｃｅ＝３，４）を有するＷｉｎｎｅｒ＃３，Ｗｉｎｎｅｒ＃４を出力する。

そして、連想メモリ１００においては、一度、出力されたＷｉｎｎｅｒ＃１〜＃４は、それ以降、不活性化されている。したがって、Ｗｉｎｎｅｒ＃１が出力された後、Ｗｉｎｎｅｒ＃２が出力される場合、Ｗｉｎｎｅｒ＃１を除く参照データの中から検索データに最も近い参照データが検索され、その検索された参照データがＷｉｎｎｅｒ＃２として出力される。Ｗｉｎｎｅｒ＃３，Ｗｉｎｎｅｒ＃４についても同様である。

その結果、図１１に示すシミュレーションから、検索データに近い順にｋ個の参照データを検索可能な連想メモリ１００の動作を確認できた。

図１２は、この発明の実施の形態による検索システムの構成図である。図１２を参照して、この発明の実施の形態による検出システム２００は、連想メモリ１００と、書込／検索回路１１０と、連想メモリ１２０とを備える。すなわち、検索システム２００は、図１に示す連想メモリ１００を備える検索システムである。

連想メモリ１００については、上述したとおりである。なお、検索システム２００においては、連想メモリ１００は、エンコーダ６０を備えており、エンコーダ６０は、ｋ個のクロックを用いて検索したｋ個の参照データを決定回路４０から受け、その受けたｋ個の参照データのアドレスＡｄｄ１〜Ａｄｄｋを生成する。そして、エンコーダ６０は、その生成したアドレスＡｄｄ１〜Ａｄｄｋを書込／検索回路１１０へ出力する。

書込／検索回路１１０は、連想メモリ１００からアドレスＡｄｄ１〜Ａｄｄｋを受け、外部から追加情報を受ける。そして、書込／検索回路１１０は、アドレスＡｄｄ１〜Ａｄｄｋおよび追加情報を連想メモリ１２０へ出力する。

連想メモリ１２０は、連想メモリ１００によって検索されたｋ個の参照データの範囲において、検索データとｋ個の参照データの各々との比較を並列に実行し、検索データに最も近い参照データを検索し、その検索した参照データを最終Ｗｉｎｎｅｒとして出力する。連想メモリ１２０は、連想メモリ１００のメモリアレイ部１０と同じメモリアレイ部を備えるので、連想メモリ１００によって検索されたｋ個の参照データのアドレスＡｄｄ１〜Ａｄｄｋをエンコーダ６０から受ければ、アドレスＡｄｄ１〜Ａｄｄｋを用いて自己のメモリアレイ部においてｋ個の参照データを指定でき、その指定したｋ個の参照データの範囲で検索データに一致する参照データを検索できる。

なお、検索システム２００においては、連想メモリ１００は、ハミング距離を用いて検索データに近いｋ個の参照データを検索し、連想メモリ１２０は、ユークリッド距離を用いてｋ個の参照データの中から検索データに一致する参照データを検索する。

図１３は、図１２に示す検索システム２００における検索のイメージ図である。連想メモリ１００，１２０は、Ｒ個の参照データをメモリアレイ部１０に含む。連想メモリ１００は、上述した動作によって、たとえば、Ｒ個の参照データの中から検索データに近いｋ個の参照データ２〜ｋ＋１を検索する（図１３の（ａ）→（ｂ）参照）。

そして、連想メモリ１００は、その検索したｋ個の参照データ２〜ｋ＋１のアドレスＡｄｄ２〜Ａｄｄｋ＋１を書込／検索回路１１０を介して連想メモリ１２０の行デコーダへ出力する。

連想メモリ１２０の行デコーダは、アドレスＡｄｄ２〜Ａｄｄｋ＋１に基づいて、メモリアレイ部１０のｋ個の参照データ２〜ｋ＋１を指定する。そうすると、連想メモリ１２０は、検索データ保存回路に保存された検索データとｋ個の参照データ２〜ｋ＋１の各々との比較を並列に実行し、検索データに一致する参照データｋを検索する（図１３の（ｂ）→（ｃ）参照）。

このように、この発明においては、２つの連想メモリ１００，１２０を用いて、検索する参照データの範囲を徐々に狭めて検索を行ない、最終的に検索データに一致する参照データをＷｉｎｎｅｒとして出力する。

したがって、検索データに一致する参照データを正確に検索できる。

図１２に示す検索システム２００の応用例について説明する。図１４は、字体の異なる文字列を示す図である。図１４を参照して、Ａ〜Ｚまでのアルファベットを異なる字体で表した４個の文字列ＬＣ１〜ＬＣ４が存在する。そして、文字列ＬＣ１を最終的なＷｉｎｎｅｒとして検索する。

この場合、連想メモリ１００は、検索データとして［ＡＢＣ・・・ＸＹＺ］を保持しており、書込／検索回路１１０は、文字列ＬＣ１を特徴付ける追加情報を外部から受ける。そして、連想メモリ１００は、上述した方法によって、検索データ＝［ＡＢＣ・・・ＸＹＺ］に近い４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）を検索し、その検索した４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）のアドレスを書込／検索回路１１０へ出力する。

そして、書込／検索回路１１０は、４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）のアドレスと、文字列ＬＣ１を特徴付ける追加情報とを連想メモリ１２０へ入力する。

そうすると、連想メモリ１２０は、４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）のアドレスに基づいて、メモリアレイ部１０において４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）を指定し、文字列ＬＣ１を特徴付ける追加情報を用いて、４個の参照データ（＝文字列ＬＣ１〜ＬＣ４）の中から文字列ＬＣ１を検索し、文字列ＬＣ１を最終的なＷｉｎｎｅｒとして出力する。

このように、検索システム２００を用いることによって、字体の異なる複数の文字列の中から所望の字体の文字列を検索できる。

また、追加情報として、文字列が水平方向と成す角度を入力することによって、水平方向から所定角度だけ回転した文字列を検索することもできる。

表１は、２段の連想メモリを用いた検索データに一致する参照データの検索の実験結果を示す。

２６個のサンプルを用いた２回の実験が行なわれた。“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の検索データに一致する参照データの検索に失敗する割合は、実験１においては、単一の連想メモリを用いた場合、１２．５％であるのに対し、２段の連想メモリを用いた場合、４．８％である。また、“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の検索データに一致する参照データの検索に失敗する割合は、実験２においては、単一の連想メモリを用いた場合、１３．５％であるのに対し、２段の連想メモリを用いた場合、５．８％である。

したがって、２段の連想メモリを用いることによって、検索データに一致する参照データの検索に失敗する割合を大幅に減少できる。すなわち、２段の連想メモリを用いることによって、検索データに一致する参照データを正確に検出できる。

図１５は、この発明の実施の形態による他の検索システムの構成図である。この発明の実施の形態による検索システムは、図１５に示す検索システム２００Ａであってもよい。図１５を参照して、検索システム２００Ａは、図１２に示す検索システム２００にテーブル保持部１３０を追加したものであり、その他は、検索システム２００と同じである。

なお、検索システム２００Ａにおいては、連想メモリ１００は、ｋ個の参照データおよびアドレスＡｄｄ１〜Ａｄｄｋを書込／検索回路１１０へ出力する。

テーブル保持部１３０は、連想メモリ１００によって検索されたｋ個の参照データのジャンルと特徴量との対応関係を示す特徴量テーブルＣＨＴを保持している。そして、テーブル保持部１３０は、書込／検索回路１１０からｋ個の参照データを受けると、その受けたｋ個の参照データのジャンルを抽出し、特徴量テーブルＣＨＴを参照して、ｋ個の参照データのジャンルに対応する特徴量を抽出して書込／検索回路１１０へ出力する。

図１６は、特徴量テーブルの概念図である。図１６を参照して、特徴量テーブルＣＨＴは、ｋ個の参照データのジャンルと、特徴量とからなり、ｋ個の参照データのジャンルおよび特徴量は、相互に対応付けられる。ｋ個の参照データのジャンルは、たとえば、文字および画像等からなる。文字に対応する特徴量は、たとえば、ゴシック体からなり、画像に対応する特徴量は、たとえば、油絵からなる。

検索システム２００Ａにおける検索が開始されると、連想メモリ１００は、上述した方法によって、検索データに近いｋ個の参照データを検索し、その検索したｋ個の参照データと、ｋ個の参照データのアドレスＡｄｄ１〜Ａｄｄｋとを書込／検索回路１１０へ出力する。

書込／検索回路１１０は、連想メモリ１００からｋ個の参照データおよびアドレスＡｄｄ１〜Ａｄｄｋを受けると、ｋ個の参照データをテーブル保持部１３０へ出力する。テーブル保持部１３０は、書込／検索回路１１０から受けたｋ個の参照データのジャンルを抽出し、特徴量テーブルＣＨＴを参照して、ｋ個の参照データのジャンルに対応する特徴量を抽出する。そして、テーブル保持部１３０は、その抽出した特徴量を書込／検索回路１１０へ出力する。

書込／検索回路１１０は、テーブル保持部１３０から特徴量を受けると、アドレスＡｄｄ１〜Ａｄｄｋを連想メモリ１２０の行デコーダに書き込むとともに、特徴量を連想メモリ１２０に入力する。そして、連想メモリ１２０は、アドレスＡｄｄ１〜Ａｄｄｋに基づいて、メモリアレイ部１０においてｋ個の参照データを指定し、特徴量を用いてｋ個の参照データの中から検索データに一致する参照データを検索する。

これによって、検索システム２００Ａは、検索データに一致する参照データを正確に検索できる。

図１７は、この発明の実施の形態によるさらに他の検索システムの構成図である。図１７を参照して、検索システム２００Ｂは、連想メモリ１０１〜１０ｎ（ｎは、３以上の整数）を備える。ｎ個の連想メモリ１０１〜１０ｎは、直列に接続される。したがって、検索システム２００Ｂは、ｎ段の連想メモリからなる検索システムである。

連想メモリ１０１〜１０ｎ−１の各々は、上述した連想メモリ１００からなり、連想メモリ１０ｎは、上述した連想メモリ１２０からなる。そして、連想メモリ１０１は、検索データと複数の参照データの各々との比較を並列に行ない、検索データに近い順にｋ１（ｋ１は、２以上の整数）個の参照データを次段の連想メモリ１０２へ出力し、連想メモリ１０２は、連想メモリ１０１から受けたｋ１個の参照データの範囲内で検索データに近い参照データの検索を行ない、ｋ２（ｋ２は、ｋ２＜ｋ１を満たす整数）個の参照データを次段の連想メモリ１０３へ出力する。以下、同様にして、連想メモリ１０３〜１０ｎ−１は、それぞれ、連想メモリ１０２〜１０ｎ−２から受けたｋ２，・・・，ｋｎ−２（ｋ２，・・・，ｋｎ−２は、ｋ２＞・・・＞ｋｎ−２を満たす整数）個の参照データの範囲内で検索データに近い参照データの検索を行ない、それぞれ、ｋ３，ｋ４，・・・，ｋｎ−１（ｋ３，ｋ４，・・・，ｋｎ−１は、ｋ３＞・・・＞ｋｎ−１を満たす整数）個の参照データを次段の連想メモリ１０４〜１０ｎへ出力する。そして、連想メモリ１０ｎは、連想メモリ１０ｎ−１から受けたｋｎ−１個の参照データの範囲内で検索データに近い参照データの検索を行ない、検索データに最も近い参照データを出力する。この場合、連想メモリ１０２〜１０ｎは、それぞれ、異なる距離指標および／または異なる特徴量を用いて検索データに近い参照データの検索を行なう。

図１８は、この発明の実施の形態によるさらに他の検索システムの構成図である。図１８を参照して、検索システム２００Ｃは、連想メモリ１００，１２１〜１２ｍ（ｍは、２以上の整数），１４０を備える。

ｍ個の連想メモリ１２１〜１２ｍは、連想メモリ１００と連想メモリ１４０との間に並列に接続される。そして、連想メモリ１２１〜１２ｍ，１４０の各々は、上述した連想メモリ１２０からなる。

連想メモリ１２１〜１２ｍの各々は、連想メモリ１００からｋ個の参照データを受け、その受けたｋ個の参照データの範囲内で検索データに最も近い参照データを検索し、その検索結果を連想メモリ１４０へ出力する。そして、連想メモリ１２１〜１２ｍは、相互に異なる距離指標および／または異なる特徴量を用いて検索データに最も近い参照データを検索する。

連想メモリ１４０は、ｍ個の連想メモリ１２１〜１２ｍからｎ（ｎは、ｎ≧ｍを満たす整数）個の参照データを受け、その受けたｎ個の参照データの範囲内で検索データに最も近い参照データを検索する。

検索システム２００Ｃにおいては、連想メモリ１００は、第１段目の連想メモリであり、ｍ個の連想メモリ１２１〜１２ｍは、第２段目の連想メモリであり、連想メモリ１４０は、第３段目の連想メモリである。

そして、検索システム２００Ｃは、連想メモリ１２１〜１２ｍによって複数の距離指標（複数の特徴量）を用いて検索データに近い参照データの複数の候補を選択し、最終段の連想メモリ１４０によって検索データに最も近い参照データを決定する。

したがって、検索システム２００Ｃを用いることによって、検索データに最も近い参照データをより正確に検索できる。

この発明による検索システムは、図１７に示す連想メモリ１０２〜１０ｎ−１の少なくとも１つを図１８に示すｍ個の連想メモリ１２１〜１２ｍに代えたものであってもよい。そして、連想メモリ１０２〜１０ｎ−１のうちの２以上の連想メモリの各々をｍ個の連想メモリ１２１〜１２ｍに変える場合、２以上の連想メモリにおけるｍ個の連想メモリ１２１〜１２ｍの個数は、相互に同じであってもよく、異なっていてもよい。また、連想メモリ１０２〜１０ｎ−１のうちの２以上の連想メモリの各々をｍ個の連想メモリ１２１〜１２ｍに変える場合、連続する２以上の連想メモリの各々をｍ個の連想メモリ１２１〜１２ｍに変えてもよく、１つおき、または複数個おきに配置された２以上の連想メモリの各々をｍ個の連想メモリ１２１〜１２ｍに変えてもよい。

また、この発明による検索システムは、図１８に示す検索システム２００Ｃから連想メモリ１００を削除したものであってもよい。

なお、上記においては、連想メモリ１００は、ハミング距離によって検索データに近いｋ個の参照データを検索し、連想メモリ１２０は、ユークリッド距離によって検索データに一致する参照データを検索すると説明したが、この発明においては、これに限らず、連想メモリ１００は、ユークリッド距離によって検索データに近いｋ個の参照データを検索し、連想メモリ１２０は、ハミング距離によって検索データに一致する参照データを検索するようにしてもよい。また、連想メモリ１００，１２０は、ハミング距離およびユークリッド距離の組合せや他の距離指標を用いて検索データに一致する参照データを検索するようにしてもよい。

また、上記においては、フィードバック回路５１〜５Ｒの各々は、ＳＲフリップフロップからなると説明したが、この発明においては、これに限らず、フィードバック回路５１〜５Ｒの各々は、リセット、セット機能付きのレジスタから構成されていてもよい。

この発明においては、ＷＬＡ回路２０、ＷＴＡ回路３０およびフィードバック回路５０は、「出力回路」を構成する。

また、この発明においては、ＷＬＡ回路２０は、「第１の増幅回路」を構成し、ＷＴＡ回路３０は、「第２の増幅回路」を構成する。

さらに、この発明においては、連想メモリ１００は、「第１の連想メモリ」を構成し、連想メモリ１２０は、「第２の連想メモリ」を構成する。

さらに、この発明においては、連想メモリ１０１は、「第１の連想メモリ」を構成し、連想メモリ１０２〜１０ｎは、「第２の連想メモリ」を構成する。

さらに、この発明においては、検索システム２００Ｃにおける連想メモリ１００は、「第１の連想メモリ」を構成し、連想メモリ１２１〜１２ｍ，１４０は、「第２の連想メモリ」を構成する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、検索データに近い複数の参照データを出力可能な連想メモリに適用される。また、この発明は、検索データに近い複数の参照データを出力可能な連想メモリを備えた検索システムに適用される。

この発明の実施の形態による連想メモリの構成を示す概略ブロック図である。 図１に示すワード比較回路の構成を示す回路図である。 図１に示すＷＬＡ回路、ＷＴＡ回路および決定回路の回路図である。 ＷＬＡ回路の動作を説明するための図である。 ＷＬＡ回路の動作を説明するための図である。 ＷＬＡ回路の動作を説明するための図である。 図３に示すフィードバック回路の回路図である。 図７に示すフィードバック回路の入力信号Ｓ，Ｒおよび出力信号Ｑ’のタイミングチャートである。 図１に示す連想メモリにおける検索動作を説明するための第１の概念図である。 図１に示す連想メモリにおける検索動作を説明するための第２の概念図である。 図１に示す連想メモリの複数のクロックにおける検索動作を示すシミュレーション結果である。 この発明の実施の形態による検索システムの構成図である。 図１２に示す検索システムにおける検索のイメージ図である。 字体の異なる文字列を示す図である。 この発明の実施の形態による他の検索システムの構成図である。 特徴量テーブルの概念図である。 この発明の実施の形態によるさらに他の検索システムの構成図である。 この発明の実施の形態によるさらに他の検索システムの構成図である。

符号の説明

１０ メモリアレイ部、２０ ＷＬＡ回路。

Claims (9)

1. 予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号を生成するメモリアレイ部と、
   前記検索データに近い参照データのｊ（ｊは、１＜ｊ≦ｋを満たす整数、ｋは、２以上の整数）回目の検索において、ｊ−１回目までに検索されたｊ−１個の参照データを前記複数の参照データから除き、その除いた残りの参照データから前記検索データに最も近い参照データを検出するための複数の比較電流信号を電圧に変換するとともに、その変換した電圧を増幅してｊ番目の出力信号を生成する信号生成動作を前記ｋ回実行する出力回路とを備える連想メモリ。
2. 前記出力回路は、
   前記ｊ回目の信号生成動作において、前記メモリアレイ部によって生成された複数の比較電流信号を複数の電圧に変換し、ｊ−１番目のフィードバック信号に基づいて、前記複数の電圧から前記検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出し、その検出した残りの電圧を前記検索データにｊ番目に近い参照データを示す第１の電圧と前記検索データに遠い参照データを示す第２の電圧とに増幅する第１の増幅回路と、
   前記ｊ回目の信号生成動作において、前記第１の増幅回路から出力された第１および第２の電圧をさらに増幅して前記ｊ番目の出力信号を生成する第２の増幅回路と、
   前記ｊ回目の信号生成動作において、前記第２の増幅回路から出力されたｊ−１番目の出力信号に基づいて前記ｊ−１番目のフィードバック信号を生成し、その生成したｊ−１番目のフィードバック信号を前記第１の増幅回路へ出力するフィードバック回路とを含む、請求項１に記載の連想メモリ。
3. 前記第１の増幅回路は、前記ｊ−１番目のフィードバック信号に基づいて、前記検索データにｊ−１番目に近い参照データを示す比較電流信号を無効にすることによって前記複数の電圧から前記検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出する、請求項２に記載の連想メモリ。
4. 前記第１の増幅回路は、前記複数の電圧から前記検索データにｊ−１番目に近い参照データを示す電圧を除いて残りの電圧を検出すると、前記残りの電圧を前記第１の電圧と前記第２の電圧とに分離するためのしきい値を設定し、前記残りの電圧の各々を前記しきい値と比較して前記残りの電圧を前記第１の電圧と前記第２の電圧とに増幅する、請求項２に記載の連想メモリ。
5. 予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に行ない、前記検索データに近い順にｋ（ｋは２以上の整数）個の参照データを出力する第１の連想メモリと、
   前記第１の連想メモリによって出力された前記ｋ個の参照データの各々と前記検索データとの比較を並列に行ない、前記検索データに一致する参照データを出力する第２の連想メモリとを備える検索システム。
6. 前記第１の連想メモリからの出力信号を保持するバッファをさらに備え、
   前記第１の連想メモリは、
   予め記憶された複数の参照データの各々と入力された検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号を生成するメモリアレイ部と、
   前記検索データに近い参照データのｊ（ｊは、１≦ｊ≦ｋを満たす整数、ｋは、２以上の整数）回目の検索において、ｊ−１回目までに検索されたｊ−１個の参照データを前記複数の参照データから除き、その除いた残りの参照データから前記検索データに最も近い参照データを検出するための複数の比較電流信号を電圧に変換するとともに、その変換した電圧を増幅してｊ番目の出力信号を生成する信号生成動作を前記ｋ回実行する出力回路とを含み、
   前記バッファは、前記出力回路から出力されたｊ番目の出力信号を保持するとともに、前記出力回路からｋ番目の出力信号を受けると、前記ｋ個の参照データからなるｋ個の出力信号を前記第２の連想メモリへ出力する、請求項５に記載の検索システム。
7. 前記第１の連想メモリは、第１の距離指標で検索を行なって前記ｋ個の参照データを出力し、
   前記第２の連想メモリは、前記第１の距離指標と異なる第２の距離指標で検索を行なって前記検索データに一致する参照データを出力する、請求項６に記載の検索システム。
8. 前記第２の連想メモリは、さらに、追加情報を付加して前記検索データに一致する参照データを出力する、請求項７に記載の検索システム。
9. 前記ｋ個の参照データのジャンルと、特徴量とを対応付けた特徴量テーブルを保持するテーブル保持部をさらに備え、
   前記テーブル保持部は、前記第１の連想メモリから前記ｋ個のデータを受けると、前記特徴量テーブルを参照して、前記ｋ個のデータのジャンルに対応する特徴量を検出し、その検出した特長量を前記追加の情報として前記第２の連想メモリへ出力する、請求項７に記載の検索システム。

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