JP7075414B2 - メッセージ／ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 - Google Patents

Description

本発明は、メッセージへのラベルの、及び逆向きの関連付けを最大尤度で不揮発的にメモリに格納、取り出し、管理可能な方法及び自動装置に関する。本発明はまた、ニューロンネットワーク用の訓練データをメモリに格納するシステムにも関する。

本発明は特に、例えば画像、音声又は独立又は同時に認識される他のモダリティの認識の表現のような多次元信号を含む各種の信号を処理するシリコン上のニューロンネットワークの実装に適用可能である。より一般的に、本発明は、生体模倣型ニューロンネットワークを介した、シリコン上で効果的に生成されたニューロンネットワークによる信号処理までの完全な連鎖を可能にする。本発明はまた、例えばニューロン処理に先だつ前処理及び／又は後処理で用いる従来の信号処理方法を効果的に実行可能にする。

人間の記憶は基本的に連想的である。すなわち、既に取得され、且つ記憶に固く刻み込まれた知識に新規情報を結合できる場合によりよく記憶できる。更に、当人にとって大きな意味が有るほど結合は効果的である。現在では従って、記憶とは単に固定的な印象を思い出すというよりも、競合する神経経路における連続的な変化、且つ脳内における情報の並列処理から生じる再分類の継続的な処理であると考えられる。

技術的に、連想記憶又は内容参照可能メモリ（ＣＡＭ）と呼ばれる電子的方法を主に用いて上述の処理の模倣が試みられている。Ｋ．Ｐａｇｉａｍｔｚｉｓ及びＡ．Ｓｈｅｉｋｈｏｌｅｓｌａｍｉによる記事“Ｃｏｎｔｅｎｔ－ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ（ＣＡＭ）ｃｉｒｃｕｉｔｓ ａｎｄ ａｒｃｈｉｔｅｃｔｕｒｅｓ：Ａ ｔｕｔｏｒｉａｌ ａｎｄ ｓｕｒｖｅｙ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４１，ｎｏ．３，ｐｐ．７１２－７２７，Ｍａｒ ２００６に文献調査が公表されている。

上述の記憶メカニズムは、データを磁気配向の形式で格納するＭＲＡＭ（磁気ランダムアクセスメモリ）メモリの出現により不揮発性となった。状態の変化は、電子のスピンを（特にトンネル効果により）変えることにより実現される。これらの部品は特にＥｖｅｒｓｐｉｎ社から販売されている。フランスにおいて、ＣＮＲＳのＳｐｉｎｔｅｃ研究所及びグルノーブルのＣｒｏｃｕｓ Ｔｅｃｈｎｏｌｏｇｙ社によりＭＲＡＭ技術が共同開発されている。これは、安定性及び小型化に関する制約を克服可能にする革新的プログラミング技術に基づいている。上述の共同開発者は、従来の強磁性層の積層に代わる、温度に対してより安定な反強磁性層を強磁性層に関連付けるメモリセルを開発した。このセルを、マッチインプレイスと呼ばれる比較論理機能をメモリ平面に直接組み込めるようにする自己参照メモリセル技術と組み合わせる。同社の米国特許第９４０１２０８Ｂ２号明細書「Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｃｅｌｌ ｗｉｔｈ ａ ｄｕａｌ ｊｕｎｃｔｉｏｎ ｆｏｒ ｔｅｒｎａｒｙ ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ ａｐｐｌｉｃａｔｉｏｎｓ」にターナリモードにおける組み込みが記述されている。ターナリＣＡＭにより、所与の格納されたワード内の１個以上のビットを、上述の特許で「Ｘ」又は「不定」と呼ばれる第３の状態にプログラムできるため、検索の柔軟性を向上させることができる。例えば、ターナリＣＡＭは格納されたワード「１０ＸＸ０」を有していてよく、これはワード「１００００」、「１００１０」、「１０１００」及び「１０１１０」のいずれかを求める検索に対応している。

上述のメモリセルは、ＳＴＴ－ＭＲＡＭ型（スピン移動トルク磁気ＲＡＭの略語ＳＴＴ－ＭＲＡＭ）である。その寸法は、大規模且つ低コストの組み込み、極めて低い電力消費及び極めて長期間にわたる情報保持を保証可能にする。

ナノＲＡＭを略したＮＲＡＭと呼ばれる別の種類の不揮発メモリは、米国企業Ｎａｎｔｅｒｏ社が行った研究の成果であり、現在注目を浴びている。これはカーボンナノチューブの特性を生かすものであり、チップの寸法を大幅に小型化し、従ってモジュールの容量を増大させることができる。この種のメモリが同社の米国特許第９２９９４３０Ｂ１号明細書「１Ｒ抵抗電荷素子配列の読み込み及びプログラミング方法」に記述されている。

上述のセルは、電極の上方に懸架された特定本数のナノチューブを含む。２本の電極間を電流が流れた際に、ナノチューブは上側電極に引っ張られて当該電極に接触する。２本の電極間に電流が流れていない場合、カーボンナノチューブは空中に懸架されたままである。ナノチューブが上側電極に接触しているか否かを判定すべく、端子と上側電極の間に電圧が印加される。電流が流れる場合、ナノチューブが上側電極と接触していることを意味し、値１が返される。電流が流れない場合、ナノチューブは懸架されていて値０が返される。ナノチューブに対して機械的張力が掛からないため、値０及び１は従って、いわゆる安定位置である。当該アーキテクチャはＤＲＡＭよりもエッチングピッチを減らすのに向いており、ＳＲＡＭと同等の速度を有していながらよりデータの書き込みに要する電流が少なくて済む。

酸化ハフニウム強誘電体に基づく、米国特許第７，７０９，３５９号明細書に記述された別の不揮発メモリ技術は、セルサイズが約１０Ｆ^２と小さいこと、書き込みモードでの電力消費がＳＴＴ－ＭＲＡＭの電力消費よりも少なくとも１０００分の１以下という事実、及びＣＭＯＳ技術との製造互換性（エッチングスケール及び処理互換性の両面から）により極めて有望である。

上述の技術は、以下を含むニューロン科学の分野で公表された幾つかの開発の基礎となった。
・Ｖ．Ｇｒｉｐｏｎ ａｎｄ Ｃ．Ｂｅｒｒｏｕ，“Ｓｐａｒｓｅ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ ｗｉｔｈ ｌａｒｇｅ ｌｅａｒｎｉｎｇ ｄｉｖｅｒｓｉｔｙ”，ＩＥＥＥ ｔｒａｎｓ．ｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ，ｖｏｌ．２２，ｎ７，ｐｐ．１０８７－１０９６，Ｊｕｌｙ ２０１１。本論文で、以下の定義を与えている。
・格納された情報Ｍの量が２^ｖに等しく、コードの量がサブメッセージｌ＝２^ｗに対応し、メッセージｋがｃ個のサブメッセージを含む（以下でメッセージＭＥはｎ個サブメッセージを含む）ことを前提としてデータ疎性により可能にされる学習多様性。メッセージＭＥの長さは従って、ｎ×ｗビット、格納機構の多様性は２^ｎ＋ｗである。
・値Ｍ＞＞ｃ（但し２^ｖ＞＞ｎ～８）且つＭ＜＜ｌ^２（但し２^ｖ＜＜２^ｎ＋ｗ）に対してＭ／ｌ^２に近い密度ｄ、すなわち
ｄ＝２^ｖ／２^２＋ｗ又は２^{ｖ－（２＋ｗ）}

上述の密度は、許容可能なエラー率に対応する学習済みメッセージの混同を避けるために低くなければならない。すなわち値ｖ＝１６且つｗ＝２４の場合、ｄ＝２^－１０、すなわち０．００１に近いエラー率である。

上述の問題との関連で著者は上述の原理を用いるニューロン装置を記述した２件の特許仏国特許出願公開第２９６４２２２Ａ１号明細書及び仏国特許出願公開第ＦＲ２９８０８７６Ａ１号明細書を出願した。
・Ｈｏｏｍａｎ Ｊａｒｏｌｌａｈｉ，Ｖｉｎｃｅｎｔ Ｇｒｉｐｏｎ，鬼沢直哉，至Ｗａｒｒｅｎ Ｊ．Ｇｒｏｓｓ“Ａ ｌｏｗ－ｐｏｗｅｒ Ｃｏｎｔｅｎｔ－Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ ｂａｓｅｄ ｏｎ ｃｌｕｓｔｅｒｅｄ－ｓｐａｒｓｅ ｎｅｔｗｏｒｋｓ”ＡＳＡＰ，２０１３ ＩＥＥＥ ２４ｔｈ ｉｎｔ．ｃｏｎｆｅｒｅｎｃｅ
・Ｆ．Ｌｅｄｕｃ－Ｐｒｉｍｅａｕ，Ｖ．Ｇｒｉｐｏｎ，Ｍ．Ｇ．Ｒａｂｂａｔ，ａｎｄ Ｗ．Ｊ．Ｇｒｏｓｓ，“Ｃｌｕｓｔｅｒｂａｓｅｄ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｉｅｓ ｂｕｉｌｔ ｆｒｏｍ ｕｎｒｅｌｉａｂｌｅ ｓｔｏｒａｇｅ”ｉｎ Ｐｒｏｃ．Ｏｆ ＩＥＥＥ Ｉｎｔｌ．Ｃｏｎｆ．ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ（ＩＣＡＳＳＰ），Ｍａｙ ２０１４
・Ｄｅｍｅｔｒｉｏ Ｆｅｒｒｏ，Ｖｉｎｃｅｎｔ Ｇｒｉｐｏｎ，Ｘｉａｏｒａｎ Ｊｉａｎｇ，“Ｎｅａｒｅｓｔ Ｎｅｉｇｈｂｏｕｒ Ｓｅａｒｃｈ Ｕｓｉｎｇ Ｂｉｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ”Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｉｎｔ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ（ＩＪＣＮＮ）２０１６
・Ｑｉｎｇ Ｇｕｏ，Ｘｉａｏｃｈｅｎ Ｇｕｏ，Ｙｕｘｉｎ Ｂａｉ，Ｅｎｇｉｎ＿Ｉｐｅｋ，“Ａ Ｒｅｓｉｓｔｉｖｅ ＴＣＡＭ Ａｃｃｅｌｅｒａｔｏｒ ｆｏｒ Ｄａｔａ－Ｉｎｔｅｎｓｉｖｅ Ｃｏｍｐｕｔｉｎｇ“Ｍｉｃｒｏ’１１ Ｄｅｃｅｍｂｅｒ ３－７，２０１１ Ｐｏｒｔｏ Ａｌｅｇｒｅ，Ｂｒａｚｉｌ、及び
・Ｑｉｎｇ Ｇｕｏ，Ｘｉａｏｃｈｅｎ Ｇｕｏ，Ｒａｖｉ Ｐａｔｅｌ，Ｅｎｇｉｎ＿Ｉｐｅｋ，Ｅｂｙ Ｇ．Ｆｒｉｅｄｍａｎ“ＡＣ－ＤＩＭＭ：Ａｓｓｏｃｉａｔｉｖｅ Ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ ＳＴＴ－ＭＲＡＭ”，ＩＳＣＡ‘２０１３ Ｔｅｌ－Ａｖｉｖ，Ｉｓｒａｅｌにおいて、既存のものを代替すべくＤＩＭＭ形式のメモリストリップを形成すべく配置された電子部品に上述の連想記憶機構が導入されており、従って既存のバスレイアウトを用いている。

連想記憶ストレージへ上述のアプローチの全てが必ずしも、情報の動的フィードバックを可能にしつつ人間の記憶に存在する二方向（ボトムアップ及びトップダウン）での同時動作が可能な訳ではない。更に、メモリに格納された要素をある媒体から別の媒体に移転することは簡単にはできない。

上述の短所を解決する目的で、本出願の発明者Ｐ．Ｐｉｒｉｍにより別のアプローチが、Ｌｉｖｉｎｇ Ｍａｃｈｉｎｅｓ ２０１６，ＬＮＡＩ ９７９３，ｐｐ．２７５－２８７，２０１６に発表された文献“Ｐｅｒｃｅｐｔｉｖｅ Ｉｎｖａｒｉａｎｃｅ ａｎｄ Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ Ｂｅｔｗｅｅｎ Ｐｅｒｃｅｐｔｉｏｎ ａｎｄ Ｓｅｍａｎｔｉｃ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ、ＵＳＥＲ ａ Ｕｎｉｖｅｒｓａｌ Ｓｅｍａｎｔｉｃ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ（ＳｏＣ）”で提案されている。上述の第１の簡潔なアプローチに続いて多くの改良がなされており、本発明に記述されている。最大尤度での計算を介した誤り訂正を可能にする、大規模且つ低コストで組み込まれた、新規ＴＣＡＭ技術を統合することにより新規連想記憶モデルが開発された。

米国特許第９４０１２０８Ｂ２号明細書 米国特許第９２９９４３０Ｂ１号明細書 米国特許第７，７０９，３５９号明細書 仏国特許出願公開第２９６４２２２Ａ１号明細書 仏国特許出願公開第２９８０８７６Ａ１号明細書

Ｋ．Ｐａｇｉａｍｔｚｉｓ ａｎｄ Ａ．Ｓｈｅｉｋｈｏｌｅｓｌａｍｉ"Ｃｏｎｔｅｎｔ－ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ（ＣＡＭ）ｃｉｒｃｕｉｔｓ ａｎｄ ａｒｃｈｉｔｅｃｔｕｒｅｓ：Ａ ｔｕｔｏｒｉａｌ ａｎｄ ｓｕｒｖｅｙ"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４１，ｎｏ．３，ｐｐ．７１２－７２７，Ｍａｒ ２００６ Ｖ．Ｇｒｉｐｏｎ ａｎｄ Ｃ．Ｂｅｒｒｏｕ，"Ｓｐａｒｓｅ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ ｗｉｔｈ ｌａｒｇｅ ｌｅａｒｎｉｎｇ ｄｉｖｅｒｓｉｔｙ"，ＩＥＥＥ ｔｒａｎｓ．ｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ，ｖｏｌ．２２，ｎ７，ｐｐ．１０８７－１０９６，Ｊｕｌｙ ２０１１ Ｈｏｏｍａｎ Ｊａｒｏｌｌａｈｉ，Ｖｉｎｃｅｎｔ Ｇｒｉｐｏｎ，鬼沢直哉，ａｎｄ Ｗａｒｒｅｎ Ｊ．Ｇｒｏｓｓ"Ａ ｌｏｗ－ｐｏｗｅｒ Ｃｏｎｔｅｎｔ－Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ ｂａｓｅｄ ｏｎ ｃｌｕｓｔｅｒｅｄ－ｓｐａｒｓｅ ｎｅｔｗｏｒｋｓ"ＡＳＡＰ，２０１３ ＩＥＥＥ ２４ｔｈ ｉｎｔ．ｃｏｎｆｅｒｅｎｃｅ Ｆ．Ｌｅｄｕｃ－Ｐｒｉｍｅａｕ，Ｖ．Ｇｒｉｐｏｎ，Ｍ．Ｇ．Ｒａｂｂａｔ，ａｎｄ Ｗ．Ｊ．Ｇｒｏｓｓ，"Ｃｌｕｓｔｅｒｂａｓｅｄ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｉｅｓ ｂｕｉｌｔ ｆｒｏｍ ｕｎｒｅｌｉａｂｌｅ ｓｔｏｒａｇｅ"ｉｎ Ｐｒｏｃ．Ｏｆ ＩＥＥＥ Ｉｎｔｌ．Ｃｏｎｆ．ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ（ＩＣＡＳＳＰ），Ｍａｙ ２０１４ Ｄｅｍｅｔｒｉｏ Ｆｅｒｒｏ，Ｖｉｎｃｅｎｔ Ｇｒｉｐｏｎ，Ｘｉａｏｒａｎ Ｊｉａｎｇ，"Ｎｅａｒｅｓｔ Ｎｅｉｇｈｂｏｕｒ Ｓｅａｒｃｈ Ｕｓｉｎｇ Ｂｉｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ"Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｉｎｔ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ（ＩＪＣＮＮ）２０１６ Ｑｉｎｇ Ｇｕｏ，Ｘｉａｏｃｈｅｎ Ｇｕｏ，Ｙｕｘｉｎ Ｂａｉ，Ｅｎｇｉｎ＿Ｉｐｅｋ，"Ａ Ｒｅｓｉｓｔｉｖｅ ＴＣＡＭ Ａｃｃｅｌｅｒａｔｏｒ ｆｏｒ Ｄａｔａ－Ｉｎｔｅｎｓｉｖｅ Ｃｏｍｐｕｔｉｎｇ "Ｍｉｃｒｏ’１１ Ｄｅｃｅｍｂｅｒ ３－７，２０１１ Ｐｏｒｔｏ Ａｌｅｇｒｅ，Ｂｒａｚｉｌ Ｑｉｎｇ Ｇｕｏ，Ｘｉａｏｃｈｅｎ Ｇｕｏ，Ｒａｖｉ Ｐａｔｅｌ，Ｅｎｇｉｎ＿Ｉｐｅｋ，Ｅｂｙ Ｇ．Ｆｒｉｅｄｍａｎ"ＡＣ ＤＩＭＭ：Ａｓｓｏｃｉａｔｉｖｅ Ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ ＳＴＴ－ＭＲＡＭ"，ＩＳＣＡ‘２０１３ Ｔｅｌ－Ａｖｉｖ，Ｉｓｒａｅｌ Ｐ．Ｐｉｒｉｍ，"Ｐｅｒｃｅｐｔｉｖｅ Ｉｎｖａｒｉａｎｃｅ ａｎｄ Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ Ｂｅｔｗｅｅｎ Ｐｅｒｃｅｐｔｉｏｎ ａｎｄ Ｓｅｍａｎｔｉｃ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ、ＵＳＥＲ ａ Ｕｎｉｖｅｒｓａｌ Ｓｅｍａｎｔｉｃ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ（ＳｏＣ）"，Ｌｉｖｉｎｇ Ｍａｃｈｉｎｅｓ ２０１６，ＬＮＡＩ ９７９３，ｐｐ．２７５－２８７，２０１６

本発明は従って、本明細書の以下の記述で「連想記憶ストレージ」と呼ぶ、メッセージへのラベルの、及び逆向きの関連付けを最大尤度で不揮発的にメモリに格納、取り出し、管理可能な方法及び自動装置に関する。

上述の連想記憶格納方法は、少なくとも２個の類似した内容参照可能メモリサブユニット、すなわち２^ｖ個のｗビットワードを含む第１のサブユニット、及び２^ｖ個のｖビットワードを含む第２サブユニットを含み、ｖは１～ｗの範囲にある。

連想記憶サブユニットは、
・ｖビット入力モードアドレスポートと、
・ｖ又はｗビット入力モードにおけるデータポートと、
・１個のシーケンシングバイナリ入力クロック及び一方がメモリ選択用で他方が書き込み用である２個のバイナリ入力信号を含み、これら２個の信号が書き込みシーケンスにおいて有効化されていて、当該サイクル中、データポートに存在するｖ又はｗビットのワードをアドレスポートのｖビットのワードによりアドレス指定されたメモリ位置に格納可能にするコマンドポートと、
を介して書き込みモードでプログラムされていて、同一の連想記憶サブユニットが、
・１個のシーケンシングバイナリ入力クロックと、一方が有効なメモリの選択用で他方が当該読み出しシーケンスにおける無効な書込用である２個のバイナリ入力信号と、本発明に従い存在する内容を当該読み出しモードで有効化する１個のバイナリ出力信号を含むコマンドポートを介して読み出しモードでプログラムされていて、当該内容は、
－予め書き込みモードで記録されたｖ又はｗビットのデータであって、入力アドレスポートに存在するｖビットのワードにより選択されたデータ出力ポートに存在する前記データが独立に読み出され、
－入力データポートに存在するｖ又はｗビットのデータのアドレスに対応するｖビットのデータであって、当該ｖ又はｗビットのデータが先行して少なくとも１個のメモリ位置に書き込みモードで格納されている場合、前記データはメモリ内容アドレス出力ポートに存在するため、現在の内容を有効化すべく出力バイナリ信号を有効化する。逆のケースにおいて、２^ｖ個のメモリ位置のいずれも入力データポートに送られたｖ又はｗビットのデータを含んでいない場合、メモリ内容アドレス出力ポートの無効な出力が、現在の内容を有効化すべく、出力バイナリ信号の無効化により通知される。

本発明の各種の実装において、単独又は任意の技術的に予見可能な組み合わせで使用可能な、以下の手段が用いられる。
－連想記憶ストレージユニットが読み出しモード（Ｗｒ＝０）で選択され、少なくとも２個の類似メモリサブユニットがｖビットの２本の独立バス、すなわち
－第１の連想記憶のｖビットメモリ内容アドレス出力ポートと、第２の連想記憶のｖビット入力モードアドレスポートとの間を接続する第１のバス、及び
－第２の連想記憶のｖビットメモリ内容アドレス出力ポートと、第１の連想記憶のｖビット入力モードアドレスポートの間を接続する第２のバスを介して関連付けられ、
－選択された連想記憶ストレージユニットは書き込みモードであって、少なくとも２個の類似メモリサブユニットが、ｖビットバイナリカウンタの出力に接続され且つ各連想記憶のｖビット入力モードアドレスポートに接続されたｖビット共通バスを介して関連付けられていて、
－連想記憶ストレージユニットは、現在のメモリサブユニットの全てに関する初期化フェーズを有し、前記フェーズはメモリサブユニットを初期化するユニットにより命令され、当該初期化ユニットは、全てのメモリを初期化して選択する入力バイナリ信号の有効化により起動され、有効化の結果がコマンドポートから出力される。当該初期化ユニットはｖビットバイナリカウンタをゼロに初期化し、次いで、２^ｖ＋１サイクルにわたり各シーケンシングバイナリ入力クロックサイクル毎に１単位値ずつ増分する。この時間経過中に、初期化ユニットは書き込みモードを有効化し（有効化された書き込みバイナリ入力信号）、メモリサブユニットの各データ入力ポートを強制的にゼロクリアする。当該シーケンスの終了時点で、ｖビットバイナリカウンタと同様に各メモリサブユニットの全てのメモリ位置をゼロに初期化し、
－初期化シーケンスの外部では、メモリ選択バイナリ入力信号が有効化されてｖビットバイナリカウンタ（３）がメモリ書き込み信号の各有効化の開始時点で単位値ずつ増分され、
－ｖビットバイナリカウンタの値が値２^ｖ－１に達したならばカウント制限信号が有効化され、
－読み出しモードでプログラムされた状態でメモリサブユニットは２組にグループ化され、第１の組が各々２^ｖ個のｗビットのワードを含むｎ個のメモリサブユニットを統合していて、第２の組が２^ｖ個のｖビットワードを含む連想記憶サブユニットにより表され、これら２組が２本の競合するバスにより接続されていて、
・２^ｖ個のｖビットワードを含む連想記憶サブユニットのｖビットメモリ内容アドレス出力ポートに接続された第１のバスが、ｎ個のメモリサブユニットのｖビット入力モードアドレスポートの各々に接続されている。
・ｖビットメモリ内容アドレス出力ポートの各々、及びｎ個のメモリサブユニットの全てに存在する各々の内容を有効化するバイナリ出力信号の各々の出力である第２のバスが、最も代表的な選択値を出力として配信する、入力値の最大尤度選択ユニットに導入される。最大尤度での当該値が、２^ｖ個のｖビットワードを含む連想記憶サブユニットのｖビット入力モードアドレスポートに導入される。
－読み出しモードで訂正バイナリ入力信号を有効化することにより、情報項目は、最大尤度の値のユニットの出力から上述の第１のバスに送信され、
－書き込みモードでプログラムされた、ｖビットバイナリカウンタの値は、第１の組が各々２^ｖ個のｗビットワードを含むｎ個の連想記憶を含み、第２の組が２^ｖ個のｖビットワードを含む１個の連想記憶サブユニットにより表される２組にグループ化された各連想記憶サブユニットの全てのｖビット入力モードアドレスポートに接続されたバスを介して新規アドレスに対応する値を配信すべく書き込みサイクルの開始時点で１単位値ずつ増分され、
－互いにグループ化されていて、ｖビットバイナリカウンタ、最大尤度計算ユニット、初期化ユニット、及び各種の論理制御要素を含む上述の２組のメモリサブユニットが、連想記憶ストレージ機構の基本ユニットを形成し、
－読み出しモードにおいて、連想記憶ストレージユニットは、ｗ個の入力ビットのｎ個の独立サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を含むメッセージ（ＭＥｉｎ＿ｉ）、及びｖ個の出力ビットのラベル（Ｌｏｕｔ＿ｊ）に関連付けられ、入力方向でその逆も成り立ち、ｖビットラベル（Ｌｉｎ＿ｉ）が、出力方向では、ｎ個のｗビット独立サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を含むメッセージ（ＭＥｏｕｔ＿ｊ）に関連付けられ、連想記憶（１０）の基本ユニットに送られたメッセージ（ＭＥｉｎ＿ｉ）の一部でも存在すれば、出力としてラベル（Ｌｏｕｔ＿ｉ）を配信し、帰還方向では、当該ラベルは（Ｌｉｎ＿ｉ）となって、連想記憶ストレージユニット（１０）への入力として接続されていて、以前に学習された対応メッセージ（ＭＥｏｕｔ＿ｉ）の全文を配信し、
－各ｗビット独立入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿ｘ）は、各要素毎に、自身の位置に固有の定義と共にｐ個のｗ／ｐビット要素として構造化されていて、
－各ｗ／ｐビット要素は、必要ならばターナリ内容参照可能メモリ（ＴＣＡＭ）モードで独立に配置可能であり、
－連想記憶ユニットのｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）は、動的アトラクタの入力レジスタユニットに接続されていて、同一動的アトラクタの結果レジスタユニットが連想記憶ユニットのｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）を配信し、
－ｗビット独立入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿ｘ）のｐ個のｗ／ｐビット要素は、自身の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有し、
－動的アトラクタは、入力データフローを変換するユニットから出力された、サブシーケンスを含むシーケンスデータのストリームから、位置により参照されてサブメッセージに対応する大域的、動的、又は構造的な基本意味論的表現を抽出し、
－先行事例が禁止された動的アトラクタの動的補強（動的アトラクタ（８０＿ｘ）のＣｏｕｔの動的アトラクタ（８０＿ｘ＋１）のＣｉｎへの結合）により、各動的アトラクタは、送信されたメッセージに全体が対応するサブメッセージを依存的に定義し、
－基本連想記憶ストレージユニットは逆ピラミッドモードで接続されていて、第１のレベルのｐ個の基本連想記憶ユニットがｐ個のメッセージを受信して各々サブメッセージにより第２のレベルの基本連想記憶ユニットに接続されたｐ個のラベルを生成することにより、入力サブメッセージを要約したラベルを生成し、逆に、当該基本連想記憶ユニットに入力された第２の要約ラベルが、サブメッセージに関連ラベルにより第１のレベルのｐ個の基本連想記憶ユニットの組に接続されたサブメッセージの組を生成して、ｐ個のメッセージの組を配信し、
－基本連想記憶ユニットを表すメモリサブユニットが、ｖビットバイナリカウンタの出力に接続され且つ各連想記憶サブユニットのｖビット入力モードアドレスポートに接続されたｖビット共通バスを介して読み出しモードで関連付けられていて、当該ｖビットバイナリカウンタがゼロに初期化され、次いで移転バイナリ信号によりコマンドを受けて１単位値ずつ増分される。各移転シーケンスにおいて、メッセージ（ＲＳｏｕｔ＿ｉ）及びその関連ラベル（Ｌｏｕｔ＿ｉ）の値はアクセス可能であり、
－取得された連想記憶ストレージのあるユニットから別のユニットへの知識の移転は、移転読み出しモードにおける第１の連想記憶ストレージユニットを書き込みモードにおける第２の連想記憶ストレージに関連付け、情報項目の配信に関して、第１のユニットの出力ポートを第２のユニットの入力ポートに接続し、且つ第１のユニットの読み出しサイクルを第２のユニットの書き込みサイクルに同期させることにより実現される。

本発明によれば、連想記憶ストレージ装置は、少なくとも２個の類似した内容参照可能メモリサブユニット、すなわち２^ｖ個のｗビットワードを含む第１のサブユニット、及び２^ｖ個のｖビットワードを含む第２サブユニットを含み、ｖは１～ｗの範囲にある。

連想記憶サブユニットは、
・ｖビット入力モードアドレスポートと、
・ｖ又はｗビット入力モードにおけるデータポートと、
・１個のシーケンシングバイナリ入力クロック及び一方がメモリ選択用で他方が書き込み用である２個のバイナリ入力信号を含み、これら２個の信号が書き込みシーケンスにおいて有効化されていて、当該サイクル中、データポートに存在するｖ又はｗビットのワードをアドレスポートのｖビットのワードによりアドレス指定されたメモリ位置に格納可能にするコマンドポートと、
を介して書き込みモードでプログラムされていて、同一の連想記憶サブユニットが、
・１個のシーケンシングバイナリ入力クロックと、一方が有効なメモリの選択用で他方が当該読み出しシーケンスにおける無効な書込用である２個のバイナリ入力信号と、本発明に従い存在する内容を当該読み出しモードで有効化する１個のバイナリ出力信号とを含むコマンドポートを介して読み出しモードでプログラムされていて、当該ポートは、
－予め書き込みモードで記録されたｖ又はｗビットのデータであって、入力アドレスポートに存在するｖビットのワードにより独立に選択されたデータを配信するデータ出力ポート又は、
－入力データポートに存在するｖ又はｗビットのデータのアドレスに対応するｖビットのデータであって、当該ｖ又はｗビットのデータが先行して少なくとも１個のメモリ位置に書き込みモードで格納されている場合、メモリ内容アドレス出力ポートに存在するため、現在の内容を有効化すべく出力バイナリ信号を有効化するデータを配信するメモリ内容アドレス出力ポートのいずれかを含む。逆のケースにおいて、２^ｖ個のメモリ位置のいずれも入力データポートに送られたｖ又はｗビットのデータを含んでいない場合、メモリ内容アドレス出力ポートの無効な出力が、現在の内容を有効化すべく、出力バイナリ信号の無効化により通知される。

本発明の各種の実装において、単独又は任意の技術的に予見可能な組み合わせで使用可能な、以下の手段が用いられる。
－連想記憶は不揮発性である。
－読み出しモードで選択された、連想記憶ストレージユニットは、少なくとも２個の類似メモリサブユニットがｖビットの２本の独立バス、すなわち
－第１の連想記憶のｖビットメモリ内容アドレス出力ポートと、第２の連想記憶のｖビット入力モードアドレスポートとの間を接続する第１のバス、及び
－第２の連想記憶のｖビットメモリ内容アドレス出力ポートと、第１の連想記憶のｖビット入力モードアドレスポートの間を接続する第２のバスを介して関連付けられ、
－書き込みモードで選択された、連想記憶ストレージユニットは、ｖビットバイナリカウンタの出力に接続され且つ各連想記憶のｖビット入力モードアドレスポートに接続されたｖビット共通バスを介して関連付けられた少なくとも２個の類似メモリサブユニットを含み、
－２^Ｖ個の値をカウントするユニットが不揮発性記憶ストレージを使用し、
－連想記憶ストレージユニットは、現在のメモリサブユニットの全てに関する初期化フェーズを有し、前記フェーズはメモリサブユニットを初期化するユニットにより命令され、当該初期化ユニットは、全てのメモリを初期化して選択する入力バイナリ信号の有効化により起動され、有効化の結果がコマンドポートから出力される。当該初期化ユニットはｖビットバイナリカウンタをゼロに初期化し、次いで、２^ｖ＋１サイクルにわたり各シーケンシングバイナリ入力クロックサイクル毎に１単位値ずつ増分する。この時間経過中に、初期化ユニットは書き込みモードを有効化し（有効化された書き込みバイナリ入力信号）、メモリサブユニットの各データ入力ポート（Ｉｎ）を強制的にゼロクリアする。当該シーケンスの終了時点で、ｖビットバイナリカウンタと同様に各メモリサブユニットの全てのメモリ位置をゼロに初期化し、
－初期化シーケンスの外部では、メモリ選択バイナリ入力信号が有効化されてｖビットバイナリカウンタがメモリ書き込み信号の各有効化の開始時点で単位値ずつ増分され、
－ｖビットバイナリカウンタが、カウンタのバイナリ値が値２^ｖ－１に等しい場合に有効になる出力としてカウント制限信号を含み、
－読み出しモードでプログラムされた状態でメモリサブユニットは２組にグループ化され、第１の組が各々２^ｖ個のｗビットのワードを含むｎ個のメモリサブユニットを統合していて、第２の組が２^ｖ個のｖビットワードを含む連想記憶サブユニットにより表され、これら２組が２本の競合するバスにより接続されていて、
・２^ｖ個のｖビットワードを含む連想記憶サブユニットのｖビットメモリ内容アドレス出力ポートに接続された第１のバスが、ｎ個のメモリサブユニットのｖビット入力モードアドレスポートの各々に接続されている。
・ｖビットメモリ内容アドレス出力ポートの各々、及びｎ個のメモリサブユニットの全てに存在する各々の内容を有効化するバイナリ出力信号の各々の出力である第２のバスが、最も代表的な選択値を出力として配信する、入力値の最大尤度選択ユニットに導入される。最大尤度での当該値が、２^ｖ個のｖビットワードを含む連想記憶サブユニットのｖビット入力モードアドレスポートに導入される。
－読み出しモード訂正バイナリ入力信号を有効化することにより、上述の第１のバスに送信された情報項目が最大尤度の値のユニットの出力から出力され、
－書き込みモードでプログラムされた、ｖビットバイナリカウンタの値は、第１の組が各々２^ｖ個のｗビットワードを含むｎ個の連想記憶を含み、第２の組が２^ｖ個のｖビットワードを含む１個の連想記憶サブユニットにより表される２組にグループ化された各連想記憶サブユニットの全てのｖビット入力モードアドレスポートに接続されたバスを介して新規アドレスに対応する値を配信すべく書き込みサイクルの開始時点で１単位値ずつ増分され、
－互いにグループ化されていて、ｖビットバイナリカウンタ、最大尤度計算ユニット、初期化ユニット、及び各種の論理制御要素を含む上述の２組のメモリサブユニットが、連想記憶ストレージ機構の基本ユニットを形成し、
－読み出しモードにおいて、連想記憶ストレージは、ｗ個の入力ビットのｎ個の独立サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を含むメッセージ（ＭＥｉｎ＿ｉ）と、ｖ個の出力ビットのラベル（Ｌｏｕｔ＿ｊ）を関連付け、入力方向でその逆も成り立ち、ｖビットラベル（Ｌｉｎ＿ｉ）が、出力方向では、ｎ個のｗビット独立サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を含むメッセージ（ＭＥｏｕｔ＿ｊ）に関連付けられ、連想記憶（１０）の基本ユニットに送られたメッセージ（ＭＥｉｎ＿ｉ）の一部でも存在すれば、出力としてラベル（Ｌｏｕｔ＿ｉ）を配信し、帰還方向では、当該ラベルは（Ｌｉｎ＿ｉ）となって、連想記憶ストレージユニット（１０）への入力として接続されていて、以前に学習された対応メッセージ（ＭＥｏｕｔ＿ｉ）の全文を配信し、
－各ｗビット独立入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿ｘ）は、各要素毎に、自身の位置に固有の定義と共にｐ個のｗ／ｐビット要素として構造化されていて、
－各ｗ／ｐビット要素は、必要ならばターナリ内容参照可能メモリ（ＴＣＡＭ）モードで独立に配置可能であり、
－連想記憶ユニットのｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）は、動的アトラクタの入力レジスタユニットに接続されていて、同一動的アトラクタの結果レジスタユニットが連想記憶ユニットのｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）を配信し、
－ｗビット独立入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿ｘ）のｐ個のｗ／ｐビット要素は、自身の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有し、
－動的アトラクタは、入力データフローを変換するユニットから出力された、サブシーケンスを含むシーケンスデータのストリームから、位置により参照されてサブメッセージに対応する大域的、動的、又は構造的な基本意味論的表現を抽出し、
－先行事例が禁止された動的アトラクタの動的補強（動的アトラクタのＣｏｕｔの動的アトラクタのＣｉｎへの結合）により、各動的アトラクタは、送信されたメッセージ（ＭＥ＿ｉｎ）に全体が対応するサブメッセージ（Ｒｓｉｎ＿ｘ）を依存的に定義し、
－基本連想記憶ストレージは逆ピラミッドモードで接続されていて、第１のレベルのｐ個の基本連想記憶ユニットがｐ個のメッセージを受信して各々サブメッセージにより第２のレベルの基本連想記憶ユニットに接続されたｐ個のラベルを生成することにより、入力サブメッセージを要約したラベルを生成し、逆に、当該基本連想記憶ユニットに入力された第２の要約ラベルが、サブメッセージに関連ラベルにより第１のレベルのｐ個の基本連想記憶ユニットの組に接続されたサブメッセージの組を生成して、ｐ個のメッセージの組を配信し、
－基本連想記憶ユニットを表すメモリサブユニットが、ｖビットバイナリカウンタの出力に接続され且つ各連想記憶サブユニットのｖビット入力モードアドレスポートに接続されたｖビット共通バスを介して読み出しモードで関連付けられていて、当該ｖビットバイナリカウンタがゼロに初期化され、次いで移転バイナリ信号Ｔによりコマンドを受けて１単位値ずつ増分される。各移転シーケンスにおいて、メッセージ及び関連ラベルの値はアクセス可能であり、
－取得された連想記憶ストレージのあるユニットから別のユニットへの知識の移転は、移転読み出しモードにおける第１の連想記憶ストレージユニットを書き込みモードにおける第２の連想記憶ストレージに関連付け、情報項目の配信に関して、第１のユニットの出力ポートを第２のユニットの入力ポートに接続し、且つ第１のユニットの読み出しサイクルを第２のユニットの書き込みサイクルに同期させることにより実現される。

本発明はまた、上述の方法及び装置の全ての可能な変型の以下の適用にも関する。すなわち、
－連想記憶の当該基本ユニットは電子部品に組み込まれ、
－連想記憶の当該基本ユニットは電子チップ上に積層される。

本発明は、以下の記述において以下の図面を参照しながら例を挙げて説明するが、これらに限定されない。

連想記憶サブユニット（１＿１）を記述する本発明による装置の概要を示す。 図１の複数の連想記憶サブユニット（１＿ｉ）を統合した連想記憶ユニット（１０）の書き込みモードを示す。 本発明による読み出しモードにおける２個の連想記憶サブユニットをグループ化した一例を示す。 ２個よりも多いサブユニットに拡張して、最大尤度計算ユニットを統合した図３の動作モード、及びループ状の動作モード（Ｃｏｒ）＝１を示す。 本発明による初期化モードにおける連想記憶ユニットの一例を示す。 知識移転モードにおける連想記憶ユニット（１０）の動作モードを示す。 ２個の連想記憶ユニット（１０＿１）及び（１０＿２）間の知識移転の一例を示す。 最大尤度により入力メッセージを訂正するモードを示す。 連想記憶ユニット（１０）の全体を示す。 動的アトラクタユニット（８０＿ｉ）と組み合わせた連想記憶（１０）の一使用例を示す。 言語翻訳ユニット（７０）の伝達関数ブロックを示す。 動的アトラクタユニット（８０＿ｉ）の双線形ヒストグラムの計算の編成を示す。 階層的グラフユニバーサルジェネレータ基本ユニット（６０）を構築する３個の連想記憶ユニット（１０＿１）～（１０＿３）のピラミッドモードにおけるレイアウトの一例を示す。 メモリに格納されたメッセージの処理に基づいてラベルを生成するグラフの構成を示す。 刺激への応答を命令する連想記憶ユニット（１０）の一使用例を示す。 連想記憶ユニット（１０）が汎用電子部品に組み込まれた一実施形態を示す。 連想記憶ユニット（１０）がウェーハに組み込まれた一実施形態を示す。

図１に、連想記憶ストレージユニット（１０）の基本要素を示す。ｎ個の独立ＴＣＡＭ又はＣＡＭメモリサブユニットの組のメモリサブユニット（１＿１）を（１＿１）～（１＿ｎ）と表記し、ｉはユニット（１＿ｉ）の番号である。これらのメモリサブユニットはＲＡＭ又はＣＡＭモードで動作可能であって、不揮発性である。本発明の各種実施形態によれば、これらのメモリサブユニットには様々な種類があってよく、例えばＳＴＴ－ＭＲＡＭ（スピン移動トルク磁気ランダムアクセスメモリ）、ｆｅｒｒｏＲＡＭ又はＮＲＡＭ型、若しくはメモリがＲＡＭ又はＣＡＭモードで動作可能な他の任意の種類であってよい。その挙動は、論理比較機能が各基本メモリセルに組み込まれているためＲＡＭ及びＣＡＭメモリと同等であり、ＴＣＡＭメモリを形成すべくスピン結合を２重化により「Ｘ」と呼ばれる第３の状態が可能になる。

２^ｖ個のｗビットワードの各メモリサブユニット（１＿ｉ）は、
・ｗビット入力ポート（ｉｎ）、
・ｗビット出力ポート（ｏｕｔ）、
・ｖビットメモリアドレス入力ポート（Ａｄｒ）、
・比較有効化バイナリ出力信号（Ｍ）に関連付けられたｖビット出力ポート（Ｃａｄｒ）、及び
・コマンドバイナリ入力信号（Ｅｎ）及び（Ｗｒ）、並びにシーケンシングクロックバイナリ入力信号（Ｃｋ）を含むコマンドポートを含む。

各メモリサブユニット（１＿ｉ）に対して、コマンドポート上の位置（Ｅｎ）、（Ｗｒ）、及び（Ｃｋ）に各々示す、コマンドバスから出力されてクロック信号（Ｃｋ）によりシーケンスされた信号（Ｅｎ）及び（Ｗｒ）のレベルに依存する以下の３個の可能な状態がある。
ｉ）信号（Ｅｎ）及び（Ｗｒ）が無効の場合、メモリサブユニット（１＿ｉ）は遮断されていて、消費電力はほぼゼロである。
ｉｉ）信号（Ｅｎ）が有効且つ信号（Ｗｒ）が無効な場合、入力（ｉｎ）に存在するｗビットメッセージ（ＲＳｉｎ＿ｉ）に対してＣＡＭ読み出しモードが起動され、メモリサブユニット（１＿ｉ）の全てのメモリアドレスの内容と比較されて、ポート（Ｃａｄｒ）上のメモリサブユニット（１＿ｉ）にメッセージ（ＲＳｉｎ＿ｉ）を含むｖビットアドレス（Ｌ＿ｉ）が存在すれば抽出することにより信号（Ｍ）を有効化し、逆の場合は信号（Ｍ）を無効化する。同様に、信号（Ｅｎ）が有効且つ信号（Ｗｒ）が無効な場合、入力としてアドレスポート（Ａｒｄ）に配置されたｖビットデータ（Ｃｐｔ）に対してＲＡＭ読み出しモードが起動されて、ｗビット内容（ＲＳｏｕｔ＿ｉ）が出力ポート（ｏｕｔ）に送信されるメモリ位置を有効化する。
ｉｉｉ）信号（Ｅｎ）及び（Ｗｒ）有効な場合、入力ポート（Ｉｎ）に存在するサブメッセージ（ＲＳｉｎ＿ｉ）に対してＲＡＭ書き込みモードが起動され、入力ポート（Ａｄｒ）に存在するメモリアドレス（Ｃｐｔ）でメモリに格納される。

図２に、ｎ個のサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）を含むメッセージ（ＭＥｉｎ＿ｉ）、及び２^ｖ個の値をカウントするユニット（３）により配信された（Ｃｐｔ［ｖ－１：０］）に等しい値ｉを有し、不揮発記憶ストレージを用いて、各メモリ格納動作毎に単位値ずつ増分される共通メモリアドレスにおけるラベル（Ｌｉｎ＿ｉ）をメモリに格納する、関連メモリユニット（１０）の書き込みモードを示す。

上述の連想記憶ユニット（１０）は、値ｉを配信する２^ｖ個の値カウントするユニット（３）、及び２組の類似メモリサブユニットを含み、その１個のメモリサブユニット（１＿１）を図１に示している。第１の組は（（１＿１）～（１＿ｎ）で示す）ｎ個のメモリサブユニットを含み、各々が２^ｗ個のｗビットワードを含み、且つ各々が入力ポート（Ｉｎ）において、メモリサブユニット（１＿１）に対するサブメッセージ（ＲＳｉｎ＿１）からメモリサブユニット（１＿ｎ）に対するサブメッセージ（ＲＳｉｎ＿ｎ）までを受信する。第２の組は、入力ポート（Ｉｎ）でラベル（Ｌｉｎ＿ｉ）を受信する２^ｖ個のｖビットワードのメモリサブユニット（２）を含む。

連想記憶ユニット（１０）の書き込みモードは、メモリサブユニット（１＿１）～（１＿ｎ）及び（２）のコマンドポートの各々に配置されたバイナリ信号（Ｅｎ）及び（Ｗｒ）の有効化により起動される。バイナリ信号（Ｗｒ）増分の有効化は２^ｖ個の値をカウントするユニット（３）を１単位値ずつ増分し、当該カウンティングユニット（３）の初期化コマンド（Ｒ）は外部バイナリ入力（Ｒｓｔ）＝０により連想記憶ユニット（１０）の書き込みモードの処理全体を通じてゼロに維持される。カウンタ（３）のこの新規値ｉは（Ｃｐｔ［ｖ－１：０］）に等しく、例外無しに各メモリサブユニットのアドレス入力ポート（Ｉｎ）に渡される。各メモリサブユニットに送られるシーケンシングクロック信号（Ｃｋ）は、当該連想記憶ユニット（１０）に存在する全てのメモリサブユニットの汎用記憶ストレージを有効化する。当該連想記憶ユニット（１０）の記憶ストレージ動作の回数は、当該値に制限バイナリ信号（Ｆ）を配信するカウンティングユニット（３）の最大値２^ｖ－１により制限される。

図３に、各組が１個のメモリサブユニットだけを含む最も簡単な実装における連想記憶ユニット（１０）の読み出しモードを示す。連想記憶ユニット（１０）の読み出しモードは、バイナリ信号（Ｅｎ）を有効化して信号（Ｗｒ）を取り消すことにより起動され、その両方がメモリサブユニット（１＿１）及び（２）各々のコマンドポートに配置されている。

メッセージ（ＭＥｉｎ＿ｉ）は、メモリサブユニット（１＿１）の入力ポート（Ｉｎ）に送られるサブメッセージ（ＲＳｉｎ＿１）に対応している。値（ＲＳｉｎ＿１）を含むメモリサブユニット（１＿１）の位置ｉは、ｖビット出力ポート（Ｃａｄｒ）に配信されて、メモリサブユニット（２）の入力ポート（Ａｄｒ）に送られる。位置ｉに配置されたメモリサブユニット（２）の内容（Ｌｏｕｔ＿ｉ）が出力ポート（Ｏｕｔ）に配信される。

メモリサブユニット（２）の入力ポート（Ｉｎ）に送られたラベル（Ｌｉｎ＿ｊ）は、値（Ｌｉｎ＿ｊ）を含む位置の値ｊをメモリサブユニット（１＿１）の入力ポート（Ａｄｒ）に接続されたビット出力ポート（Ｃａｄｒ）に配信する。位置ｊのメモリサブユニット（１＿１）の内容（ＲＳｏｕｔ＿ｊ）は、出力ポート（Ｏｕｔ）に配信される。当該サブメッセージ（ＲＳｏｕｔ＿ｊ）はメッセージＭＥｏｕｔ＿ｊに対応している。

連想記憶ユニット（１０）の上述の読み出しモードは、メッセージ（ＭＥｉｎ＿ｉ）のラベル（Ｌｏｕｔ＿ｉ）への関連付け、逆にラベル（Ｌｉｎ＿ｊ）のメッセージ（ＭＥｏｕｔ＿ｊ）への関連付けを示す。

図４は、図３に示す連想記憶ユニット（１０）の読み出しモードを、メッセージ（ＭＥｉｎ＿ｉ）がｎ個のサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）を含む汎用的実装例に拡張したものである。第１の組は（（１＿１）～（１＿ｎ）で示す）ｎ個のメモリサブユニットを含み、各々が２^ｗ個のｗビットワードを含み、且つ各々が入力ポート（Ｉｎ）において、メモリサブユニット（１＿１）に対するサブメッセージ（ＲＳｉｎ＿１）からメモリサブユニット（１＿ｎ）に対するサブメッセージ（ＲＳｉｎ＿ｎ）までを受信する。第２の組は、入力ポート（Ｉｎ）でラベル（Ｌｉｎ＿ｊ）を受信する２^ｖ個のｖビットワードのメモリサブユニット（２）を含む。

ラベル→メッセージ方向において、本方法は図３に示すものと同一である。メモリサブユニット（２）の入力ポート（Ｉｎ）に（Ｌｉｎ＿ｊ）が到着することで値ｊが出力ポート（Ｃａｄｒ）に配信され、当該値ｊは接続値選択ユニット（５）を介してバスＡＢに送信されて、全てのメモリサブユニット（１＿１）～（１＿ｎ）に送られ、当該サブユニットの各々が自身の出力ポート（Ｏｕｔ）を介して、全体でメッセージ（ＭＥｏｕｔ＿ｊ）を形成する各サブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）を配信する。

逆方向、すなわちメッセージ→ラベル方向において、メッセージ（ＭＥｉｎ＿ｉ）に対応するサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）は各々、各メモリサブユニット（１＿１）～（１＿ｎ）の入力ポート（Ｉｎ）に送られ、当該サブユニットの各々が、同一メモリサブユニットの出力（Ｍ）を介して配信されるバイナリ有効化信号と関連付けられて値ｉ又はｋを各自の出力ポート（Ｃａｄｒ）に配信する。送るべきサブメッセージがメモリサブユニットに存在しない場合、当該サブユニットは自身の出力（Ｍ）にバイナリ無効化信号を配信し、自身の出力ポート（Ｃａｄｒ）に存在する値は従って無視される。

最も代表的な値ｉ、ｋ等を選択すべく最大尤度計算ユニット（４）を連想記憶ストレージユニット（１０）に導入する。当該ユニット（４）は、各メモリサブユニット（１＿１）～（１＿ｎ）の出力ポート（Ｃａｄｒ）から値ｉ又はｋを各々入力ポート（Ｌ＿ｉ）～（Ｌ＿ｎ）を介して受信すると共に、各自の有効化バイナリ信号を入力（Ｖ＿１）～（Ｖ＿ｎ）の各々を介して受信する。内部シーケンシングが、ユニット（４）に導入されたクロック信号（ＣＫ）を介して保証される。最大尤度の選択は出力ポート（Ｌ＿ｉ）で行われ、自身の出力ポート（Ｏｕｔ）を介して、ラベル（Ｌｏｕｔ＿ｉ）の値を配信するメモリサブユニット（２）の入力ポート（Ａｄｒ）にｖビットバスが当該値を送信する。

バイナリ信号（Ｃｏｒ）により命令されるｖビット値選択接続ユニット（５）により、２個の動作モードを実現することが可能になる。バイナリ値（Ｃｏｒ）は無効な場合、動作の記述は上述のものに対応している。バイナリ信号（Ｃｏｒ）の有効化により、バス（ＡＢ）がメモリサブユニット（２）の出力ポート（Ｃａｄｒ）からユニット（４）の出力ポート（Ｌ＿ｉ）に切り替わるため、歪曲された又は部分的入力メッセージ（ＭＥｉｎ＿ｉ）の訂正メッセージ（ＭＥｏｕｔ＿ｉ）を出力することが可能になる。

上述の実施形態により、特にメッセージが削除されているか、又はメッセージの一部しか存在しない場合に高い検索能力を実現することができる。

図５に、連想記憶ユニット（１０）の正常な動作に不可欠な初期化シーケンスを詳細に示す。その目的は、連想記憶ユニット（１０）に存在するメモリサブユニットの全てのメモリセルに値０を書き込んで、後続の読み出しモードにおいて、ゼロ以外の２^ｖ _－２個の値をメモリに格納可能にすべくカウンタ（４）をゼロに初期化することである。

上述の連想記憶ユニット（１０）に、バイナリ信号（Ｉｎｉ）、メモリサブユニット、及び論理素子（７）、（８）、（９）、（１１＿１）～（１１＿ｎ）及び（１４）を介して外部から命令されて初期化をシーケンシングして初期化を動作可能にするユニット（６）が追加される。

初期化サイクルの全体を通じて、初期化シーケンシングユニット（６）により配信されるバイナリ信号（ｔＷｒ）は有効化保たれる。連想記憶ユニット（１０）に存在する各メモリサブユニット（１＿１）～（１＿ｎ）及び（２）の入力ポート（Ｉｎ）は各々、サブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）を各々制御するｗ個のゲート（１１＿１）～（１１＿ｎ）を含む論理ユニット、及びラベル（Ｌｉｎ＿ｉ）を制御するｖ個のゲート（９）を含む論理ユニットにより配信されるゼロに等しいデータを受信する。各論理ゲートは、１個が反転されてバイナリ信号（ｔＷｒ）を受信し、２個目がサブメッセージ又はラベルのビットのうち１個を受信する２入力ブール「ＡＮＤ」機能である。サブメッセージ又はラベルの各ビットは、バイナリ信号（ｔＷｒ）が無効な場合は送信されるか、又はバイナリ信号（ｔＷｒ）が有効な場合は強制的にゼロにされる。

初期化シーケンシングユニット（６）はクロック信号（ＣＫ）によりシーケンスされる。当該ユニット（６）は、コマンドバイナリ信号（Ｉｎｉ）及びカウンタ（３）のカウント制限を通知するバイナリ信号（Ｆ）を受信して、カウンタ（３）をゼロクリアするコマンドバイナリ信号（Ｒ）及び初期化期間を通じて有効である初期化バイナリ信号（ｔＷｒ）を抽出する。

少なくとも１クロックサイクル（Ｃｋ）期間中における初期化信号（Ｉｎｉ）の有効化により連想記憶ユニット（１０）の初期化機能が有効化される。当該初期化は、カウンタ（３）をゼロクリアするコマンドのバイナリ信号（Ｒ）の第１のクロックサイクル（Ｃｋ）中における有効化で開始される。当該出力（Ｒ）は２入力「ＯＲ」論理ゲート（８）を介して当該カウンタ（３）の入力（Ｒ）に接続されていて、第２の入力が当該カウンタ（３）をゼロクリアする外部バイナリ信号（Ｒｓｔ）を受信し、その値は当該初期化期間を通じてゼロに保たれる。当該カウンタ（３）は初期化サイクルの開始時点から出力値（Ｃｐｔ）をゼロに初期化する。第２のクロックサイクル（Ｃｋ）は初期化バイナリ信号（ｔＷｒ）を出力として有効化する。当該初期化バイナリ信号（ｔＷｒ）は、論理ユニット（７）、（１４）、（１１＿１）～（１１＿ｎ）、及び（９）に接続されている。論理ユニット（７）は、ユニット（６）の出力（ｔＷｒ）又は当該初期化期間中は値がゼロに保たれる外部入力（Ｗｒ）のいずれかにより回路出力内部のバイナリ信号（Ｗｒ）を有効化する２入力「ＯＲ」論理ゲートである。論理ユニット（１４）は、２入力マルチプレクサであり、その出力はカウンティングユニット（３）の入力に接続されていてカウンティングユニット（３）を増分できるようにし、同一ユニット（１４）の選択入力（Ｓ）が有効な信号（ｔＷｒ）を受信した場合はクロックバイナリ信号（Ｃｋ）に対応し、同一ユニット（１４）の選択入力（Ｓ）が無効な信号（ｔＷｒ）を受信した場合はユニット（７）から出力された内部バイナリ信号（Ｗｒ）に対応している。各クロックサイクル（Ｃｋ）は、メモリに値０を書き込むことにより、カウンティングユニット（３）の２^ｖ－１に等しい最終値まで各メモリアドレスを１単位値ずつ増分し、カウンティングユニット（３）はこの時点で、初期化ユニット（６）に接続された出力信号（Ｆ）を配信し、当該クロックサイクル（Ｃｋ）が後続サイクルでカウンティングユニット（３）の最後の増分を行うことでカウンティングユニット（３）がゼロに戻って自身の出力信号（ｔＷｒ）を無効化することにより初期化サイクルを終了する。

図６に、連想記憶ユニット（１０）から外部ユニットに知識を移転する知識移転モードを詳細に示す。当該ユニット（１０）の内部編成は、無効であるバイナリ信号（Ｗｒ）、及びカウンティングユニット（３）の増分入力に接続された外部移転バイナリ信号（ＩｎｃＴ）を除いて図２に示すものに対応している。全てのメモリサブユニット（１＿１）～（１＿ｎ）及び（２）は読み出しモードであって、各々自身の出力ポート（Ｏｕｔ）において、連想記憶ユニット（１０）の外部にアクセス可能なメッセージ（ＭＥｏｕｔ＿ｉ）及び（Ｌｏｕｔ＿ｉ）に対応するサブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）を有効化する。移転モードは、短時間外部バイナリ信号（Ｒｓｔ）を有効化することにより実現されるカウンティングユニット（３）のゼロ初期化により開始され、次いで外部移転信号（ＩｎｃＴ）が読み出しサイクルにより起動及び停止される。各読み出しサイクルにおいて、メッセージ（ＭＥｏｕｔ＿ｉ）とラベル（Ｌｏｕｔ＿ｉ）のペアが読み出され、ペアがゼロになれば移転終了を示す。

図７に、連想記憶ユニット（１０＿１）から、ｑ個の情報項目の知識を有する連想記憶ユニット（１０＿２）へのｐ個の情報項目を含む知識の移転を示す。第１の連想記憶ユニット（１０＿１）のサブメッセージ（Ｒｓｏｕｔ＿ａ１）～（Ｒｓｏｕｔ＿ａ４）及びラベル（Ｌｏｕｔ＿ａ）を配信する出力が、第２の連想記憶ユニット（１０＿２）のサブメッセージ（Ｒｓｉｎ＿ａ１）～（Ｒｓｉｎ＿ａ４）及びラベル（Ｌｉｎ＿ａ）を受信する入力に各々接続されている。２個のユニット（１０＿１）及び（１０＿２）に接続された有効（＝１）な信号（Ｅｎ）がこれらのユニットを有効化する。ユニット（１０＿１）のバイナリ信号（Ｒｓｔ）の短時間の有効化により内部カウンタ（３）をゼロに初期化する。移転信号（ＩｎｃＴ）は、第１のユニット（１０＿１）の入力（Ｔ）、及び第２のユニット（１０＿２）の入力（Ｗｒ）に接続されている。第１のユニット（１０＿１）の入力（Ｗｒ）、及び第２のユニット（１０＿２）の（Ｒ）、（Ｔ）は０（無効）に設定されている。シーケンシングクロック（Ｃｋ）は、２個のユニット（１０＿１）、（１０＿２）に接続されている。次に、外部の移転信号（ＩｎｃＴ）が読み出しサイクルにより起動及び停止される。各読み出しサイクルにおいて、メッセージ（ＭＥｏｕｔ＿ｉ）とラベル（Ｌｏｕｔ＿ｉ）を含むペアがユニット（１０＿１）から（１０＿２）に移転され、ペアがゼロになれば移転終了を示す。移転の終了時点で、連想記憶ユニット（１０＿２）はｐ＋ｑ個のメッセージ／ラベルのペアを含む。各ユニット（１０＿１）及び（１０＿２）は、第１のユニットにｐ回格納した後、第２のユニットにｐ＋ｑ回格納した後で、再び解放されて新規ペアをメモリに格納することができる。

図８に、送られたメッセージの編成、その最大尤度の計算及び出力に関連付けられたラベルの選択を詳細に示す。より明快にすべく、連想記憶ユニット（１０）の有効な有効化バイナリ信号（Ｅｎ）及びシーケンシングクロック（Ｃｋ）は図示していない。

入力メッセージ（ＭＥｉｎ＿ｘ）は大きさが各々（ｗ）ビットである１個以上（ｎ）のサブメッセージを含み、当該入力メッセージのサブメッセージを（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）と表記する。これらのサブメッセージが必ずしも順序付けられていない。例えば、サブメッセージ（ＲＳｉｎ＿１）は通知されたならば別の位置に配置されてよい。位置選択ユニット（５０）が出力としてサブメッセージ１～ｎを各々順次配置する。コマンド信号（Ｅｎ）が有効化された場合、シーケンシングクロックは、入力サブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）のうち１個に各々接続されたｎ個のｗビット入力を有し、出力がメモリサブユニット（１＿１）～（１＿ｎ）の全ての入力（Ｉｎ）に接続されている多重化ユニット（５２）に命令するシーケンシングユニット（５１）を制御する。

全てのサブメッセージは、（ＲＳｉ－１）に対して［ｗ－１：ａ］、（ＲＳｉ－２）に対して［ａ－１：ｂ］等、［ｑ－１：０］までのビットの位置に対応する（ＲＳｉ－１）～（ＲＳｉ－ｑ）と表記するｗ／ｑビット（整数除算）のｑ個の要素に分割されたｗビットのワードに編成される。ｗ／ｑビットの各要素は参照するエンティティに対応している。例えば位置［ｂ－１：ｃ］におけるサブメッセージ（ＲＳｉ－３）のように、当該要素の参照が不充分であるか又は欠落している場合、ＴＣＡＭモード（１７）は当該部分をｘｘｘｘ（常に有効化される）に配置されるようにできる。

各メモリサブユニット（１＿１）～（１＿ｎ）は従ってサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）の有無を検証する。存在する場合、メモリサブユニットは自身の出力ポート（Ｃａｄｒ）にメモリ内容のアドレスを配置してそのバイナリ信号（Ｍ）を有効化する。尤度計算ユニット（４）は自身の入力（Ｌ＿１）でメモリサブユニット（１＿１）の出力ポート（Ｃａｄｒ）の内容、及び自身の入力（Ｖ＿１）で同一メモリサブユニットの有効化バイナリ出力（Ｍ）を受信する。他のメモリサブユニット（１＿２）～（１＿ｎ）の接続も同様である（上述の出力及び入力と同一の添え字）。ユニット（４）で実行された最大尤度を選択ｄする処理について以下の例を介して説明する。

入力メッセージＭＥｉｎ＿ｘはサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）を含み、ユニット（５０）により順次シーケンスされる。ｎ個のシーケンスの終了時点で、ユニット（４）は各メモリサブユニット（１＿１）～（１＿ｎ）から、下表に示す関連データ（Ｖ＿１）、（Ｌ＿１）～（Ｖ＿ｎ）、（Ｌ＿ｎ）を各々受信している。

上述のｎ個のサブメッセージの処理シーケンスの間、メモリサブユニット（１＿１）は、３個の存在するメモリ内容を発見し、そのアドレス０２７、１２４及び５４２が入力（Ｌ＿１）に提示されてユニット（４）の（Ｖ＿１）により有効化された。（Ｖ＿１）の無効化は、入力（Ｌ＿１）に提示されたデータは考慮されないことを示す。同様に、メモリサブユニット（１＿２）は存在するメモリ内容を発見し、そのアドレス１２４が入力（Ｌ＿２）に提示されてユニット（４）の（Ｖ＿２）により有効化された。一方、メモリサブユニット（１＿３）は何も配信せず、メモリサブユニット（１＿４）は２個のデータ１２４及び２５７を配信し、メモリサブユニット（１＿５）は２個のデータ００３及び２５７を配信し、（１＿ｎ）まで後続のメモリサブユニットは何も配信しなかった。ユニット（４）のサブユニット（４１）は、入力データが存在する回数をカウントする。すなわち、本例においてデータ１２１は１回、データ１２４は３回、５４２は１回、２５７は２回、及び００３は１回存在した。サブユニット（４２）は最も代表的なデータ、すなわち本例で最高３回存在したデータ１２４を選択し、ユニット（４）の出力ポート（Ｌｉ）に配置されたデータを表す、自身が全てのメモリサブユニット（１＿１）～（１＿ｎ）及び（２）の入力ポート（Ａｄｒ）に接続されたｖビットバスと通信状態にあるレジスタ（４３）に送信する。メモリサブユニット（１＿１）～（１＿ｎ）は、各自の出力ポート（ｏｕｔ）に、出力メッセージ（ＭＥｏｕｔ＿ｙ）を表すサブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）を配信し、それらのサブメッセージの全ての要素が（以前に判明したパターンに対応して）訂正される。

ユニット（４）のサブユニット（４１）が量的に等しい２個の別個のデータを無作為に発見した場合、選択された中でこれが最も信頼できるデータである。ノーマンミンゴの不可能トライデントのような不可解な図形の視覚が一例である。

図９に、上述の様々なモード、具体的には受動モード（各種機能の停止）、読み出しモード（図４に関して記述）、移転モード（図６に関して記述）、書き込みモード（図２に関して記述）、及び初期化モード（図５に関して記述）を統合した連想記憶ユニット（１０）の動作を詳細に示す。下表は、コマンドバスの信号（Ｅｎ）、（Ｗｒ）及び（Ｔ）の値と選択された動作モードとの間の対応を与える。

各種動作モードのグループ化は、図１～６に関して上で述べた連想記憶ユニット（１０）に特定の変更を加えることを必要とする。

カウンティングユニット（３）により配信された値Ｃｐｔ［ｖ－１；０］は多重化ユニット（５）の２個の入力のうち１個に渡され、第２の入力は最大尤度を計算すべくユニット（４）のｖビット出力（Ｌ＿ｉ）により配信される。ユニット（５）の選択（Ｓ）はバイナリ信号（Ｗｒ）により制御され、当該ユニット（５）の出力（Ｙ）はバイナリ信号（Ｗｒ）が有効な場合（Ｃｐｔ）の値に対応し、逆のケースでは（Ｌ＿ｉ）の値に対応している。当該ユニット（５）の出力（Ｙ）はメモリサブユニット（２）の入力ポート（Ｉｎ）、及び第２のマルチプレクサ（１２）の２個の入力のうち１個に接続され、当該マルチプレクサ（１２）の第２の入力はメモリサブユニット（２）の出力ポート（Ｃａｄｒ）に接続されている。ユニット（１２）の選択（Ｓ）は、自身の入力の各々でバイナリ信号（Ｗｒ）及び（Ｃｏｒ）を受信する２入力「ＯＲ」論理ユニット（１３）の出力により制御される。マルチプレクサ（１２）の出力（Ｙ）は各メモリサブユニット（１＿１）～（１＿ｎ）の入力ポート（Ａｄｒ）に接続されている。

ブール関数Ｗｒ＝ｔＷｒ＋Ｗｒｅを実行した「ＯＲ」論理ユニット（７）は、ユニット（７）に関して同一接続を有するブール関数

を実行する「ＯＲ－ＡＮＤ」論理ユニット（７’）により代替されている。

マルチプレクサ（１４）の入力信号（Ｗｒ）は、自身の入力の各々でバイナリ信号（Ｗｒ）及び（Ｔ）を受信する２入力「ＯＲ」論理ユニット（１５）の出力との接続により代替されている。

初期化モード（Ｉｎｉ）を命令するバイナリ信号が自身の入力の各々でバイナリ信号（Ｗｒｅ）及び（Ｔ）を受信する２入力「ＡＮＤ」論理ユニット（１６）により生成される。

図１０に、関連メモリ（１０）を動的アトラクタユニット（８０＿ｉ）及び言語翻訳移転ユニット（７１）と組み合わせて用いる一例を示す。より明快にすべく、シーケンシング信号は省略されている。

言語翻訳移転ユニット（７１）
上流要素（図示せず）により生成された時空間データ（７０）は、言語翻訳移転ユニット（７１）の入力ポート（Ｅ，Ｐ（ｉ，ｊ））に配信され、当該ユニットは次いで、位置参照基本意味論的表現を自身の出力ポートＧ、Ｄ、Ｓ及びＰに、同期的に、クロック信号（Ｃｋ）により設定されるレートで配信する。各出力ポートＧ、Ｄ、Ｓ及びＰは、２ｚビットの同一サイズを有するバスＧ（７２）、バスＤ（７３）、バスＳ（７４）及びバスＰ（７５）に各々独立に接続されている。ｎ個の動的アトラクタユニット（８０＿１）～（８０＿ｎ）は各々、入力ポートＧ、Ｄ、Ｓ及びＰを介して、これら４本のバスに接続されている。

動的アトラクタユニット（８０＿１）
全ての動的アトラクタユニット（８０＿１）～（８０＿ｎ）は同一であるため、動的アトラクタユニット（８０＿１）だけについて、その動作の説明をする趣旨でより詳細に記述する。当該動的アトラクタユニット（８０＿１）は「・」で示す要素を含む。
・４個の同一の統計処理ユニット（８１＿Ｇ）（８１＿Ｄ）（８１＿Ｓ）、及び（８１＿Ｐ）を含み、各統計処理ユニット（８１＿ｘ）は「〇」で示す要素を含む。
〇双線形ヒストグラム（８２）を計算する、「■」で示す要素を含むユニット、
■統計処理ユニット（８１＿ｘ）に応じてＧ又はＤ又はＳ又はＰに対応する入力データ（ｘ）、
■結果レジスタユニット（Ｒ）、
■双線形ヒストグラム計算を有効化する入力（Ｖ）、及び
■順序に従い、又は事象の個数に従い、動作モードに応じてシーケンシングを実行して、初期化フェーズ、ヒストグラム計算フェーズ、レジスタ（Ｒ）更新フェーズ及び自動分類フェーズを順次周期的に保証するユニット（図示せず）を含む双線形ヒストグラム（８２）を計算するユニット。

初期化フェーズは、ヒストグラム計算結果を格納するメモリをゼロクリアし、各種計算レジスタを初期化するものである。

ヒストグラム計算フェーズの間、提示される各データ（ｘ）に計算を有効又は無効にする入力信号（Ｖ）が対応している。

シーケンスの終了時点、又はヒストグラムの最大値が使用モードに依存する外部でパラメータ化された閾値を超えた時点で、レジスタ（Ｒ）及び自動分類ユニット（８３）のレジスタが最新状態になる。計算された値は、計算番号ＮＢＰＴＳ、中央値Ｍｅｄ、最大値ＲＭＡＸ、その位置ＰｏｓＲＭＸ、及び分類制限Ａ、Ｂ、Ｃ及びＤを含む。
〇２個の分類ユニット、すなわち１個が自動（８３）及び１個が要求時起動（８４）であって、各々が入力ポート（ｘ）から２ｚビットのデータを受信し、それが分類制限内、すなわち最上位ｚビットの場合ＡとＢの間、最下位ビットｚの場合ＣとＤの間に存在すれば有効な分類バイナリ信号を配信する。
〇ブール分類有効化ユニット（８５）が当該２個の自動及び要求時起動ユニット（８３、８４）分類ユニットからバイナリ分類信号を受信する。これら２個のバイナリ分類信号に対して実行されたＡＮＤ論理演算の結果が統計処理ユニット（８１＿ｘ）外へ送信される。
・ブール時空間分類ユニット（８６）が、４個の統計処理ユニット（８１＿Ｇ）、（８１＿Ｄ）、（８１＿Ｓ）及び（８１＿Ｐ）からバイナリ分類信号を受信し、これらに対しＡＮＤ論理演算を実行してその結果がヒストグラム計算有効化ユニット（８７）に送信される。
・ヒストグラム計算有効化ユニット（８７）は、２入力の一方が反転されたＡＮＤ論理ユニット（８８）、及び２入力ＯＲ論理ユニット（８９）を含む。ＡＮＤ論理ユニット（８８）は、ＡＮＤ論理ユニット（８６）から直接出力されたバイナリ信号を受信し、ユニット（８０＿１）の入力バイナリ信号（Ｃｉｎ）を反転して、バイナリヒストグラム計算有効化信号を各統計処理ユニット（８１＿Ｇ）、（８１＿Ｄ）、（８１＿Ｓ）及び（８１＿Ｐ）の入力（Ｖ）に配信する。
ＯＲ論理ユニット（８９）は、ユニット（８０＿１）の入力バイナリ信号（Ｃｉｎ）及びバイナリヒストグラム計算有効化信号をＡＮＤ論理ユニット（８８）から受信して、バイナリ禁止信号をユニット（８０＿１）の出力ポート（Ｃｏｕｔ）に配信する。
・出力レジスタユニット（７６）は、レジスタ（ＲＳｉ－１）～（ＲＳｉ－ｑ）を含み、これらは値ＮＢＰＴＳが外部でパラメータ化された閾値を超える都度更新される。レジスタ（ＲＳｉ－１）～（ＲＳｉ－ｑ）の順序は中央値（Ｍｅｄ_１、Ｍｅｄ_２）及び、各統計処理ユニット（８１＿Ｇ）、（８１＿Ｄ）、（８１＿Ｓ）及び（８１＿Ｐ）毎の分類制限Ｂ－ＡとＤ－Ｃの差により定義される分類範囲（Ｐ_１、Ｐ_２）に対応している。具体的には、（ＲＳｉ－１）及び（ＲＳｉ－２）の場合、大域的モードの中央値（ＭｅｄＧ_１、ＭｅｄＧ_２）及びそれら各々の範囲（ＰＧ_１、ＰＧ_２）に対応し、動的モード及び構造モード、並びにそれらの位置の場合も同様に、エネルギー重心及び（ＰＰ_１、ＰＰ_２）に最大限対応している（ＭｅｄＰ_１、ＭｅｄＰ_２）に対応している。本例では、出力レジスタユニット（７６）はレジスタ（ＲＳｉ－１）～（ＲＳｉ－ｑ）を含む。一般に、特定の個数のレジスタ（ＲＳｉ－ｘ）は無関係であるため利用されない。例えば、テキストの視覚は、均一大域的モード（同一色且つ不動）を有し、構造面での態様が関連情報を提供する。８個の開始時点レジスタのうち３個、すなわち重心、寸法、及び構造だけが残っている。
・入力レジスタユニット（７７）は、出力レジスタユニット（７６）と同一の編成を有するレジスタ（ＲＳｏ－１）～（ＲＳｏ－ｑ）を含む。具体的には、（ＲＳｏ－１）～（ＲＳｏ－ｑ）の場合は各々、大域的モードの中央値（ＭｅｄＧ_１、ＭｅｄＧ_２）及びそれら各々の範囲（ＰＧ_１、ＰＧ_２）に対応し、これらが分類制限Ａ、Ｂ、Ｃ、Ｄに変換されることにより、制限ＡはＭｅｄＧ_１－ＰＧ_１／２に等しく、制限ＢはＭｅｄＧ_２＋ＰＧ_２／２に等しく、同様に制限Ｃ及びＤの場合も同様に同一順序となる。これらの分類制限はＡ、Ｂ、Ｃ、Ｄは、要求時起動分類ユニット（８４）に書き込まれる。同一の動作が、ユニット（８１＿Ｄ）、（８１＿Ｓ）、（８１＿Ｐ）の他の要求時起動分類ユニット（８４）に対して繰り返される。４ビットよりも多いｚビットを含む情報の場合、分類下限を１～２ビット下げることにより、及び要求を拡大すべく分類上限を１～２ビットの値だけ上げることにより分類範囲を拡張することが好適である。

連想記憶（１０）
上述の図に示す連想記憶ユニット（１０）は、一般的実装において、動的アトラクタユニット（８０＿１）～（８０＿ｎ）とのインターフェースとして、ｎ個のサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）から形成されたメッセージ（ＭＥｉｎ＿ｉ）、及びｎ個のサブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）から形成されたメッセージ（ＭＥｏｕｔ＿ｊ）を有している。

サブメッセージ（ＲＳｉｎ＿１）は、動的アトラクタユニット（８０＿１）の出力レジスタユニット（７６）から連想記憶ユニット（１０）のメモリサブユニット（２＿１）の入力ポート（Ｉｎ）に送信される。同様に、サブメッセージ（ＲＳｉｎ＿２）は動的アトラクタユニット（８０＿２）の出力レジスタユニット（７６）から連想記憶ユニット（１０）のメモリサブユニット（１＿２）の入力ポート（Ｉｎ）に送信され、送信はランクｎまで同じ順序で続く。

逆に、サブメッセージ（ＲＳｏｕｔ＿１）は、連想記憶ユニット（１０）のメモリサブユニット（１＿１）の出力ポート（Ｏｕｔ）から動的アトラクタユニット（８０＿１）の入力レジスタユニット（７７）に送信される。同様に、サブメッセージ（ＲＳｏｕｔ＿２）は、連想記憶ユニット（１０）のメモリサブユニット（１＿２）の出力ポート（Ｏｕｔ）から動的アトラクタユニット（８０＿２）の入力レジスタユニット（７７）に送信され、送信はランクｎまで同じ順序で続く。

連想記憶ユニット（１０）は、以下を含む。
・各々が２^ｗ個のｗビットワードを含むｎ個のメモリサブユニットを含み、前記サブユニットは（１＿１）～（１＿ｎ）と表記され、各々が自身の入力ポート（Ｉｎ）を介して、メモリサブユニット（１＿１）に対するメッセージ（ＲＳｉｎ＿１）～メモリサブユニット（１＿ｎ）に対するサブメッセージ（ＲＳｉｎ＿ｎ）を受信する第１のアセンブリ、
・第２のアセンブリは、入力ポート（Ｉｎ）を介してラベル（Ｌｉｎ＿ｊ）受信する２^ｖ個のｖビットワード（２）のメモリサブユニットを含み、
・最も代表的な値ｉ、ｋ等を選択すべく最大尤度を計算するユニット（４）。当該ユニット（４）は、各メモリサブユニット（１＿１）～（１＿ｎ）の出力ポート（Ｃａｄｒ）から、入力ポート（Ｌ＿ｉ）～（Ｌ＿ｎ）を介して、値ｉ又はｋを各々受信すると共に、入力（Ｖ＿１）～（Ｖ＿ｎ）を介して各自の有効化バイナリ信号を受信する。ユニット（４）に導入されたクロック信号（ＣＫ）を介して内部シーケンシングが保証される。最大尤度での選択は、出力ポート（Ｌ＿ｉ）に配置されていて、ｖビットのバスがメモリサブユニット（２）の入力ポート（Ａｄｒ）に当該値を送信していて、当該入力ポートが自身の出力ポート（Ｏｕｔ）を介して、ラベル（Ｌｏｕｔ＿ｉ）の値を配信する。

メッセージ→ラベル方向において、本方法は図３に示すものと同一である。メモリサブユニット（２）の入力ポート（Ｉｎ）に到達（Ｌｉｎ＿ｊ）したことにより、値ｊを自身の出力ポート（Ｃａｄｒ）に配信させ、当該値ｊは、接続値選択ユニット（５）を介してバスＡＢに送信され、全てのメモリサブユニット（１＿１）～（１＿ｎ）に送られる各自の出力ポート（Ｏｕｔ）を介して、一緒にメッセージ（ＭＥｏｕｔ＿ｊ）を形成する各サブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）を配信する。

逆方向、すなわちメッセージ→ラベル方向において、メッセージ（ＭＥｉｎ＿ｉ）に対応するサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）は各々、各メモリサブユニット（１＿１）～（１＿ｎ）の入力ポート（Ｉｎ）に送られ、当該入力ポートは各々値ｉ又はｋを、同一メモリサブユニットの出力（Ｍ）を介して配信されるバイナリ有効化信号に関連付けられて各自の出力ポート（Ｃａｄｒ）に配信する。送るべきサブメッセージがメモリサブユニットに存在しない場合には、当該メモリサブユニットは自身の出力ポート（Ｃａｄｒ）に存在する値を無視して、バイナリ無効化信号を自身の出力（Ｍ）に配信する。

メッセージの分解。
ｎ．ｗビットの各受信メッセージ（ＭＥｉｎ）はｎ個のｗビットサブメッセージ（ＲＳｉｎ＿ｘ）を含み、ｘは１～ｎの範囲にある。同様に、連想記憶により配信されたｎ．ｗビットの各メッセージ（ＭＥｏｕｔ）は、ｎ個のｗビットサブメッセージ（ＲＳｏｕｔ＿ｘ）を含み、ｘは１～ｎの範囲にある。

各サブメッセージは、要素のランクが位置、次元及び特徴化の概念に対応するｗ／ｑビットに対応するｚビットのｑ個の入力要素（ＲＳｉ＿ｘ）又は出力要素（ＲＳｏ＿ｘ）に分割される。
・位置は一般に１～３次元の座標系（Ｒｅｆ）により定義され、例えば座標系（Ｒｅｆ）内で２個の距離の関係を表すｘ及びｙ、又は座標系（Ｒｅｆ）内で時間と周波数の関係を表すｔ及びｆのような一対の要素の場合は２次元と等しくなる。一般に、上述の特徴化を表す、すなわちサブメッセージの要素に記述されたデータクラウドの重心の位置である。
・次元はデータクラウドの範囲、一般にサイズ、従って座標系（Ｒｅｆ）の各軸毎に１個の要素（ＲＳｉ＿ｘ）を特徴付ける。
・特徴化は一般に、以下の種類のうち一つの基本意味論的表現である。
・大域的：非限定的な例として、色は色相と彩度により定義され、子供番組は基本に従う等。
・動的：非限定的な例として、運動は速度と向きにより定義され、音声の韻律等も同様である。
・構造的：非限定的な例として、エッジは向きと曲率により定義され、音素は時間経過に伴うフォルマントの分布等により定義される。

ラベルはｖビットからなる１ワードを含み、メモリに格納可能なラベルの量はラベル「０」を除いて２^ｖ－１である。

ラベルの定義は入力メッセージにより与えられるが、不完全及び／又は誤りを含み得ることがラベルの発見を困難にしている。（ＲＳｉｎ＿ｉ）の入力メッセージ（１７）の一部に適用されたビットフィールドのマスキングに対応する特定の要素（ＲＳｉ＿ｘ）に対してターナリモードを使用することにより、上述の問題を解決することができる。

図１１－ａは、外部センサ（図示せず）により生成された時空間データ（７０）（時間データＥ及び配置データＰ（ｉ，ｊ））に基づく言語翻訳移転ユニット（７１）の動作を説明している。当該ユニット（７１）に入力された各時空間データ（７０）は、言語的に翻訳されて、Ｐに配置された３個の異なる基本意味論的表現Ｇ、Ｄ、Ｓで、信号Ｃｋを介して同期的に４個の出力ポートに配信される。各出力ポートＧ、Ｄ、Ｓ、及びＰは独立に、且つ各々バスＧ（７２）、バスＤ（７３）、バスＳ（７４）及びバスＰ（７５）に接続されている。

図１１－ｂは各種データＧ、Ｄ、Ｓ、及びＰの模式的表現である。入力データを、２Ｄモードで見当合わせされた３平面でデータＰにより決定される位置ｉ、ｊにおいて、出力大域的モードＧ、出力動的モードＤ、及び出力構造的モードＳで示している。位置Ｐは、自身の基底の次元の関数として表されている。当該次元は一般に視覚データ（ｘ、ｙ）又は聴覚データ（ｔ、ｆ）の場合は２Ｄであるが、無論３Ｄであっても、又は１Ｄに下げられてもよい。

図１２は、言語翻訳移転ユニット（７１）から出力された２ｚビットデータＧ、Ｄ、Ｓ及びＰに基づく動的アトラクタユニット（８０＿ｉ）の４個の双線形ヒストグラムの計算の結果の編成を示す。本例で処理された入力データは２Ｄ視型である。ユニット（７１）は当該データを以下のように言語学的に変換する。
・大域的表現（Ｇ）：２軸に沿って、色相（Ｔ）及び彩度（Ｓ）。２^２ｚ個の値に関するヒストグラム（Ｈ＿Ｇ）、図１２ａ参照。
・動的表現（Ｄ）：２軸、すなわち方向（Ｄｉｒ）及び運動速度（Ｖｉｔ）に沿った。２^２ｚ個の値にわたるヒストグラム（Ｈ＿Ｄ）、図１２ｂ。
・構造的表現（Ｓ）：２軸、すなわち有向エッジ（Ｂｏ）及び曲率（Ｃｂ）に沿った。２^２ｚ個の値にわたるヒストグラム（Ｈ＿Ｓ）、図１２ｃ。
・位置的表現（Ｐ）：２軸ｘ及びｙに沿った。２^２ｚ個の値にわたるヒストグラム（Ｈ＿Ｐ）、図１２ｄ。

各入力データは、ヒストグラム計算の２^ｚ×２^ｚ行列表現に与える２ｚビットからなるワードに符号化され、先頭ｚビットが１本の軸を表し、後続ｚビットが行列の第２の軸を表す。

基本意味論的表現を表す知覚的方法を説明すべく、物体（Ｏｂ）の１個のエッジ区間の位置（Ｐ）の表現を図１２ｄに示しており、行列（Ｈ＿Ｐ）の双線形ヒストグラム計算の分類された結果に対応して値にグレーで陰を付けた（分類ユニット（８３）による分類）。当該ヒストグラム計算の結果は出力レジスタユニット（７６）に送信され、その値は２ｚビット（ｘ、ｙ）で表す位置重心及び２ｚビットで表す次元範囲（ａ、ｂ）である。

物体（Ｏｂ）の知覚された向き（図１２ｃ）及び局所曲率は双線形ヒストグラム計算（Ｈ＿Ｓ）により配信され、計算の結果は、値として、その重心、従って２ｚビット（ｂｏ、ｃｂ）からなる意味論的向き及び曲率表現並びに２ビット（ａ、ｂ）からなる許容度と共に出力レジスタユニット（７６）に送信される。

図１２ａに、双線形ヒストグラム計算（Ｈ＿Ｇ）の結果を介して、物体（Ｏｂ）の当該部分の支配色を示しており、２ｚビット（ａ、ｂ）からなる許容値と共に２ｚビット（ｔ、ｓ）からなる色相及び彩度値で表され、出力レジスタユニット（７６）に送信される。

同様に、図１２ｂは、双線形ヒストグラム計算（Ｈ＿Ｄ）の結果を介して、物体（Ｏｂ）の部分の局所的運動を示しており、当該運動は２ｚビット（ａ、ｂ）の許容値と共に、運動方向値及び２ｚビット（ｔ、ｓ）にわたる速度より表され、出力レジスタユニット（７６）に送信される。

逆に、入力レジスタユニット（７７）は、同一順序で、各統計処理ユニット（８１＿Ｇ、８１＿Ｄ、８１＿Ｓ及び８１＿Ｐ）の要求時起動分類ユニット（８４）の分類制限を最新状態にする。

上述の知覚的方法は、学習済みラベルにより表現及び解釈される知覚されたデータ間の自動制御を保証する。

上述の例示的アプリケーションにおいて、連想記憶（１０）の入力サブメッセージ（ＲＳｉｎ＿ｘ）は、サブメッセージ（ＲＳｉ－１）及び（ＲＳｉ－２）に対する結果（ｔ、ｓ、ａ、ｂ）、サブメッセージ（ＲＳｉ－３）及び（ＲＳｉ－４）に対する結果（ｄｉｒ、ｖｉｔ、ａ、ｂ）、サブメッセージ（ＲＳｉ－５）及び（ＲＳｉ－６）に対する結果（ｂｏ、ｃｂ、ａ、ｂ）、並びにサブメッセージ（ＲＳｉ－７）及び（ＲＳｉ－８）に対する結果（ｘ、ｙ、ａ、ｂ）を含む。連想記憶（１０）の出力サブメッセージ（ＲＳｏｕｔ＿ｘ）に対しても同様である。

上述のサブメッセージ（ＲＳｉｎ＿ｘ）は、配置された大域的、動的、又は構造的基本意味論的表現である。ｎ個のサブメッセージ（ＲＳｉｎ＿ｘ）（ｘは１～ｎ）は、連想記憶（１０）からの出力としてラベル（Ｌｏｕｔ＿ｉ）を表すメッセージＭＥｉｎ＿ｉを定義する。

図１３に、メッセージのラベルへの、及び逆向きの関連付けを行う集合（６０）にグループ化された３個の連想記憶ユニット（１０＿１）～（１０＿３）の使用を示しており、各メッセージは４個のサブメッセージに編成されていて、前記連想記憶ユニットの各々は、１個の出力ラベル（Ｌｏｕｔ＿ｃ）及び１個の入力ラベル（Ｌｉｎ＿ｃ）を有する２個の入力メッセージ（ＭＥｉｎ＿ａ）及び（ＭＥｉｎ＿ｂ）を２個の出力メッセージ（ＭＥｏｕｔ＿ａ）及び（ＭＥｏｕｔ＿ｂ）に並列に関連付ける２個の階層的なレベルに構成されている。ユニット（１０＿１）に入力されたメッセージ（ＭＥｉｎ＿ａ）は４個のサブメッセージ（ＲＳｉｎ＿ａ１）～（ＲＳｉｎ＿ａ４）を含み、同様にユニット（１０＿１）から出力されたメッセージ（ＭＥｏｕｔ＿ａ）は４個のサブメッセージ（ＲＳｏｕｔ＿ａ１）～（ＲＳｏｕｔ＿ａ４）を含む。ユニット（１０＿２）は、添え字ａが添え字ｂに替えられた状態でユニット（１０＿１）と同一の構成を有している。ラベル（Ｌｏｕｔ＿ａ）及び（Ｌｏｕｔ＿ｂ）はユニット（１０＿３）に入力されたメッセージを形成し、同様に入力ラベル（Ｌｉｎ＿ａ）及び（Ｌｉｎ＿ｂ）はユニット（１０＿３）から出力されたメッセージを形成している。当該ユニット（１０＿３）は、自身の入力ラベル（Ｌｉｎ－ｃ）をサブメッセージ（Ｌｉｎ＿ａ）及び（Ｌｉｎ＿ｂ）を含む出力メッセージに関連付け、自身の出力ラベル（Ｌｏｕｔ－ｃ）をサブメッセージ（Ｌｏｕｔ＿ａ）及び（Ｌｏｕｔ＿ｂ）を含む入力メッセージに関連付ける。

ユニット（１０＿３）の入力に存在しないサブメッセージは値０で表される。

３個の連想記憶ユニット（１０＿１）～（１０＿３）の上述の構成により、メッセージ（ＭＥｉｎ＿ａ）及び（ＭＥｉｎ＿ｂ）をラベル（Ｌｏｕｔ＿ｃ）に関連付け、且つ逆にメッセージ（ＭＥｏｕｔ＿ａ）及び（ＭＥｏｕｔ＿ｂ）をラベル（Ｌｉｎ＿ｃ）に関連付けることができる。

上述の構成は、非限定的であって、複数の階層レベルにグループ化された３個よりも多い連想記憶ユニット（１０＿１）～（１０＿ｘ）に数的に拡張可能であり、当該個数のサブメッセージ内のメッセージのサイズは相応に変化する。これらの木構造により、少数の連想記憶ユニット（１０＿１）～（１０＿ｘ）による複雑且つ変化する訓練ルーティンを行うことができる。

例えば、数字１を表すメッセージ（Ａ）及び数字０を表すメッセージ（Ｂ）は各々連想記憶ユニット（１０＿１）及び連想記憶ユニット（１０＿２）に関連付けられていて、当該ユニットは各々ラベル「１」及び「０」を配信し、これらはラベル「１０」を配信する連想記憶ユニット（１０＿３）向けに新規メッセージを形成する。逆方向において、ラベル「１０」は、各々連想記憶ユニット（１０＿１）及び（１０＿２）に導入され、且つ各々数字「１」及び「０」の基本表現を生成するラベル「１」及び「０」の２個のサブメッセージを含むメッセージを生成し、誤ったメッセージ部分が訂正される。

同様に、上述の編成により、メッセージ１は１個の連想記憶ユニット（１０＿１）に（音声）を関連付け、メッセージ２は１個の連想記憶ユニット（１０＿２）に（白い鳥）を関連付け、第３の連想記憶ユニット（１０＿３）はラベル「カモメ」に関連付けられている。逆に、カモメに固有の音声が聞こえた場合、連想記憶ユニット（１０＿１）に導入されたメッセージ１により記述された基本意味論的表現として知覚され、これにより音声ラベルが連想記憶ユニット（１０＿３）に配信され、そこから最大尤度ユニット（３）がラベル「カモメ」を導出する。帰還方向では、同一連想記憶ユニット（１０＿３）がメッセージ（音声）及び（白い鳥）を生成する。白い鳥のサブメッセージは、ラベルにより連想記憶ユニット（１０＿２）に導入され、そこから当該ユニットが当該白い鳥を特定すべく当該白い鳥の記述に対応する基本意味論的表現のメッセージを導出する。

図１４に、メッセージのラベルへの、及び逆向きの関連付けを行う複数の組の使用のユニバーサル階層グラフ生成器（６０）への拡張及び一般化を示す。より明快にすべく、上述の集合（６０）の全ての連想記憶（１０）の管理に用いるコマンドバイナリ信号（Ｅｎ）、（Ｗｒ）、（Ｔ）、（Ｃｏｒ）、及びシーケンシングクロック（Ｃｋ）は図示していない。

第１のメッセージ関連付け集合（６０＿１）は２個のメッセージ（Ａ）及び（Ｂ）を１個のラベル（Ｌ＿ＡＢ）に関連付け、且つ逆向きに関連付ける。第２のメッセージ関連付け集合（６０＿２）は２個のメッセージ（Ｃ）及び（Ｄ）を１個のラベル（Ｌ＿ＣＤ）に関連付け、且つ逆向きに関連付ける。第３のメッセージ関連付け集合（６０＿３）は、メッセージ（Ｌ＿ＡＢ）及び（Ｌ＿ＣＤ）により予め定義された２個のラベルを１個のラベル（Ｌ＿ＡＢＣＤ）関連付け、且つ逆向きに関連付ける。第４のメッセージ関連付け集合（６０＿４）は、メッセージ（Ｌ＿ＡＢＣＤ）及びメッセージ（Ｅ）により予め定義されたラベルをラベル（Ｌ＿ＡＢＣＤＥ）に関連付け、且つ逆向きに関連付ける。

図１５に、ロボット型モードの使用を示す。レシーバ（９２）が刺激（９１）を知覚し、次いで自身の出力ポート（Ｍｅｓ）を介して、求心性メッセージ（９３）を連想記憶ユニット（１０＿１）の入力（ＭＥｉｎ）に送信し、連想記憶ユニット（１０＿１）は知覚されたラベル（９４）を自身の出力（Ｌｏｕｔ）を介して出力する。そこから分析処理（図示せず）が、アプリケーションに応じて、連想記憶（１０＿１）の入力ポート（Ｌｉｎ）に配信されたコマンドラベル（９５）を導出する。連想記憶（１０＿１）は次いで、自身の出力ポート（ＭＥｏｕｔ）に遠心性信号（９６）を配信し、当該信号は有効ユニット（９７）の入力ポート（Ｃｄｅ）に渡され、当該入力ポートが応答（９８）を返す。

図１６に、連想記憶（１０）を組み込んだ電子部品（２０）を示す。回路パッドの個数を減らすべく、以下を関連付けている。
・信号（Ｅｎ）及び（Ｗｒ）を介して制御される電子部品の連想記憶の入力／出力（Ｌｉｎ／Ｌｏｕｔ）と双方向性ポート（Ｌｉｎ／Ｌｏｕｔ）との間の通信用インターフェースユニット（２１）。
・信号（Ｓｅｌ［２：０］）を介して選択され連想記憶の入力／出力（ＲＳｉｎ＿ｉ／ＲＳｏｕｔ＿ｉ）と電子部品の双方向性ポート（ＲＳｉｎ／ＲＳｏｕｔ）との間の通信用のインターフェース（２２）。
・コマンド信号：（Ｅｎ）、（Ｗｒ）、（Ｔ）、（Ｒ）、（Ｆ）、（Ｃｏｒ）、（Ｃｋ）、及び（Ｓｅｌ［２：０］）。

バスサイズとしてｖ＝１６、ｗ＝２４を用いると、パッケージは５６個のパッドを有し、これは極めてコンパクトである。ｎを８とすると、メモリ容量は２^１６個の２４ビットワードが８ユニット、１メモリユニットは２^１６個の１６ビットワード、すなわち合計１３，６３１，４８８個のメモリセルとなる。現時点で１個の基本のセルは、１μｍ^２よりも小さく、例えば強誘電性セルの場合解像度２８ｎｍで１０Ｆ^２であり、１５ｍｍ^２未満の回路を６５，５３５個のラベルの連想記憶に用いることができるため、極めて経済的である。

図１７に、別の方式、今回は別のエッチング処理により既に処理されたウェーハ（３０）の基板内への直接的な電子的統合を示す。このＢＥＯＬ処理（ＢＥＯＬは「配線工程」を表す）により、知覚及び連想記憶部分の両方を統合した単一の要素の製造が可能である。これがシステムオンチップ（ＳｏＣ）である。当該ＳｏＣは、視覚、聴覚、触覚等、複数の知覚モダリティを並列に処理できるようにして、生成される知覚知識を増大させるべくＳｏＣの行列アレイに複製することができる。当該ＳｏＣは有利な特徴として、知能を与えられた視覚センサを得るために画像センサの下側に積層することができる。これに送信ユニットが追加された場合、完全に動作する製品を実現するには電源を設けるだけでよい。

１＿ｉ ２^ｖ個のｗビットワードの連想記憶サブユニット（ｉ）
２ ２^ｖ個のｖビットワードの連想記憶サブユニット
３ ゼロクリア用入力（Ｒ）及びカウント制限出力（Ｆ）を有する、（Ｃｐｔ）の２^ｖ個の値をカウントするユニット
４ 最大尤度選択ユニット
５ ｖビット２対１多重化ユニット
６ メモリサブユニットを初期化するユニット
７ ２入力ブールＯＲブールユニット
７’ ２入力ブールＡＮＤ－ＯＲブールユニット
８ ２入力ブールＯＲブールユニット
９ 一方が反転ｖビット入力である２入力ブールＡＮＤブールユニット
１０ 連想記憶ユニット
１１＿ｉ 一方が反転されたｗビット入力である２入力ブールＡＮＤブールユニット（ｉ）
１２ ｖビット２対１多重化ユニット
１３ ２入力ブールＯＲブールユニット
１４ １ビット２対１多重化ユニット
１５ ２入力ブールＯＲブールユニット
１６ ２入力ブールＡＮＤブールユニット
１７ 入力メッセージＲＳｉｎ＿ｉの一部分に適用されたビットフィールドのマスク
２０ 連想記憶（１０）を組み込んだ電子部品
２１ 連想記憶（１０）の入力／出力Ｌｉｎ／Ｌｏｕｔと電子部品（２０）との間の通信用インターフェース
２２ 連想記憶（１０）の入力／出力ＲＳｉｎ＿ｉ／ＲＳｏｕｔ＿ｉと電子部品（２０）のＲＳｉｎ／ＲＳｏｕｔとの間の通信用インターフェース
３０ シリコンウェーハ
４１ 最も代表的なデータを検索すると共にデータのシーケンシング及び定量化を行うユニット
４２ 最も代表的なデータを定量化するレジスタ
４３ 最大尤度選択ユニットの出力値
５０ 位置選択ユニット
５１ シーケンシングユニット
５２ ｎ個のｗビット入力を有する多重化ユニット
６０ ユニバーサル階層グラフ生成器
７０ 時空間入力データ
７１ 言語翻訳移転ユニット
７２ Ｇバス
７３ Ｄバス
７４ Ｓバス
７５ Ｐバス
７６ 出力レジスタユニット
７７ 入力レジスタユニット
７８ バイナリヒストグラム計算有効化信号
８０ 動的アトラクタユニット
８１＿Ｇ、８１＿Ｄ、８１＿Ｓ、及び８１＿Ｐ 統計処理ユニット
８２ 双線形ヒストグラム計算ユニット
８３ 自動分類ユニット
８４ 要求時起動分類ユニット
８５ 分類有効化ブールユニット
８６ 時空間分類ブールユニット
８７ ヒストグラム計算有効化ユニット
９１ 刺激
９２ レシーバ
９３ 求心性チャネル
９４ 知覚ラベル
９５ コマンドラベル
９６ 遠心性のチャネル
９７ イフェクタ
９８ 応答
ＡＢ 共通ｖビットバス
Ａｄｒ メモリサブユニット（１＿１）～（１＿ｎ）及び（２）の入力ポートメモリアドレス
Ｃａｄｒ サブユニット（１＿１）～（１＿ｎ）及び（２）の入力ポート（Ｉｎ）により選択されたメモリ内容のアドレス出力ポート
Ｃｉｎ 動的禁止入力コマンド
Ｃｏｕｔ 動的禁止出力コマンド
Ｃｋ シーケンシングクロック
Ｃｏｒ 入力メッセージ（ＲＳｉｎ＿ｉ）を訂正するコマンド信号入力
Ｃｐｔ カウンティングユニット（３）の出力ポート
Ｃｐｔ［ｖ１：０］ カウンティングユニット（３）のバイナリ出力値
Ｄ 動的基本意味論的表現
Ｅｎ 連想記憶サブユニット（１＿ｉ）及び（２）の有効化入力機能
Ｆ カウント制限出力信号
Ｇ 大域的基本意味論的表現
Ｉｎ メモリサブユニット（１＿１）～（１＿ｎ）及び（２）の入力ポート
Ｌ＿ｉ メモリ（１）と（２）の間の接続値
Ｌ＿ＡＢ 入出力ラベル
Ｌ＿ＣＤ 入出力ラベル
Ｌｏｕｔ＿ｉ 出力としてのラベル
Ｌｉｎ＿ｊ 入力としてのラベル
Ｍ 関連出力ポート（Ｃａｄｒ）のバイナリ値を有効化している出力信号
ＭＡ、ＭＢ、ＭＣ、ＭＤ、ＭＥ 入力及び出力メッセージ
ＭＥｉｎ＿ｉ ｎ個のサブメッセージ（ＲＳｉｎ＿１）～（ＲＳｉｎ＿ｎ）をグループ化する入力メッセージ
ＭＥｏｕｔ＿ｊ ｎ個のサブメッセージ（ＲＳｏｕｔ＿１）～（ＲＳｏｕｔ＿ｎ）をグループ化する出力メッセージ
ｎ 入力又は出力サブメッセージ（ＲＳｉｎ＿ｉ）又は（ＲＳｏｕｔ＿ｉ）の個数
Ｏｂ 物体のエッジ部分
Ｏｕｔ メモリサブユニット（１＿１）～（１＿ｎ）及び（２）の出力ポート
Ｐ 基本意味論的表現Ｇ、Ｄ及びＳの位置
ｑ サブメッセージを形成する要素の個数
Ｒ カウンティングユニット（３）をゼロクリアする入力信号
Ｓ 構造的基本意味論的表現
Ｗｒ メモリサブユニット（１）及び（２）への書き込みを制御する信号
Ｗｒｅ 書き込む連想記憶ユニット（１０）を選択する入力信号
ＲＳｉ＿ｘ ｚビットの入力サブメッセージＲＳｉｎ＿ｉの要素
ＲＳｏ－ｘ ｚビットの出力サブメッセージＲＳｏｕｔ＿ｉの要素
ＲＳｉｎ＿ｉ メモリ入力内のサブメッセージ（ｉ）
ＲＳｏｕｔ＿ｉ メモリ出力内のサブメッセージ（ｉ）
Ｖ＿ｉ （Ｌ＿ｉ）の値を有効化する入力
Ｗｒ メモリ書き込み制御信号（１）及び（２）
／１ １ビットバイナリ信号
／ｖ ｖビットバイナリ信号バス
／ｗ ｗビットバイナリ信号バス、ｗ＝ｚ．ｑ
／ｚ ｚビットバイナリ信号バス

Claims (46)

1. －各々が２^ｖ個のｗビットワードを含む少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）であって、ｎ個のメモリサブユニットの第１の組を形成する少なくとも１個の第１のメモリサブユニット（ｎ≧１）と、
   －第２の組を形成する２^ｖ個のｖビットワードを含む第２のメモリサブユニット（２）を含む連想記憶ストレージユニット（１０）であって、
   各メモリサブユニットが、
   －各位置がｖビットにわたるメモリアドレスにより識別される、前記ワードを格納するための２^ｖ個のメモリ位置と、
   －１個のｖビットメモリアドレス入力ポート（Ａｄｒ）と、
   －１個のｖ又はｗビットデータ入力ポート（Ｉｎ）と、
   －１個のｖ又はｗビットデータ出力ポート（Ｏｕｔ）と、
   －１個のｖビットメモリアドレス出力ポート（Ｃａｄｒ）と、
   －内容を有効化するバイナリ出力（Ｍ）を含み、
   各メモリサブユニットが、
   －書き込みモードにおいて、前記データ入力ポート（Ｉｎ）を介して受信した前記ワードを、前記メモリアドレス入力ポート（Ａｄｒ）を介して受信したアドレスに格納し、
   －読み出しモードにおいて、
   －前記２^ｖ個のメモリ位置のうち１個が前記データ入力ポート（Ｉｎ）を介して受信したワードを含む場合、現在の内容を有効化するバイナリ出力信号（Ｍ）を有効化し、且つ前記２^ｖ個のメモリ位置のうち１個のアドレスを前記メモリアドレス出力ポート（Ｃａｄｒ）に配信し、
   －上記以外の場合、内容を有効化する前記バイナリ出力信号（Ｍ）を有効化しないように構成されており、
   －読み出し及び書き込みモードにおいて有効である第１のバス（ＡＢ）と、
   －前記第１のバスから独立していて読み出しモードにおいて有効である第２のバスを含み、
   最大尤度選択ユニット（４）を含み、読み出しモードにおいて、
   －前記第１のバス（ＡＢ）が、前記第２のメモリサブユニット（２）の前記メモリアドレス出力ポート（Ｃａｄｒ）に接続され、且つ前記第１の組の各々の前記第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されていて、
   －第２のバスが、前記メモリアドレス出力ポート（Ｃａｄｒ）の各々の出力及び前記第１の組の各々の前記第１のメモリサブユニット（１＿１～１＿ｎ）の内容を有効化するバイナリ出力信号（Ｍ）を、前記最大尤度選択ユニット（４）の入力に接続し、
   －前記最大尤度選択ユニット（４）が、入力値のうち最も代表的な値（Ｌ＿ｉ）を出力として配信すべく構成されていて、前記値が前記第２のメモリサブユニット（２）の前記アドレス入力ポート（Ａｄｒ）内に導入される、連想記憶ストレージユニット。
2. 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、且つ
   －前記メモリ選択バイナリ入力信号（Ｅｎ）及び書き込みバイナリ入力信号（Ｗｒ）が起動された場合に書き込みモードを起動し、
   －前記メモリ選択バイナリ入力信号（Ｅｎ）が起動され、且つ前記書き込みバイナリ入力信号（Ｗｒ）が無効である場合に読み出しモードを起動すべく構成されている、請求項１に記載の連想記憶ストレージユニット。
3. 前記連想記憶ストレージユニットが不揮発メモリである、請求項１～２のいずれか１項に記載の連想記憶ストレージユニット。
4. 読み出しモードにおいて、
   －前記第２のバスが、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記第２のメモリサブユニット（２）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されていて、
   －前記第１のバス（ＡＢ）が、前記第２のメモリサブユニット（２）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されている、請求項１～３のいずれか１項に記載の連想記憶ストレージユニット。
5. 書き込みモードにおいて、前記第１のバス（ＡＢ）が２^ｖ個の値のカウントを生成するｖビットバイナリカウンタ（３）の出力に接続され、且つ各メモリサブユニット（１＿１～１＿ｎ及び２）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されている、請求項１～３のいずれか１項に記載の連想記憶ストレージユニット。
6. 前記バイナリカウンタ（３）が不揮発記憶ストレージである、請求項５に記載の連想記憶ストレージユニット。
7. 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、
   －前記メモリサブユニットを初期化するユニット（６）と、
   －初期化入力バイナリ信号（Ｉｎｉ）及びメモリ選択バイナリ入力信号（Ｅｎ）を入力として受信するコマンドポートとを含み、
   前記初期化入力バイナリ信号（Ｉｎｉ）の起動が初期化ユニット（６）に送信され、前記メモリ選択バイナリ入力信号（Ｅｎ）の起動と連動的に、各メモリサブユニットの全てのメモリ位置をゼロに初期化するために前記初期化ユニット（６）が
   －前記バイナリカウンタ（３）をゼロに初期化し、
   －書き込みモードを有効化すべく前記書き込みバイナリ入力信号（Ｗｒ）を起動し、
   －各メモリサブユニットの前記データ入力ポート（Ｉｎ）をゼロクリアし、
   －２^ｖ＋１サイクルにわたり、前記シーケンシングバイナリ入力クロック（Ｃｋ）の各サイクル毎に１単位値ずつバイナリカウンタ（３）を増分すべく構成されている初期化フェーズを生成する、請求項２に従属する、請求項５～６のいずれか１項に記載の連想記憶ストレージユニット。
8. 初期化フェーズの外部で、前記メモリ選択バイナリ入力信号（Ｅｎ）が有効化されたならば、前記バイナリカウンタ（３）が、前記書き込みバイナリ入力信号（Ｗｒ）の各有効化毎に増分される、請求項７に記載の連想記憶ストレージユニット。
9. 前記バイナリカウンタ（３）が、前記カウンタのバイナリ値が２^ｖ－１に等しい場合、カウント制限信号（Ｆ）を起動すべく構成されている、請求項５～８のいずれか１項に記載の連想記憶ストレージユニット。
10. 前記バイナリカウンタ（３）がゼロに初期化され、次いで移転サイクルを定義する移転バイナリ信号（Ｔ）による命令を受けて１単位値ずつ増分され、当該過程において連想記憶ストレージユニットが、カウンタ（ｉ）の値に関連付けられたラベル（Ｌｏｕｔ＿ｉ）及びメッセージ（ＭＥｏｕｔ＿ｉ）を出力として配信する、請求項５～９のいずれか１項に記載の連想記憶ストレージユニット。
11. 読み出しモード訂正バイナリ入力信号（Ｃｏｒ）が有効化された場合、前記第１のバス（ＡＢ）に送信された情報項目が、最大尤度値選択ユニット（４）の前記出力（Ｌ＿ｉ）であることを特徴とする、請求項１～１０のいずれか１項に記載の連想記憶ストレージユニット。
12. 書き込みモードにおいて、前記第１のバス（ＡＢ）が２^ｖ個の値のカウントを生成するｖビットバイナリカウンタ（３）の出力に接続され、且つ各メモリサブユニット（１＿１～１＿ｎ及び２）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されており、
    書き込みモードにおいて、前記第１のバス（ＡＢ）を介して新規アドレスに対応する値を配信すべく書き込み操作の開始時点で前記バイナリカウンタ（３）の値が１単位値ずつ増分される、請求項５～１１のいずれか１項に記載の連想記憶ストレージユニット。
13. 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、
    書き込みモードにおいて、前記第１のバス（ＡＢ）が２^ｖ個の値のカウントを生成するｖビットバイナリカウンタ（３）の出力に接続され、且つ各メモリサブユニット（１＿１～１＿ｎ及び２）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されており、
    －前記メモリサブユニットを初期化するユニット（６）と、
    －初期化入力バイナリ信号（Ｉｎｉ）及びメモリ選択バイナリ入力信号（Ｅｎ）を入力として受信するコマンドポートとを含み、
    前記初期化入力バイナリ信号（Ｉｎｉ）の起動が初期化ユニット（６）に送信され、前記メモリ選択バイナリ入力信号（Ｅｎ）の起動と連動的に、各メモリサブユニットの全てのメモリ位置をゼロに初期化するために前記初期化ユニット（６）が
    －前記バイナリカウンタ（３）をゼロに初期化し、
    －書き込みモードを有効化すべく前記書き込みバイナリ入力信号（Ｗｒ）を起動し、
    －各メモリサブユニットの前記データ入力ポート（Ｉｎ）をゼロクリアし、
    －２^ｖ＋１サイクルにわたり、前記シーケンシングバイナリ入力クロック（Ｃｋ）の各サイクル毎に１単位値ずつバイナリカウンタ（３）を増分すべく構成されている初期化フェーズを生成し、
    前記第１の組のメモリサブユニット（１＿１～１＿ｎ）、前記第２の組のメモリサブユニット（２）、前記バイナリカウンタ（３）、前記最大尤度選択ユニット（４）、前記初期化ユニット（６）、及び論理制御要素の組をグループ化した状態で含み、前記第１の組のメモリサブユニット（１＿１～１＿ｎ）および前記第２の組のメモリサブユニット（２）が前記連想記憶ストレージユニット（１０）の基本ユニットを形成している、請求項５～１２のいずれか１項に記載の連想記憶ストレージユニット。
14. 読み出しモードにおいて、ｗ個の入力ビットを有するｎ個の独立入力サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を含む入力メッセージ（ＭＥｉｎ＿ｉ）を、ｖ個の出力ビットの出力ラベル（Ｌｏｕｔ＿ｉ）に関連付け、ｖビット入力ラベル（Ｌｉｎ＿ｊ）を、ｎ個のｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を含む出力メッセージ（ＭＥｏｕｔ＿ｊ）に関連付け、
    －前記第１の組の第１のメモリサブユニットの各々の前記データ入力ポート（Ｉｎ）が、ｗビット入力サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を各々受信し、
    －前記第１の組の第１のメモリサブユニットの前記出力ポート（Ｏｕｔ）が、出力サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を各々発信し、
    －前記第２のメモリサブユニットのデータ入力ポートが、前記入力ラベル（Ｌｉｎ＿ｊ）を受信し、
    －前記第２のメモリサブユニットの出力データポートが、前記出力ラベル（Ｌｏｕｔ＿ｉ）を発信する、請求項１３に記載の連想記憶ストレージユニット。
15. 各ｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）が、各要素の位置に固有の定義を用いて、各々ｐ個のｗ／ｐビット要素に構造化されていることを特徴とする、請求項１４に記載の連想記憶ストレージユニット。
16. 各ｗ／ｐビット要素がターナリ内容アドレス指定可能メモリ（ＴＣＡＭ）モードにおいて独立に配置されてよいことを特徴とする、請求項１５に記載の連想記憶ストレージユニット。
17. １個のｗ／ｐビット要素が、充分に参照されていないか又は存在しない場合、ターナリ内容アドレス指定可能メモリ（ＴＣＡＭ）モードにおいて配置される、請求項１６に記載の連想記憶ストレージユニット。
18. 請求項１４～１７のいずれか１項に記載の連想記憶ストレージユニット（１０）を含む連想記憶ストレージ装置。
19. 入力レジスタユニット（７７）及び結果レジスタユニット（７６）を有する少なくとも１個の動的アトラクタ（８０＿ｘ）を含み、
    前記連想記憶ストレージユニット（１０）のｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）が前記動的アトラクタの前記入力レジスタユニット（７７）に配信され、前記連想記憶ユニット（１０）のｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）が前記動的アトラクタの前記結果レジスタユニット（７６）により配信される、請求項１８に記載の連想記憶ストレージ装置。
20. 前記ｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）のｐ個のｗ／ｐビット要素が、各々の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有することを特徴とする、請求項１８～１９のいずれか１項に記載の連想記憶ストレージ装置。
21. 入力レジスタユニット（７７）及び結果レジスタユニット（７６）を有する少なくとも１個の動的アトラクタ（８０＿ｘ）を含み、
    前記連想記憶ストレージユニット（１０）のｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）が前記動的アトラクタの前記入力レジスタユニット（７７）に配信され、前記連想記憶ユニット（１０）のｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）が前記動的アトラクタの前記結果レジスタユニット（７６）により配信され、
    前記動的アトラクタ（８０＿ｘ）が、入力データストリーム（７０）を変換するユニット（７１）からのサブシーケンスを含むシーケンスデータ出力のストリームから、位置（７５）により参照され、且つサブメッセージに対応する大域的（７２）、動的（７３）又は構造的（７４）な基本意味論的表現を抽出すべく構成されていることを特徴とする、請求項２０に記載の連想記憶ストレージ装置。
22. 請求項１４～１７のいずれか１項に記載の連想記憶ストレージユニットの組を含み、前記組の連想記憶ストレージユニットが双方向性ピラミッドモードで接続されていて、
    －一方向において、各々がｐ個の入力メッセージを受信し、第２のレベルの連想記憶ユニットの入力サブメッセージにより接続されたｐ個の出力ラベルを生成する、ある個数（ｐ）の連想記憶ユニットを第１のレベルが含み、前記第２のレベルの前記連想記憶ユニットが前記入力サブメッセージを要約する出力ラベルを生成し、
    －逆方向において、第２の要約ラベルが、前記第２のレベルの連想記憶ユニットに入力されて、各々がｐ個の出力メッセージの組を配信する前記第１のレベルのｐ個の連想記憶ユニットの組の入力ラベルを介して各々接続されているｐ個の出力サブメッセージの組を生成することを特徴とする、請求項１８～２１のいずれか１項に記載の連想記憶ストレージ装置。
23. 請求項１～１７のいずれか１項に記載の連想記憶ストレージユニットを２つ含み、情報項目の配信に関して、第１の連想記憶ストレージユニットの出力ポートを第２の連想記憶ストレージユニットの入力ポートに接続することにより、且つ前記第１の連想記憶ストレージユニットの読み出しサイクルを前記第２の連想記憶ストレージユニットの書き込みサイクルと同期させることにより、前記第１の連想記憶ストレージユニットから知識を前記第２の連想記憶ストレージユニットに移転すべく構成された、請求項１８～２２のいずれか１項に記載の連想記憶ストレージ装置。
24. 請求項１３～１７のいずれか１項に記載の連想記憶ストレージユニットを含み、電子部品に組み込まれた、請求項１８～２３のいずれか１項に記載の連想記憶ストレージ装置。
25. 請求項１３～１７のいずれか１項に記載の連想記憶ストレージユニットを含み、電子チップに積層されている、請求項１８～２３のいずれか１項に記載の連想記憶ストレージ装置。
26. －各々が２^ｖ個のｗビットワードを含む少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）であって、ｎ個のメモリサブユニットの第１の組を形成する少なくとも１個の第１のメモリサブユニット（ｎ≧１）と、
    －第２の組を形成する２^ｖ個のｖビットワードを含む第２のメモリサブユニット（２）を含む連想記憶ストレージユニット（１０）による連想記憶格納方法であって、
    各メモリサブユニットが、
    －各位置がｖビットにわたるメモリアドレスにより識別される、前記ワードを格納するための２^ｖ個のメモリ位置と、
    －１個のｖビットメモリアドレス入力ポート（Ａｄｒ）と、
    －１個のｖ又はｗビットデータ入力ポート（Ｉｎ）と、
    －１個のｖ又はｗビットデータ出力ポート（Ｏｕｔ）と、
    －１個のｖビットメモリアドレス出力ポート（Ｃａｄｒ）と、
    －内容を有効化するバイナリ出力（Ｍ）を含み、
    前記方法が、
    －書き込みモードにおいて、前記データ入力ポート（Ｉｎ）を介して受信した前記ワードを、前記メモリアドレス入力ポート（Ａｄｒ）を介して受信したアドレスに格納するステップと、
    －読み出しモードにおいて、
    －前記２^ｖ個のメモリ位置のうち１個が前記データ入力ポート（Ｉｎ）を介して受信したワードを含む場合、現在の内容を有効化するバイナリ出力信号（Ｍ）を有効化し、且つ前記２^ｖ個のメモリ位置のうち１個のアドレスを前記メモリアドレス出力ポート（Ｃａｄｒ）に配信するステップと、
    －上記以外の場合、内容を有効化する前記バイナリ出力信号（Ｍ）を有効化しないステップを含み、
    －前記連想記憶ストレージユニットの第１のバス（ＡＢ）を読み出し及び書き込みモードで起動するステップと、
    －読み出しモードにおいて、前記連想記憶ストレージユニットの第２のバスを第１のバスとは独立に起動するステップとを含み、
    前記連想記憶ストレージユニットが最大尤度選択ユニット（４）を含み、読み出しモードにおいて、
    －前記第１のバス（ＡＢ）が、前記第２のメモリサブユニット（２）の前記メモリアドレス出力ポート（Ｃａｄｒ）に接続され、且つ前記第１の組の各々の前記第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されていて、
    －第２のバスが、前記メモリアドレス出力ポート（Ｃａｄｒ）の各々の出力及び前記第１の組の各々の前記第１のメモリサブユニット（１＿１～１＿ｎ）の内容を有効化するバイナリ出力信号（Ｍ）を、前記最大尤度選択ユニット（４）の入力に接続し、
    前記方法が、
    －前記最大尤度選択ユニット（４）からの出力として、入力値のうち最も代表的な値（Ｌ＿ｉ）を配信し、前記最も代表的な値を前記第２のメモリサブユニット（２）の前記アドレス入力ポート（Ａｄｒ）内に導入するステップを含む、方法。
27. 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、前記方法が、
    －前記メモリ選択バイナリ入力信号（Ｅｎ）及び書き込みバイナリ入力信号（Ｗｒ）が起動された場合に書き込みモードを起動するステップと、
    －前記メモリ選択バイナリ入力信号（Ｅｎ）が起動され、且つ前記書き込みバイナリ入力信号（Ｗｒ）が無効である場合に読み出しモードを起動するステップを含む、請求項２６に記載の連想記憶格納方法。
28. 読み出しモードにおいて、
    －前記第２のバスが、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記第２のメモリサブユニット（２）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されていて、
    －前記第１のバスが、前記第２のメモリサブユニット（２）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されている、請求項２６～２７のいずれか１項に記載の連想記憶格納方法。
29. 書き込みモードにおいて、前記第１のバス（ＡＢ）が２^ｖ個の値のカウントを生成するｖビットバイナリカウンタ（３）の出力に接続され、且つ各メモリサブユニット（１＿１～１＿ｎ及び２）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されている、請求項２６～２７のいずれか１項に記載の連想記憶格納方法。
30. 各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、
    前記連想記憶ストレージユニット（１０）が、
    －前記メモリサブユニットを初期化するユニット（６）と、
    －初期化入力バイナリ信号（Ｉｎｉ）及びメモリ選択バイナリ入力信号（Ｅｎ）を入力として受信するコマンドポートとを含み、
    前記方法が、前記初期化入力バイナリ信号（Ｉｎｉ）及び前記メモリ選択バイナリ入力信号（Ｅｎ）が起動された場合、各メモリサブユニットの前記全てのメモリ位置をゼロに初期化すべく、
    －前記初期化ユニット（６）により、前記バイナリカウンタ（３）をゼロに初期化するステップと、
    －前記初期化ユニット（６）により、書き込みモードを有効化すべく前記書き込みバイナリ入力信号（Ｗｒ）を起動するステップと、
    －前記初期化ユニット（６）により、各メモリサブユニットの前記データ入力ポート（Ｉｎ）をゼロクリアするステップと、
    －前記初期化ユニット（６）により、２^ｖ＋１サイクルにわたり、前記シーケンシングバイナリ入力クロック（Ｃｋ）の各サイクル毎に１単位値ずつバイナリカウンタ（３）を増分するステップを含む、請求項２９に記載の連想記憶格納方法。
31. 初期化フェーズの外部で、前記メモリ選択バイナリ入力信号（Ｅｎ）が有効化され、前記バイナリカウンタ（３）が、前記書き込みバイナリ入力信号（Ｗｒ）の各有効化毎に増分されることを含む、請求項３０に記載の連想記憶格納方法。
32. 前記ｖビットバイナリカウンタ（３）のバイナリ値が２^ｖ－１に届く場合、カウント制限信号（Ｆ）を有効化するステップを含む、請求項２９～３１のいずれか１項に記載の連想記憶格納方法。
33. 前記バイナリカウンタ（３）をゼロに初期化し、次いで移転サイクルを定義する移転バイナリ信号（Ｔ）による命令を受けて１単位値ずつ増分するステップを含み、当該過程において連想記憶ストレージユニットが、カウンタ（ｉ）の値に関連付けられたラベル（Ｌｏｕｔ＿ｉ）及びメッセージ（ＭＥｏｕｔ＿ｉ）を出力として配信する、請求項２９～３２のいずれか１項に記載の方法。
34. 読み出しモード訂正バイナリ入力信号（Ｃｏｒ）が有効化された場合、最大尤度値選択ユニット（４）の前記出力（Ｌ＿ｉ）からの情報項目を前記第１のバス（ＡＢ）に送信するステップを含む、請求項３３に記載の連想記憶格納方法。
35. 書き込みモードにおいて、前記第１のバス（ＡＢ）を介して新規アドレスに対応する値を配信すべく書き込み操作の開始時点で前記バイナリカウンタ（３）の値を１単位値ずつ増分するステップを含む、請求項２９～３４のいずれか１項に記載の連想記憶格納方法。
36. 読み出しモードにおいて、
    －前記第２のバスが、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記第２のメモリサブユニット（２）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されていて、
    －前記第１のバスが、前記第２のメモリサブユニット（２）の前記メモリアドレス出力ポート（Ｃａｄｒ）と、前記少なくとも１個の第１のメモリサブユニット（１＿１～１＿ｎ）の前記メモリアドレス入力ポート（Ａｄｒ）との間に接続されており、
    書き込みモードにおいて、前記第１のバス（ＡＢ）が２^ｖ個の値のカウントを生成するｖビットバイナリカウンタ（３）の出力に接続され、且つ各メモリサブユニット（１＿１～１＿ｎ及び２）の前記メモリアドレス入力ポート（Ａｄｒ）に接続されており、
    各メモリサブユニットが、全てのメモリサブユニットに共通のシーケンシングバイナリ入力クロック（Ｃｋ）、メモリ選択バイナリ入力信号（Ｅｎ）、及び書き込みバイナリ入力信号（Ｗｒ）を受信するコマンドポートを含み、
    前記連想記憶ストレージユニット（１０）が、
    －前記メモリサブユニットを初期化するユニット（６）と、
    －初期化入力バイナリ信号（Ｉｎｉ）及びメモリ選択バイナリ入力信号（Ｅｎ）を入力として受信するコマンドポートとを含み、
    前記方法が、前記初期化入力バイナリ信号（Ｉｎｉ）及び前記メモリ選択バイナリ入力信号（Ｅｎ）が起動された場合、各メモリサブユニットの前記全てのメモリ位置をゼロに初期化すべく、
    －前記初期化ユニット（６）により、前記バイナリカウンタ（３）をゼロに初期化するステップと、
    －前記初期化ユニット（６）により、書き込みモードを有効化すべく前記書き込みバイナリ入力信号（Ｗｒ）を起動するステップと、
    －前記初期化ユニット（６）により、各メモリサブユニットの前記データ入力ポート（Ｉｎ）をゼロクリアするステップと、
    －前記初期化ユニット（６）により、２^ｖ＋１サイクルにわたり、前記シーケンシングバイナリ入力クロック（Ｃｋ）の各サイクル毎に１単位値ずつバイナリカウンタ（３）を増分するステップを含み、
    前記第１の組のメモリサブユニット（１＿１～１＿ｎ）、前記第２の組のメモリサブユニット（２）、前記バイナリカウンタ（３）、前記最大尤度選択ユニット（４）、前記初期化ユニット（６）、及び論理制御要素の組がグループ化され、前記第１の組のメモリサブユニット（１＿１～１＿ｎ）および前記第２の組のメモリサブユニット（２）が前記連想記憶ストレージユニット（１０）の基本ユニットを形成している、請求項３０～３５のいずれか１項に記載の連想記憶格納方法。
37. 読み出しモードにおいて、ｗ個の入力ビットを有するｎ個の独立入力サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を含む入力メッセージ（ＭＥｉｎ＿ｉ）を、ｖ個の出力ビットの出力ラベル（Ｌｏｕｔ＿ｉ）に関連付け、ｖビット入力ラベル（Ｌｉｎ＿ｊ）を、ｎ個のｗビット独立出力サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を含む出力メッセージ（ＭＥｏｕｔ＿ｊ）に関連付けるステップを含み、前記方法が、
    －前記第１の組の第１のメモリサブユニットの各々の前記データ入力ポート（Ｉｎ）により、ｗビット入力サブメッセージ（ＲＳｉｎ＿１～ＲＳｉｎ＿ｎ）を各々受信するステップと、
    －前記第１の組の第１のメモリサブユニットの前記出力ポート（Ｏｕｔ）により、出力サブメッセージ（ＲＳｏｕｔ＿１～ＲＳｏｕｔ＿ｎ）を各々発信するステップと、
    －前記第２のメモリサブユニットのデータ入力ポートにより、前記入力ラベル（Ｌｉｎ＿ｊ）を受信するステップと、
    －前記第２のメモリサブユニットの出力データポートにより、前記出力ラベル（Ｌｏｕｔ＿ｉ）を発信するステップを含む、請求項３６に記載の連想記憶格納方法。
38. 各ｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）を、各要素の位置に固有の定義を用いて、各々ｐ個のｗ／ｐビット要素に構造化するステップを含む、請求項３７に記載の連想記憶格納方法。
39. 各ｗ／ｐビット要素をターナリ内容アドレス指定可能メモリ（ＴＣＡＭ）モードにおいて独立に実装するステップを含む、請求項３８に記載の連想記憶格納方法。
40. 各ｗ／ｐビット要素が、充分に参照されていないか又は存在しない場合、ターナリ内容アドレス指定可能メモリ（ＴＣＡＭ）モードにおいて配置される、請求項３９に記載の連想記憶格納方法。
41. 請求項３７～４０のいずれか１項に記載の連想記憶ストレージユニットが１装置内に組み込まれている、請求項２６～４０のいずれか１項に記載の連想記憶格納方法。
42. 前記装置が
    －入力レジスタユニット（７７）及び結果レジスタユニット（７６）を有する少なくとも１個の動的アトラクタ（８０＿ｘ）を含み、
    前記連想記憶格納方法が、前記連想記憶ストレージユニット（１０）のｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）を前記動的アトラクタの前記入力レジスタユニット（７７）に配信し、前記連想記憶ユニット（１０）のｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）を前記動的アトラクタの前記結果レジスタユニット（７６）により配信するステップを含む、請求項４１に記載の連想記憶格納方法。
43. 請求項３７～４０のいずれか１項に記載の連想記憶ストレージユニットが１装置内に組み込まれており、
    各ｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）を、各要素の位置に固有の定義を用いて、各々ｐ個のｗ／ｐビット要素に構造化するステップを含み、
    前記ｗビット入力サブメッセージ（ＲＳｉｎ＿ｘ）及びｗビット出力サブメッセージ（ＲＳｏｕｔ＿ｘ）のｐ個のｗ／ｐビット要素が、各々の位置に固有の定義として、大域的、動的、又は構造的な基本意味論的表現を有することを特徴とする、請求項３８～４２のいずれか１項に記載の連想記憶格納方法。
44. 入力データストリーム（７０）を変換するユニット（７１）からのサブシーケンスを含むシーケンスデータ出力のストリームから、各動的アトラクタ（８０＿ｘ）で、位置（７５）により参照され、且つサブメッセージに対応する大域的（７２）、動的（７３）又は構造的（７４）な基本意味論的表現を抽出するステップを含む、請求項４３に記載の連想記憶格納方法。
45. 請求項３７～４０のいずれか１項に記載の連想記憶ストレージユニットが１装置内に組み込まれており、
    前記装置が連想記憶ストレージユニットの組を含み、前記方法が、前記組の連想記憶ストレージユニット（１０＿ｘ）を双方向性ピラミッドモードで接続するステップと、
    －一方向において、第１のレベルのある個数（ｐ）の連想記憶ユニットにより、ｐ個のメッセージを受信し、前記第１のレベルの連想記憶ユニットにより、各々が第２のレベルの連想記憶ユニットの入力サブメッセージにより接続されたｐ個の出力ラベルを生成し、前記第２のレベルの前記連想記憶ユニットが前記入力サブメッセージを要約する出力ラベルを生成するステップと、
    －逆方向において、前記第２のレベルの連想記憶ユニットに入力された第２の要約ラベルにより、各々がｐ個の出力メッセージの組を配信する前記第１のレベルのｐ個の連想記憶ユニットの組の入力ラベルを介して各々接続されているｐ個の出力サブメッセージの組を生成するステップを含む、請求項４１～４４のいずれか１項に記載の連想記憶格納方法。
46. 請求項４１～４５のいずれか１項に記載の１個の装置の第１の連想記憶ストレージユニットから知識を前記装置の第２の連想記憶ストレージユニットに移転する方法であって、
    請求項３７～４０のいずれか１項に記載の連想記憶ストレージユニットが前記装置内に２つ組み込まれており、
    情報項目の配信に関して、前記第１の連想記憶ストレージユニットの出力ポートを前記第２の連想記憶ストレージユニットの入力ポートに接続するステップと、前記第１の連想記憶ストレージユニットの読み出しサイクルを前記第２の連想記憶ストレージユニットの書き込みサイクルと同期させるステップとを含む方法。

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