JPS61148547A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS61148547A JPS61148547A JP59271048A JP27104884A JPS61148547A JP S61148547 A JPS61148547 A JP S61148547A JP 59271048 A JP59271048 A JP 59271048A JP 27104884 A JP27104884 A JP 27104884A JP S61148547 A JPS61148547 A JP S61148547A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「技術分野」
本発明はメモリを制御するメモリ制ｇ４装置に関する。
「従来技術」
従来、この種のメモリ制御装置では、アドレスをカウン
トするアドレスカウンタと該アドレスカウンターのリセ
ット手段と、前記アドレスカウンタのアドレスを読み出
す手段を備えているだけであった。この様な方式の回路
では、例えば画像情報などの多量のデーターを一時的に
格納する一方で、データー読み出しを行なう様な使用の
場合にデータのｌｉｌ＋！壊を防ぐ為にはアドレスカウ
ンタ内のアドレスを中央処理装ｆｉｔ（以下ＣＰＵと略
す）が常に監視しながら、メモリがフル状態になった時
にアドレスカウンターをリセットするか、書き込みを停
止するかしかなかった。
トするアドレスカウンタと該アドレスカウンターのリセ
ット手段と、前記アドレスカウンタのアドレスを読み出
す手段を備えているだけであった。この様な方式の回路
では、例えば画像情報などの多量のデーターを一時的に
格納する一方で、データー読み出しを行なう様な使用の
場合にデータのｌｉｌ＋！壊を防ぐ為にはアドレスカウ
ンタ内のアドレスを中央処理装ｆｉｔ（以下ＣＰＵと略
す）が常に監視しながら、メモリがフル状態になった時
にアドレスカウンターをリセットするか、書き込みを停
止するかしかなかった。
又、未処理の画像データが格納されたメモリ領域を侵害
せずに上記の様な処理を行なう場合にもＣＰＵの監視が
必要となり、結局はＣＰＵの仕事量を増やすことになる
。この為、ＣＰＵが他の本来の処理を高速に行なう事が
できなくなる欠点があった。
せずに上記の様な処理を行なう場合にもＣＰＵの監視が
必要となり、結局はＣＰＵの仕事量を増やすことになる
。この為、ＣＰＵが他の本来の処理を高速に行なう事が
できなくなる欠点があった。
［目的］
本発明は上記従来技術の欠点に鑑みてなされたもので、
その目的はメモリアクセス可能な領域をダイナミックに
構成していくメモリ制御装置を提案する所にある。
その目的はメモリアクセス可能な領域をダイナミックに
構成していくメモリ制御装置を提案する所にある。
［実施例］
以下１図面を参照しながら上記目的を達成するための本
発明の詳細な説明する。
発明の詳細な説明する。
第１図はメモリ回路１０９及びそのメモリ制御回路を有
する記憶装置の回路図である０図中、ライトアドレスカ
ウンタ１０１及びリードアドレスカウンタ１０２はデー
タ書き込み時はメモリ回路１０９内の指定番地にデータ
バスＤｏ−０７上の情報を双方向パスドライバ１１３を
介して、データ読み出し時はそのアドレスから読み出し
たデータを双方向パスドライバ１１３を介してデごタパ
スＤｏ＝Ｄｔ上へのせるというものである。
する記憶装置の回路図である０図中、ライトアドレスカ
ウンタ１０１及びリードアドレスカウンタ１０２はデー
タ書き込み時はメモリ回路１０９内の指定番地にデータ
バスＤｏ−０７上の情報を双方向パスドライバ１１３を
介して、データ読み出し時はそのアドレスから読み出し
たデータを双方向パスドライバ１１３を介してデごタパ
スＤｏ＝Ｄｔ上へのせるというものである。
不図示のＣＰＵからは書き込み信号（以下ＷＲと略す）
、読み出し信号（以下ＲＤと略す）。
、読み出し信号（以下ＲＤと略す）。
チップセレクト信号（Ｃ３ｏ −Ｃ３７）、及びデータ
バスＤｏＮＤ１がＷｉ続されている。
バスＤｏＮＤ１がＷｉ続されている。
次に第１図の個々の要素の動作について説明する。
スタートアドレスチッチ１０３にアドレス値をラッチす
る条件は （ゲート１０４）＝ＷＲ本（（Ｓ ｏ ＋ ＣＳ ｓ
）となる。
る条件は （ゲート１０４）＝ＷＲ本（（Ｓ ｏ ＋ ＣＳ ｓ
）となる。
ジャンプアドレスラッチ１１０にアドレス値をラッチす
る条件は （ゲートｌ ２０）＝ＷＲ＊Ｃ３２ となる。スタートアドレスチッチ１０３にラッチされた
値をライトアドレスカウンタ１０１にロードする条件は （ゲー ト ｌ Ｏ６） −ＷＲ＊Ｃ３゜＋（ＦＦ
ＩＩＩ）木（Ａ＝Ｂ １２１）である、第１の条件は領
域の最初の設定時である。第２の条件は、フリップフロ
ップ（以下ＦＦと略す）１１１がセットしていてライト
アドレスカウンタ１０１がジャンプアドレスチッチ１１
０の内容と同じ値になるまでカウンタアップした時にラ
イトアドレスコンパレータｌ１４の出力Ａ＝Ｂ ｌ ２
１が“ｌ ＋＋となった時である。
る条件は （ゲートｌ ２０）＝ＷＲ＊Ｃ３２ となる。スタートアドレスチッチ１０３にラッチされた
値をライトアドレスカウンタ１０１にロードする条件は （ゲー ト ｌ Ｏ６） −ＷＲ＊Ｃ３゜＋（ＦＦ
ＩＩＩ）木（Ａ＝Ｂ １２１）である、第１の条件は領
域の最初の設定時である。第２の条件は、フリップフロ
ップ（以下ＦＦと略す）１１１がセットしていてライト
アドレスカウンタ１０１がジャンプアドレスチッチ１１
０の内容と同じ値になるまでカウンタアップした時にラ
イトアドレスコンパレータｌ１４の出力Ａ＝Ｂ ｌ ２
１が“ｌ ＋＋となった時である。
次に、スタートアドレスチッチ１０３にラッチされた値
をリードアドレスカウンタ１０２にロードする条件は （ゲート１０７）＝ＷＲ＊Ｃ５゜ ＋ （ＦＦＩ １１）：Ｉ： （Ａ＝８１２２）である
、第１の条件は領域の最初の設定時である。第２の条件
は読み出し時にリードアドレスカウンタ１０２がカウン
トアツプしてジャンプアドレスチッチ１１０と等しくな
って、かつＦＦＩＩＩがセットしている時である。
をリードアドレスカウンタ１０２にロードする条件は （ゲート１０７）＝ＷＲ＊Ｃ５゜ ＋ （ＦＦＩ １１）：Ｉ： （Ａ＝８１２２）である
、第１の条件は領域の最初の設定時である。第２の条件
は読み出し時にリードアドレスカウンタ１０２がカウン
トアツプしてジャンプアドレスチッチ１１０と等しくな
って、かつＦＦＩＩＩがセットしている時である。
ライトアドレスカウンタ１０１、リードアドレスカウン
タ１０２に新たなアドレス値を再ロードする事を制御す
るＦＦＩＩＩのセット条件は（ＦＦ ｌ ｌ ｌ”１）
＝ （ＷＲ＊Ｃ３３）木Ｄ０である。即ち、ＣＰＵはデ
ータバスの一部であるＤｏのイ直を制御する事により、
ライトアドレスカウンタ１０１及びリードアドレスカウ
ンタ１０２が再ロード、つまり書き込み又は読み出しの
スタートアドレスが再設定される事を制御出来るのであ
る。
タ１０２に新たなアドレス値を再ロードする事を制御す
るＦＦＩＩＩのセット条件は（ＦＦ ｌ ｌ ｌ”１）
＝ （ＷＲ＊Ｃ３３）木Ｄ０である。即ち、ＣＰＵはデ
ータバスの一部であるＤｏのイ直を制御する事により、
ライトアドレスカウンタ１０１及びリードアドレスカウ
ンタ１０２が再ロード、つまり書き込み又は読み出しの
スタートアドレスが再設定される事を制御出来るのであ
る。
メモリ回路１０９に対する実際のメモリサイクルの開始
はデータリード信号、データライト信号により行なわれ
、書き込みの場合は （チータライト信号）＝ＷＲ＊Ｃ３ａ がセレクタ１０８でライトアドレスカウンタ１０１の出
力をセレクトしてメモリサイクルを開始すると共に、ラ
イトアドレスカウンタ１０１を１カウントアツプする。
はデータリード信号、データライト信号により行なわれ
、書き込みの場合は （チータライト信号）＝ＷＲ＊Ｃ３ａ がセレクタ１０８でライトアドレスカウンタ１０１の出
力をセレクトしてメモリサイクルを開始すると共に、ラ
イトアドレスカウンタ１０１を１カウントアツプする。
又、データリード信号は
（データリード信号）＝ＦＬＤ＊Ｃ５ａである。
刀２図は、上記カウンタやラッチ、ＦＦにプリセットす
る為のタイミングチャートの一例である。勿論、プリセ
ットのタイミングつまりＣＳＯ”ＣＳ３ を田すタイミ
ングは第２図のタイミングに限定されるものではない。
る為のタイミングチャートの一例である。勿論、プリセ
ットのタイミングつまりＣＳＯ”ＣＳ３ を田すタイミ
ングは第２図のタイミングに限定されるものではない。
第３図は書き込み時のタイミングチャートである。先ず
、ＣＰＵはＷＲｔ−′１゛′にしてＣ３′ａに同期して
Ｄｏ−Ｄ７にデータをのせる。前述したようにゲート１
１２によりＣ５ａ とＷＲとでデータライト信号が生成
され、双方向パスドライバｌ１３がエネーブルされり、
−０７はメモリ回路１０９の書き込み入力となる。又、
データライト信号はセレクタ１０８にてライトアドレス
カウンタ１０１をセレクトしてメモリ回路１０９にメモ
リサイクルをスタートさせ、データライト信号の立ち下
がりでライトアドレスカウンタ１０１をカウントアツプ
する。
、ＣＰＵはＷＲｔ−′１゛′にしてＣ３′ａに同期して
Ｄｏ−Ｄ７にデータをのせる。前述したようにゲート１
１２によりＣ５ａ とＷＲとでデータライト信号が生成
され、双方向パスドライバｌ１３がエネーブルされり、
−０７はメモリ回路１０９の書き込み入力となる。又、
データライト信号はセレクタ１０８にてライトアドレス
カウンタ１０１をセレクトしてメモリ回路１０９にメモ
リサイクルをスタートさせ、データライト信号の立ち下
がりでライトアドレスカウンタ１０１をカウントアツプ
する。
ＣＰＵはＷＲを°ｌ″にしてＣ３ａ を送る度に第３図
のように次々とメモリ回路１０９にデニタを書き込んで
いく、ライトアドレスカウンタ１０１はカウントアツプ
していずれジャンプアドレスチッチｌｌＯの偏に近づく
、第４図はライトアドレスカウンタ１０１がジャンプア
ドレスチッチ１１０に近づき更に等しくなった時に、ラ
イトアドレスカウンタ１０１がスタートアドレスラッチ
１０３の値（’ｏ ｏ ｏ ｏｏｏ）に再セットされる
様子を表わしている。この際以下の２点に注意すべきで
ある。
のように次々とメモリ回路１０９にデニタを書き込んで
いく、ライトアドレスカウンタ１０１はカウントアツプ
していずれジャンプアドレスチッチｌｌＯの偏に近づく
、第４図はライトアドレスカウンタ１０１がジャンプア
ドレスチッチ１１０に近づき更に等しくなった時に、ラ
イトアドレスカウンタ１０１がスタートアドレスラッチ
１０３の値（’ｏ ｏ ｏ ｏｏｏ）に再セットされる
様子を表わしている。この際以下の２点に注意すべきで
ある。
先ず、第１にＦＦＩＩＩのセット状態により上記の再セ
ットが制御される事である。従って。
ットが制御される事である。従って。
ＦＦＩＩＩがリセットされていればライト７Ｆレスカウ
ンタ１０１は第４図の例では” ＯＦ Ｆ Ｆ ”から
” ｏ ｏ ｏ ｏ ”にならすに′″ｌ ０００ ”
になるという事である。
ンタ１０１は第４図の例では” ＯＦ Ｆ Ｆ ”から
” ｏ ｏ ｏ ｏ ”にならすに′″ｌ ０００ ”
になるという事である。
第２に、第４図の例ではライトアドレスカウンタ１０１
は’ｏｏｏｏ”を再セットされているが、第１図を見て
もわかるようにスタートアドレスラッチ１０３はＷ Ｒ
＊ ＣＳ ＋ によってラッチし直す事が出来るので、
別アドレスからスタート出来るという事である。
は’ｏｏｏｏ”を再セットされているが、第１図を見て
もわかるようにスタートアドレスラッチ１０３はＷ Ｒ
＊ ＣＳ ＋ によってラッチし直す事が出来るので、
別アドレスからスタート出来るという事である。
メモリ読みｍし時のタイミングチャートは第４図のメモ
リＭ３込みの場合と同様であるので省略するが、上記２
つの留意点に関してもメモリ読み出しについても同様に
言える事である。
リＭ３込みの場合と同様であるので省略するが、上記２
つの留意点に関してもメモリ読み出しについても同様に
言える事である。
第５図（ａ）はＦＦＩＩＩをセットしている状態で第１
図の回路図にてライトアドレスカウンタｌｏｔ又はリー
ドアドレス１０２が同レアドレス範囲を１１１ｉ１回す
る様子を示している。この範囲はスタートアドレスラッ
チ１０３及びジャンプアドレスラッチ１１０にラッチさ
れているアドレス範囲である。
図の回路図にてライトアドレスカウンタｌｏｔ又はリー
ドアドレス１０２が同レアドレス範囲を１１１ｉ１回す
る様子を示している。この範囲はスタートアドレスラッ
チ１０３及びジャンプアドレスラッチ１１０にラッチさ
れているアドレス範囲である。
第５図（ｂ）はライトアドレスカウンタ１０１又はリー
ドアドレスカウンタ１０２の値がジャンプアドレスラツ
＋１１０の値に達してしまわないうちに、Ｗ Ｒ＊ Ｃ
Ｓ ｒ によってスタートアドレスラッチ１０３を再セ
ットし直した時の様子を表わしている。このようにする
と、再スタートアドレスはジャンプする事になる。尚、
更にこの場合でもＷＲ＊Ｃ３２のタイミングでスタート
アドレスチッチ１０３のみならすジャンプアドレスチッ
チ１１０をも再セットする事によって更に他の領域へジ
ャンプ可能である。このようにすると、第５図（ｂ）か
らもわかるようにアクセス禁止の領域設定を可能にし、
データの保護に有効である。
ドアドレスカウンタ１０２の値がジャンプアドレスラツ
＋１１０の値に達してしまわないうちに、Ｗ Ｒ＊ Ｃ
Ｓ ｒ によってスタートアドレスラッチ１０３を再セ
ットし直した時の様子を表わしている。このようにする
と、再スタートアドレスはジャンプする事になる。尚、
更にこの場合でもＷＲ＊Ｃ３２のタイミングでスタート
アドレスチッチ１０３のみならすジャンプアドレスチッ
チ１１０をも再セットする事によって更に他の領域へジ
ャンプ可能である。このようにすると、第５図（ｂ）か
らもわかるようにアクセス禁止の領域設定を可能にし、
データの保護に有効である。
第１図の実施例では、書き込み用及び読み出し用のスタ
ートアドレスを同一のスタートアドレスチッチ１０３で
兼用しているが、別々に分離して設けることも可能であ
る。又、ジャンプアドレスチッチ１１０についても同様
である。即ち１例えば第１図の回路に更にリードスター
トアドレスラッチ及びリードジャンプアドレスラッチを
新たに設け、既存のスタートアドレスチッチ１０３及び
ジャンプアドレスチッチ１１０は書き込み専用（ライト
スタートアドレスチッチ１０３及びライトジャンプアド
レスチッチ１１０とする）とすると第５図（（）に示さ
れた如く、ＣＰＵはメモリへの読み出し／書き込みをオ
ーバーラツプさせる事が可能になり、しかも現在読み出
し中の領域は書き込みされる事もなく、■の領域で書き
込みしつつ■の領域で読み出してデータ処理をし■の領
域での書き込みが終了すれば、読み出しは■の領域終了
とともに■の領域へ移って■で書き込まれたデータをデ
ータ処理に付する事もできる。
ートアドレスを同一のスタートアドレスチッチ１０３で
兼用しているが、別々に分離して設けることも可能であ
る。又、ジャンプアドレスチッチ１１０についても同様
である。即ち１例えば第１図の回路に更にリードスター
トアドレスラッチ及びリードジャンプアドレスラッチを
新たに設け、既存のスタートアドレスチッチ１０３及び
ジャンプアドレスチッチ１１０は書き込み専用（ライト
スタートアドレスチッチ１０３及びライトジャンプアド
レスチッチ１１０とする）とすると第５図（（）に示さ
れた如く、ＣＰＵはメモリへの読み出し／書き込みをオ
ーバーラツプさせる事が可能になり、しかも現在読み出
し中の領域は書き込みされる事もなく、■の領域で書き
込みしつつ■の領域で読み出してデータ処理をし■の領
域での書き込みが終了すれば、読み出しは■の領域終了
とともに■の領域へ移って■で書き込まれたデータをデ
ータ処理に付する事もできる。
更にライトアドレスカウンタ１０１とリードアドレスカ
ウンタ１０２の出力（即ちアドレス値）を読み出すイン
ターフェース回路を設け、ＦＦＩＩＩをリセットしてお
くことにより従来と同様にＣＰＵがアドレス値を監視し
ながらの使用をも可能である。
ウンタ１０２の出力（即ちアドレス値）を読み出すイン
ターフェース回路を設け、ＦＦＩＩＩをリセットしてお
くことにより従来と同様にＣＰＵがアドレス値を監視し
ながらの使用をも可能である。
又、上記メモリ領域の再構成に要するＣＰＵの負担はわ
ずかであるので従来のアドレス監視から開放され、ＣＰ
Ｕは他の処理に集中する事が出来、結果として全体のス
ループットが向上する。
ずかであるので従来のアドレス監視から開放され、ＣＰ
Ｕは他の処理に集中する事が出来、結果として全体のス
ループットが向上する。
上記説明した実施例及びその変形例のいろいろな機能は
特に画像メモリ等に適用した場合に非常に有効であり、
これにより自由度のあるメモリ部の構成が可能である。
特に画像メモリ等に適用した場合に非常に有効であり、
これにより自由度のあるメモリ部の構成が可能である。
［効果］
以上の様に本発明によって、中央処理装置の負担を軽く
し、全体のスループットを向上することができるメモリ
制御装置を提供することが出来る。
し、全体のスループットを向上することができるメモリ
制御装置を提供することが出来る。
第１図は実施例の回路図、
第２図は実施例のアドレス領域を設定するタイミングチ
ャート、 第３図は書き込み時のタイミングチャート。 第４図は実施例におけるメモリアクセス領域が再構成さ
れる時のタイミングチャート、第５図（５Ｌ）〜（Ｃ）
はメモリのアクセス領域がいろいろと再構成される様子
を示した図である。 図中、１０１・・・ライトアドレスカウンタ、１０２・
・・リードアドレスカウンタ、１０３・・・スタートア
ドレスラッチ、１１Ｏ・・・ジャンプアドレスラッチ、
ｉｔｔ・・・フリップフロップ、１１４・・・ライトア
ドレスコンパレータ、１１５・・・リードアドレスコン
パレータである。 第２図 第３図
ャート、 第３図は書き込み時のタイミングチャート。 第４図は実施例におけるメモリアクセス領域が再構成さ
れる時のタイミングチャート、第５図（５Ｌ）〜（Ｃ）
はメモリのアクセス領域がいろいろと再構成される様子
を示した図である。 図中、１０１・・・ライトアドレスカウンタ、１０２・
・・リードアドレスカウンタ、１０３・・・スタートア
ドレスラッチ、１１Ｏ・・・ジャンプアドレスラッチ、
ｉｔｔ・・・フリップフロップ、１１４・・・ライトア
ドレスコンパレータ、１１５・・・リードアドレスコン
パレータである。 第２図 第３図
Claims (2)
- （１）メモリ内に領域を設定する領域設定手段と、前記
領域内の番地を指定する指定手段と、該指定手段が指定
する番地と前記領域の所定のアドレスとを比較する比較
手段と、該比較手段の比較結果に応じて前記領域設定手
段は領域を再構成する事を特徴とするメモリ制御回路。 - （２）更に再構成指示手段を有し、領域設定手段は前記
再構成指示手段の支持に従つて領域を再構成する事を特
徴とする特許請求の範囲第１項記載のメモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271048A JPS61148547A (ja) | 1984-12-24 | 1984-12-24 | メモリ制御装置 |
| US06/809,731 US4829467A (en) | 1984-12-21 | 1985-12-17 | Memory controller including a priority order determination circuit |
| US08/479,465 US5675770A (en) | 1984-12-21 | 1995-06-07 | Memory controller having means for comparing a designated address with addresses setting an area in a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271048A JPS61148547A (ja) | 1984-12-24 | 1984-12-24 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148547A true JPS61148547A (ja) | 1986-07-07 |
Family
ID=17494674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271048A Pending JPS61148547A (ja) | 1984-12-21 | 1984-12-24 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148547A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257645A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | メモリ装置 |
| WO1992014217A1 (en) * | 1991-02-05 | 1992-08-20 | Omron Corporation | Prom compatible processor and read/write method thereof |
| JPH06205301A (ja) * | 1992-12-28 | 1994-07-22 | Canon Inc | 画像入力装置 |
| JP2020524317A (ja) * | 2017-04-28 | 2020-08-13 | アナザー・ブレイン | メッセージ／ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 |
-
1984
- 1984-12-24 JP JP59271048A patent/JPS61148547A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257645A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | メモリ装置 |
| WO1992014217A1 (en) * | 1991-02-05 | 1992-08-20 | Omron Corporation | Prom compatible processor and read/write method thereof |
| JPH06205301A (ja) * | 1992-12-28 | 1994-07-22 | Canon Inc | 画像入力装置 |
| JP2020524317A (ja) * | 2017-04-28 | 2020-08-13 | アナザー・ブレイン | メッセージ／ラベルへの、及び逆向きの関連付けを最大尤度で不揮発的に格納、取り出し、管理する自動化された方法及び関連装置 |
| US11526741B2 (en) | 2017-04-28 | 2022-12-13 | Another Brain | Automated method and associated device for the non-volatile storage, retrieval and management of message/label associations and vice versa, with maximum likelihood |
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