JPS6326422B2 - - Google Patents

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JPS6326422B2
JPS6326422B2 JP56041706A JP4170681A JPS6326422B2 JP S6326422 B2 JPS6326422 B2 JP S6326422B2 JP 56041706 A JP56041706 A JP 56041706A JP 4170681 A JP4170681 A JP 4170681A JP S6326422 B2 JPS6326422 B2 JP S6326422B2
Authority
JP
Japan
Prior art keywords
processor
communication
information
inter
emergency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56041706A
Other languages
English (en)
Other versions
JPS57157366A (en
Inventor
Isao Shinho
Yoshiharu Oohira
Hiroshi Utaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56041706A priority Critical patent/JPS57157366A/ja
Publication of JPS57157366A publication Critical patent/JPS57157366A/ja
Publication of JPS6326422B2 publication Critical patent/JPS6326422B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163Interprocessor communication
    • G06F15/167Interprocessor communication using a common memory, e.g. mailbox

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)

Description

【発明の詳細な説明】 本発明は、複数のプロセツサを含んで構成され
る情報処理システム(以下、単にマルチプロセツ
サシステムという。)において、各プロセツサ間
で緊急通信情報等の通信を行うためのプロセツサ
間通信方式に関するものである。
従来のマルチプロセツサシステムにおけるプロ
セツサ間通信方式は、各プロセツサ間のデータ転
送を行うためのプロセツサ間通信装置を介し、す
べてのプロセツサ間通信を行うというものが一般
的であつた。
このため、例えば、上記プロセツサ間通信装置
の障害等により、すべてのプロセツサ間通信を停
止せしめてから当該予備装置への切替処理等を実
行しようとするとき、各プロセツサに対する通信
停止等の優先度の高い通信も、当該プロセツサ間
通信装置を介して行う必要があるので、プロセツ
サ間通信の輻輳時または当該通信装置の障害時等
には、プロセツサ間通信が遅延し、または不可能
になるというおそれがあつた。
本発明の目的は、上記した従来技術の欠点をな
くし、緊急通信情報等の優先度の高いプロセツサ
間通信を迅速,確実に行い、マルチプロセツサシ
ステムの信頼性を向上させることができるプロセ
ツサ間通信方式を提供することにある。
本発明の特徴は、プロセツサ間通信装置を有す
るマルチプロセツサシステムのプロセツサ間通信
方式において、上記プロセツサ間通信装置を介す
ことなく、各プロセツサから直接に所定の通信情
報の設定が可能な情報スタツク手段を設け、その
内容を上記各プロセツサから定期的に読み出すこ
とにより、当該通信情報に係るプロセツサ間通信
を可能とせしめるようにしたプロセツサ間通信方
式にある。
なお、これを詳述すれば、上記情報スタツク手
段に設定すべき所定の通信情報は、緊急に各プロ
セツサに対して通信をすべきシステム状態制御情
報、例えば、 (1) システムの入出力系装置障害等を任意のプロ
セツサが検出したとき、各プロセツサに対する
当該装置の使用禁止情報 (2) プロセツサ間通信装置の障害,輻輳等を任意
のプロセツサが検出したとき、各プロセツサに
対する当該装置の使用禁止情報 (3) 任意のプロセツサに係るプログラムフアイル
を入れ替えるとき、各プロセツサに対する当該
プロセツサの実行中タスク終了情報 (4) 任意のプロセツサが他プロセツサの障害を検
出したとき、各プロセツサに対する当該罹障プ
ロセツサの使用禁止情報 (5) 周辺(外部)記憶装置におけるプログラムフ
アイルを入れ替えるとき、各プロセツサに対す
る当該入替中表示情報 など優先度の高いものであつて、これらの情報を
ソフトウエア処理またはプロセツサ間通信装置の
介在なしにハードウエア的に各プロセツサへ迅
速,確実に通信し、システムの信頼性を向上せし
めんとするものである。
以下、本発明の実施例を図に基づいて説明す
る。
第1図は、本発明に係るプロセツサ間通信方式
の一実施例の方式構成図、第2図は、その情報ス
タツク手段に係るレジスタ装置のブロツク図であ
る。
ここで、10―1,10―2,〜,10―n
は、負荷分散または機能分散をされた各プロセツ
サ、20は、その相互データ転送制御等を行うた
めのプロセツサ間通信装置、30は、情報スタツ
ク手段に係り、例えば、緊急通信を行うためのレ
ジスタ装置、31は、その書込・読出閉塞回路、
32は、同書込ゲート回路、33は、同書込閉塞
回路、34は、同読出ゲート回路、35は、同レ
ジスタ回路である。
まず、正常状態における各プロセツサ10―1
〜10n相互間のデータ転送等は、プロセツサ間
通信装置20の制御によつて行われる。
前述のごとく、通信停止などの緊急通信を行う
ときには、任意のプロセツサ、例えば、プロセツ
サ10―1は、対応する書込表示線W1に書込表
示信号を送出し、書込ゲート回路32における対
応する書込ゲートWG1を開き、これを通してレ
ジスタ回路35に対して書込データ線WD1から
所望の緊急通信情報を設定する。
この場合、他のプロセツサ10―2〜10nか
ら書込・読出が行われないように、書込表示線W
1の書込表示信号が書込・読出閉塞回路31へ引
き込まれ、その閉塞機能により、書込ゲート回路
32および読出ゲート回路34において、他のプ
ロセツサ10―2〜10―nに対応する書込ゲー
トWG2〜WGnおよび読出ゲートRG2〜RGnを
閉じておく。
緊急通信情報は、レジスタ回路35における所
定ビツト数のレジスタの所定ビツト位置(例え
ば、その障害装置ごとに、または状態ごとに割り
当てられたビツト位置)に記録される(例えば、
情報あり“1”、情報なし“0”)。
この書込情報は、その後変化し、または新たに
発生したときには、書き替えられ、または新たに
書き込まれる。
なお、緊急通信情報設定が完了するまでは、そ
の設定に係る他のプロセツサ10―2〜10―n
からの書込・読出のアクセス動作は、命令不完結
となるが、次周期で同じことが繰返され、閉塞が
解除されていれば命令完結となる。
以上の動作は、プロセツサ10―1〜10―n
のうちいずれのものが書込動作を行つているとき
でも、当該他のものについて同様である。
次に、各プロセツサ10―1〜10―nは、そ
れぞれ、例えば、異なる位相で、または任意の位
相で所定の周期で定期的にレジスタ装置30の情
報設定内容の読出動作を行つている。
例えば、プロセツサ10―1において読出周期
が到来すると、当該読出表示線R1に読出表示信
号を送出し、読出ゲート回路34の当該読出ゲー
トRG1を開け、レジスタ回路35から当該設定
内容を読出データ線RD1へ読出す。
これにより、プロセツサ10―1は、緊急通信
情報の有無およびその内容を知ることができ、緊
急通信情報に応じた所定の動作をすることができ
る。
なお、上記読出表示信号が書込閉塞回路34に
も入力されるので、その閉塞機能により、書込ゲ
ート回路32における当該他のプロセツサ10―
2〜10―nに対応する書込ゲートWG2〜
WGnが閉じられ、プロセツサ10―2〜10―
nからの書込を禁止し、レジスタ回路35の設定
内容が変化し、または乱れるのを防ぐようにす
る。
以上の動作は、プロセツサ10―1〜10―n
のうちいずれのものが読出動作を行つているとき
でも、当該他のものについて同様である。
以上、詳細に説明したように、本発明によれ
ば、マルチプロセツサシステムの任意のプロセツ
サにおける障害等の優先度の高い状態変化情報が
他のすべてのプロセツサに対して迅速,確実に伝
達することができ、適切な処理を行わせることが
できるので、マルチプロセツサシステムの高信頼
性の確保に顕著な効果が得られる。
【図面の簡単な説明】
第1図は、本発明に係るプロセツサ間通信方式
の一実施例の方式構成図、第2図は、その情報ス
タツク手段に係るレジスタ装置のブロツク図であ
る。 10―1〜10―n…プロセツサ、20…プロ
セツサ間通信装置、30…レジスタ装置、31…
書込・読出閉塞回路、32…書込ゲート回路、3
3…書込閉塞回路、34…読出ゲート回路、35
…レジスタ回路。

Claims (1)

  1. 【特許請求の範囲】 1 プロセツサ間通信装置を有するマルチプロセ
    ツサシステムのプロセツサ間通信方式において、
    上記プロセツサ間通信装置を介することなく、各
    プロセツサから所定の通信線路を介して直接に情
    報のアクセスが可能となるよう接続された情報記
    憶手段と、各プロセツサにおいて緊急通信が発生
    したとき該緊急通信に係る情報を該記憶手段に直
    接書き込む手段と、該緊急通信に係る情報を各プ
    ロセツサごとに知らしめる手段と、該緊急通信に
    係る処理を少くも一台のプロセツサが行つている
    とき、これと併行して他のプロセツサが該緊急通
    信に関わりのない処理を行う手段を有することを
    特徴とするプロセツサ間通信方式。 2 上記記憶手段が記憶スタツタであることを特
    徴とする第1項記載のプロセツサ間通信方式。 3 上記知らしめる手段が各プロセツサより上記
    記憶手段の内容を定期的に読み出す手段であるこ
    とを特徴とする第1項記載のプロセツサ間通信方
    式。 4 上記緊急通信に係る情報が各プロセツサが検
    知したシステム内の障害に係るものであることを
    特徴とする第1項記載のプロセツサ間通信方式。 5 上記緊急通信に係る情報が任意のプロセツサ
    または周辺記憶装置に係るプログラムフアイル入
    れ替えに係るものであることを特徴とする第1項
    記載のプロセツサ間通信方式。
JP56041706A 1981-03-24 1981-03-24 Inter-processor communication system Granted JPS57157366A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56041706A JPS57157366A (en) 1981-03-24 1981-03-24 Inter-processor communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56041706A JPS57157366A (en) 1981-03-24 1981-03-24 Inter-processor communication system

Publications (2)

Publication Number Publication Date
JPS57157366A JPS57157366A (en) 1982-09-28
JPS6326422B2 true JPS6326422B2 (ja) 1988-05-30

Family

ID=12615863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56041706A Granted JPS57157366A (en) 1981-03-24 1981-03-24 Inter-processor communication system

Country Status (1)

Country Link
JP (1) JPS57157366A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114845A (ja) * 1973-02-28 1974-11-01
JPS5285443A (en) * 1976-01-10 1977-07-15 Nec Corp Shut-off system of emergency action circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114845A (ja) * 1973-02-28 1974-11-01
JPS5285443A (en) * 1976-01-10 1977-07-15 Nec Corp Shut-off system of emergency action circuit

Also Published As

Publication number Publication date
JPS57157366A (en) 1982-09-28

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